TW381263B - Apparatus and method for a parity check logic circuit in a dynamic random access memory - Google Patents

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經濟部中央標準局員工消費合作社印製 A7 B7 ' , 五、發明説明（i ) 發明背景 1. 發明領域 本發明大體上有關於金屬-氧化物-半導體動態隨機存取 記憶體單元，且特别有關於欲寫入記憶體單元或自記憶體 單元讀取之資料中之誤差檢測。 2. 相關技術描述 丨 由於動態隨機存取記憶體中之元件已變得較小，因此減 少之電荷及電流使得裝置易受一些事件影響，此等事件，. 甚至在功能性記憶體胞元（cell)單元存在之場合，會破壞 由半導體記憶體單元所處理信號之完整性。例如，於DRAM 記憶體儲存胞元上之阿爾發（alpha)粒子之衝擊會破壞儲 存在該處之資料。由此或類似機構所造成胞元中儲存資料 之破壞係稱爲"軟"誤差。"軟"誤差標示非永遠之資料誤差 ，即，無可重製性。雖依此方式產生之誤差相當稀少，但 必須提供此等誤差之檢測。因爲此等"軟"誤差並非相當頻 繁，故檢測此等誤差存在之裝置增添相當大之額外裝置經 常性負擔。 爲能檢測誤差，一般方法係儲存藉由處理資料（邏輯）信 號群所產生之同位信號，與資料信號結合。此同位信號之 特性係其邏輯狀態會因資料信號邏輯狀態之改變而改變。 因此，此結合之同位信號可用以檢測資料信號群中誤差之 存在。當資料群欲存入記憶體單元中時，同位信號產生裝 置產生同位信號用於資料群。同位信號係伴隨資料群而存 入，使得當資料群自記憶體單元儲存胞元中取出時，亦將 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) (請先閎讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（2 ) 同位、偉號取出。產生被取出資料群之同位並將其與随資料 群取山之同位信號比較，以決定是否產生誤差◊於許多類 型之資料處理架構中，係於處理單元與記憶體單元之間傳 輸資料群序列β於此架構中，單一同位信號可用於資料群 序列。於讀取-修改-寫入之記憶體“作中產生進一步複雜 性，其中資料群序列之單一資料群自記憶體單元之儲存胞 元中取出、修改、並再度存入其被取出之位置β同位核對 邏輯裝置必須能於此類型之記憶體操作中運作。 因此，吾人需求裝置及有關之技術，其可於dram纪憶赞 單元中辨識誤差，而不須過量之额外裝置，且可配合所有 典型之記憶體操作。 發明概要 依據本發明.，上述及其他特徵之完成係藉由提供同位作 號核對邏輯裝置，其決定多個於記憶體單元存取期間在資 料匯流排上傳輸之序列資料群之同位。決定第一資料群之. 同位，且將辨識同位之信號儲存在暫存器中。決定第二資 料群之同位，且將辨識第二資料群同位之信號與表示第_ 資料群同位之信號結合，並將結合之同位存入暫存器中。 此處理繼續進行，直至產生表示整個資料群序列同位之信 號爲止。此最後結合之同位信號於記憶體單元寫入操作; 存入與資料群序列結合之記憶體儲存胞元中。於記憶體讀 取操作中，最後結合之同位信號係與隨資料群序列存人^ 同位信號相比較，且當此等同位信號不一致時，產生旗我 "is號。於讀取一修改一寫入之操作中，係產'生同位信號用' -4 - 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) •I訂· 經濟部中央標準局員工消費合作社印製 - A7 B7 , 五、發明説明（3 ) 於取出（讀取）之信號群。然後，產生同位用於欲寫入儲存 胞元之資料群（即，已修改之信號群〉，並將其與取出信 號群之同位相比較。若此等同位信號不相同，則與含有資 料群之資料群序列結合之記憶體單元中所儲存之同位信號 被修改。 本發明之此等及其他特徵於參閲伴隨圖式之説明書可獲 致瞭解。 圖式簡要説明 、圖1係依據本發明之同位核對邏輯電路於寫入操作模式 之示意圖。 圖2係依據本發明之同位核對邏輯電路於讀取操作模式 之示意圖。 _ 圖3係粮據本發明之同位核對邏輯電路於讀取-修改-寫 入之操作模式之示意圖。 較佳實施例説明 1.圖式詳細説明 茲參照圖1，其顯示本發明同位核對電路於寫入操作模 式之示意圖。資料匯流排5與同位信號產生電路10連接。 於此較佳實施例中，輸入/輸出資料匯流排5具有16個導 體，各導體攜帶資料信號群之一。資料匯流排5之各導體 係連接至8個互斥NOR邏輯閘101之一之一輸入端。各互斥 NOR邏輯閘101之輸出端係連接至4個互斥NOR邏輯閘102之 一輸入端。互斥N0R邏輯閘102之各輸出端係連接至2個互 斥NOR邏辑閘103之一輸入端。互斥NOR邏輯閘103之各輸出 -5- 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） ---------II (請先閲讀背面之注意事項再填寫本頁) 訂- Α7 Β7 五、發明説明（4) 端係連接至互斥NOR邏輯閛104之輸入端。互斥NOR閘104之 輸出端，其係同位產生電路10之輸出端，係連接至互斥0R 閘Π之第一輸入端。互斥OR邏輯閘11之輸出端係連接至 NAND邏輯閘14之第一輸入端，且經由多工器19，係連接至 計數器/暫存器12之輸入端。計數器暫存器12之輸出端係 連接至互斥0R邏輯閘11之第二輸入端。計數器13接收時脈 信號CLK且施加輸出信號至NAND邏輯閉14之第二輸入端。 NAND邏輯閘14之輸出信號係施加至反相放大器15之輸入端 。反相放大器15係由W ONLY信號分别以邏輯"Γ狀態或邏 輯"0"狀態予以致能（enable)或除能（disable)。反相放大 器15之輸出信號係同位（邏輯）信號。 參照圖2，係顯示本發明同位核對遥輯電路於讀取 操作之上示意圖。資料匯流排5、同位信號產生電路1〇、 計數器13、計數器/暫存器12、以及NAND邏輯閘14係如參 照圖1所述方式連接。然而，圖1之反相放大器15不再由* W ONLY信號所致能。另設置反相放大器21，接收MREG-P信 號，此信號指示欲讀取資料群之同位。R ONLY信號施加至 NAND邏輯閘201之第一輸入端且施加至MND邏輯閘202之第 一輸入端。NAND邏輯閘201之第二輸入端接收來自NAND邏 輯閘14之輸出信號。來自反相放大器21之輸出信號施加至 NAND邏輯閘202之第二輸入端，而來自計數器13之輸出信 號施加至NAND邏輯閘202之第三輸入端。NAND閘201及202 之輸出端連接至互斥或邏輯閘203之輸入端。輸出信號PFLG 係由異斥0R閘203之輸出端所提供。 β照圖3，係顯示依據本發明之同位核對邏輯電路用於 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -s

經濟部中央標準局員工消費合作社印製 A7 _;______B7 五、發明説明（5 ) 讀取-修改-寫入操作之示意圖。資料匯流排5連接至同位 信號產生電路10,且同位信號產生電路10之輸出連接至互 斥0R邏輯閘11之第一輸入端。同位信號產生電路10之輸出 端亦經由多工器19連接至計數器/暫存器12之輸入端。計 數器/暫存器12之輸出端連接至互斥⑽閘π之第二輸入端 。亙斥0R閘11之輸出端連接至邏輯閘31之第一輸入端 。N0R邏輯閛31之第二輸入端接收rmw ONLY信號。N0R邏輯 閘31之輸出端連接至反相放大器33之除能或致能端，並速 接至反相放大器32之致能或除能端，放大器33分别由邏輯 •'Γ信號予以除能且由邏輯"0"信號予以致能，放大器32分 别由邏輯"Γ信號予以致能且由遲輯_·〇··信號予以除能。 MREG-P信號施加至反相放大器21之輸入端。反相放大器21 之輸出端連接至反相放大器33之輸入端。反相放大器33之 輸出端連接至反相放大器32之輸入端。反相放大器32之輸 出端連接至反相放大器21之輸入端。 2.較佳實施例換作 參照圖1、2及3，讀取操作模式、寫入操作模式以及 讀取-修改-寫入操作模式共用一組相同元件。於各圖中， 各操作模式未使用之元件係以虚線顯彔。 本發明非常有利於用於管線（pipeline)結構，其中與記 憶體單元之交互作用包含將多個資料群依序存入記憶體單 元或自記憶體單元讀取。因爲序列之各資料群係於資料匯 流排5上傳輸，故同位信號產生電路決定被傳輸資料群之同 位。對於寫入操作，係將計數器/暫存器12初始化。初始 本紙張尺度適用中國國家標準（CNS). (21〇 χ 2.97公釐.) (請先閔讀背面之注意事項再填寫本頁) 訂 A7 A7 ¾濟部中央檩準局貝Η增費合作^4,5-製 五、發明説明（6 ) 化之*十數器/暫存器12施加〜信號至互斥〇R邏輯閉n之輸 入端，經由遥辑㈣可傳輪〜信號。當第—資料群於資料 匯流排5上傳輸時，同位信號產生電路提供同位信號。然 後此同位仏號經由（切始化之）互斥〇R邏辑閘服加至計 數器/暫存器12〇施加至計數器/暫存器12之同位信號被 儲存在計數器/暫存器12中且施加至互轉邏輯閘u之輸 端。當第二資料群於資科匯流排5上傳輸時，同位信號產 &電路10決第二資料群之同位且施加適當之信號至互斥 0R邏，閘11之輸入端。因爲第—資料群之同位信號係施加 輸\端’故互請遥辑閉狀輸出信號具有第一及 -資科群之同位。此結合之同位信號被儲存在計數器/ 存器12中且施加至互斥〇R邏輯閛此控制端。由於各資 $群在資科匯流排5上傳輸，故計數器/暫存器12中所儲 位足^合之同位被更新且表示所有先前資料群之結合之同 ^ q讀取'修改-寫入信號改變多卫器19之狀態，使得計數-/暫存器12之輸入端連接至互斥N0R邏輯閘1〇4之輸出端 ，而非連接至互斥OR邏辑閘u之輸出端。 同=數器13接收時脈（CLK)信號。時脈信號與資料群傳輸 作。於寫入操作中，當接收到指示序列最後資料群之時 IUn*號^，計數器13提供一信號至NAND邏輯閘14之輸入， D邏輯閘14允許結合或形成之同位信號被儲存在記憶體 輿^中與資料群序雜合之位置中◊於讀取操作中，來自 同資料群序列結合之儲存位置之同位信號（MREG-P)係與由 5位核對電路所產生之此資料群序列之同位相比較。當此 8 (CNS ) A4规格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) -m n 1^1 1>1 HI In ,一'§J-s fn m - I I -m I - In s I I - - -- -I _ 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（7) 比較不一致時，產生旗標（PFLG)信號，指示讀取資料中存 在誤差。回應與自記憶體單元儲存位置取得資料信號序列 同步之CLK偉號，計數器13將NAND邏輯閛14致能，並將NAND 邏輯咏201及202致能，使能產生旗標信號。 於讀取-修改-寫入操作中，欲修改資料群序列之一部分 。於本發明中，係取出特定資料群（即，來自欲修改之序 列），予以修改，並儲存在與資料群被取出位置相同之位 置中，而非取出整個資料群序列，修改指定之資料群，单 儲存修改之資料群序列於相同記憶體位置中。取出資料群 中之任何修改會造成取出資料群同位之改變，此使得整個 資料群序列之同位改變。爲於與儲存（及修改）之資料群 序列結合之同位信號中提供適當之改變，當於此操作中各 取出資料群被施加至資料匯流排5時，係產生取出資料群 之同位信號。此同位信號藉由以RMW ONLY信號驅動之多工 器19而儲存在計數器/暫存器12中。於資料群修改後’當’ 修改之資料群施加至資料匯流排5用以儲存時，係產生修 改之資料群之同位信號。此同位信號係與計數器/暫存器 12中儲存之同位信號相比較。若二信號不相同，則儲存在 MREGP儲存位置中且與整個資料群序列結合之同位信號係 藉由反相放大器21及邏輯閘31-33而改變成相反邏輯狀態 。依此方式，所儲存資料信號之同位係與所結合之儲存資 料群序列一致。 雖已特别參照較佳實施例描述本發明，佴熟習此技術人 士會明瞭，在不偏離本發明下，可爲較佳實施例之各種改 -9 - 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐) -----------Q II {請先聞讀背面之注項再填寫本頁) 訂 B7 五、發明説明（8 ) 變及元件等效替代。此外，在不偏離本發明實質敎示下， 可爲多種修飾以適應本發明敎示之特殊情況及材料。 自上述討論可顯知，本發明之一些方面並未受限於所述 實施例之特定細節，且囡此預期熟習此技術人士可爲其他 修飾及應用。例如，雖以互斥NOR邁輯閛實施同位產生單 元，但此單元同樣亦可以其他邁輯元件，例如互斥⑽邏輯 閘，予以實施。因此意欲以申請專利範園涵蓋不偏離本發 明精神及範園之所有修飾及應用。 經濟部中央標準局員工消費合作社印製 10 Λ 準 標 家 Μ \1/ S :Ν 一釐一祕 29 X 10

Claims (1)

1. ___ £1__ ___ £1__ 經濟部中央揲率局貝工消费合作社印装 A8 B8 六、申請專利範圍 1.一種同位核對電路，用於動態随機存取記憶體單元，此 電路包含： 資料隹流排； 同位信號產生單元，連接至資料醞流排，用以產生由 資料匯流排傳輸之資料信號群所決定之同位信號； 同位結合單元，用以將目前產生之同位信號輿锗存之 信號結合而提供結合之同位信號；以及 計數器單元，用以於多個資料信號群傳輸後，將結合; 之同位信號之傳輸致能。 ϋ申請專利範國第1項之同位核种黨路，其中計數器單 元係回應於時脈信婕。 如申請專利範國第i項之同位核對電路，復包含蘭極單 元，回應於寫入信號，用以將結合之同位信號儲存在記 憶體單元位置中。 本如申請專利範团第1項之同位核對電路，復包含： 比較重路，比較電路之第一輸入端具有施加至其上之 储存之同位信號；以及 閘極單元，回應於讀取信號，用以施加結合之同位信 號至比較電路，當結合之同位信號與儲存之同位信號不 一致時，比較電路施加旗標信號至輸出蟋。 5.如申請專利範困第1項之同位核對重路，其中同位結合 單元係構建如比較單元，當施加至資料匯流排之兩個連 續資料信號提供不同之同位信號時，比較單元提供誤差 信號，同位核對單元復包含閑極單元連接至儲存位蕙且 -11 - 本紙張迷用中國國家棣牟（CNS)八4狀（210x297公產） (請先聞讀背面之注$項再填寫本頁) 、1T. d 六、申請專利範園 連接至比較單元’用以回應於誤差信號及讀取-修改-窝 入信號而改變锻存在錄存位置中之邏輯信號。 如申請專利範國第1項之同位核對霣路，其中同位產生 電路含有互斥NOR邏輯閘。 7.如申請專利範面第1項之同位核對電路，其中同位產生 電路含有互斥OR邏輯閘。 务.一種核對主記憶髏資料匯流棑上傳輸之资料群序列之同 位之方法，此方法包含諸步驟： a) 產生第一資料群之第一同位信號； b) 餚存第一同位信號，作爲儲存之同位信號； c) 產生次一序列資料群之次一同位信號； d) 將次一同位信號與儲存之同位信號结合，以提供結合 之資料信號； e) 媸存結合之資料信號，作爲储存之同位信號； 0重複步驟c)至e)，直到最後序列資料群之同位信號輿 储存之同位信號結合，以形成最後結合之同位信號； 以及 g)於寫入操作時將最後結合之同位信號镛存在輿資料群 序列結合之記憶體位置中。 0.如申請專利範面第8項之方法，復包含諸步驟： h) 於讀取操作中，將最後結合之同位信號相比較於與資 料群結合之同位信珑；以及 i) 當結合之同位信號舆最後結合之同位信號不一致時’ 產生旗標信號β -12 - 本紙張尺度逍用中國國家揉準（CNS ) Α4规格（210X297公釐） f r7n - δ «1 <3 ίί 3 Β8 ___g_—六、申請專利範園 如申請專利範圍第8項之方法，其中第一資料群係取 自記憶單元，且次一序列資料群係已修改之第一資料群 而將予以儲存在記憶單元中，此方法以下列步騍取代步 驟b)及d)至g): h) 比較第一同位信號與次一同位信號；以及 i) 當第一同位信號與次一同位信號不相同時，將儲存在 記憶單元中且與含有第一資料群之資料群序列結合之 同位信號改變至相反邏輯狀態。 11. 一種同位核對電路，用於記憶單元中，其中多個序列 資料群係經由資料匯流排而與處理單元交換，此電路包 含： 同位產生單元，連接至資料匯流排，且產生資料匯流 排所傳輸信號群之同位信號； 結合單元，連接至同位產生單元，用以回應第一控制 信號而結合同位信號與次一序列之同位，以提供結合之’ 信號，結合單元回應第二控制信號而比較同位信號與次 一序列之同位信號，以提供比較信號； 比較單元；以及 閘極單元，回應寫入信號而施加結合之同位信號至記 憶單元中之儲存胞元，回應讀取信號而施加結合之信號 至比較單元。 12. 如申請專利範園第11項之同位核對電路，其中比較單 元將回應取自記憶單元之資料群序列所產生之結合之同 位信號相比較於與取自記憶單元之資料群序列結合乏儲 "\ J mi nn mi If ttun US— ···> I. H^nfl (請先閱讀背面之注意事項再填寫本頁) 訂-- ΙΘ. • .ml ί 1 i—xv nn fm mf mu I-

   本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ίί 8 i 2 6 3 β8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 存之同位信號，當比較結果不一致時，比較單元產生旗 標信號。 ' 13. 如申請專利範園第Π項之同位核對電路，其中第二控 制信號係讀取-修改-寫入信號，同位核對電路復包含改 變裝置回應於比較信號用以改變儲存在記憶單元中之同 位信號之邏輯狀態，儲存在記憶單元中之同位信號係與 欲予以修改之資料群結合。 14. 如申請專利範園第11項之同位核對電路，其中同位產 生單元由多個互斥OR邏輯閘組成。 15. 如申請專利範園第11項之同位核對電路，其中閘極電 路回應於時脈（CLK)信號。 16. 如申請專利範園第15項之同位核對電路，其中多個序 列資料群係與時脈（CLK)信號同步。 17. 如申請專利範園第11項之同位核對電路，其中結合單 元含有： 計數器/暫存器單元，用以儲存同位信號； OR邏輯閘，具有第一輸入端連接至同位產生單元；以 及多工器，回應第一控制信號而將來自OR閘之輸出信號 施加至計數器/暫存器單元，多工器回應第二控制信號 而將來自同位產生電路之輸出信號施加至計數器/暫存 器單元。pH (請先聞讀背面之注意事項再填寫本頁) 1T i 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）