DE69821698T2 - Fehlerdetektion und Korrektur in einem Datenspeichersystem mit ununterbrochenen Übertragungsfunktionsspeicheranordnungen - Google Patents

Fehlerdetektion und Korrektur in einem Datenspeichersystem mit ununterbrochenen Übertragungsfunktionsspeicheranordnungen Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Speichern unter Verwendung einer Speichereinrichtung mit einer kontinuierlichen Übertragungsfunktion, wie sie durch einen SRAM (synchroner Direktzugriffsspeicher) oder einen DRAM (dynamischer RAM) mit EDO (Extended Data Out = beschleunigte Datenausgabe) verkörpert wird. Insbesondere beschäftigt sich die vorliegende Erfindung mit einem Speicher, der Mittel zum Erzeugen eines einzelnen ECC (Error Correcting Code = Fehlerkorrekturcode) umfaßt, die Datenfehlersteuertechnologien für N Lese-/Schreibeinheiten eigen sind, und zum Steuern von Fehlerkorrektur/-erfassung.
  • Halbleiterspeichereinrichtungen, die durch DRAMs verkörpert werden, sind üblicherweise je nach Notwendigkeit zum Speichern von Programmen und/oder Berechnungsdaten in Computern und ihren Peripheriegeräten verwendet worden. Um genaue Daten in einer Halbleiterspeichereinrichtung zu speichern, ist es die übliche Verfahrensweise, ein ECC-System zu verwenden, wobei eine vorausgewählte Anzahl an Prüf- oder Fehlerbits, die für einen ECC notwendig sind, zu Datenbits hinzugefügt wird, sie zusammen in die Speichereinrichtung geschrieben werden und zur Zeit des Lesens der Daten basierend auf den Datenbits und den Prüfbits mit einer Fehlererkennungsschaltung Fehler erkannt oder korrigiert werden. Weiterhin sollte vorzugsweise das Verhältnis der Anzahl von Prüfbits zur Anzahl der Datenbits vom Standpunkt der Hardwaremenge her, d. h. der Anzahl der Speichereinrichtungen, reduziert werden. In Anbetracht dessen ist ein ECC-System, das allgemein als SEC-DED (Einzelbitfehlerkorrektur-Doppelbitfehlererkennung) bezeichnet wird, über die anderen ECC-Systeme vorherrschend.
  • Heute nimmt die Kapazität von Speichereinrichtungen parallel mit dem Fortschritt von Halbleitertechnologien zu, während selbst Personal-Computer außerordentlich hohe Speicherkapazität aufweisen müssen. Die zu erweiternde Einheitsspeicherkapazität sollte jedoch wegen der Marktbedürfnisse und unter dem Produktstandpunkt vorzugsweise so klein wie möglich sein. Darüber hinaus besteht derzeit ein Trend zu einem DRAM mit mehrfachen Bits, z. B. vier Bits oder acht Bits im Unterschied zu einem einzigen Bit, um den Raum und die Kosten zu verringern, die dem DRAM zuzuordnen sind. Unter Berücksichtigung der steigenden Betriebsgeschwindigkeit von Prozessoren ist eine schnelle Datenübertragung an eine Speichereinrichtung eine weitere Voraussetzung. Um diese Anforderung zu erfüllen, ist vor kurzem ein DRAM oder ein SDRAM mit EDO entwickelt worden, der in der Lage ist, Daten bei höherer Geschwindigkeit als der herkömmliche DRAM zu übertragen.
  • Wenn die Anzahl der Bits der Speichereinrichtung erhöht wird, kann das herkömmliche SEC-DED-ECC-System jedoch keine einzelne Speichereinrichtung aus allen Fehlern wiederherstellen. Es ist daher notwendig, die Anzahl der Prüfbits zu erhöhen, um alle Fehler einer Mehrzahl an Bits zu beheben, oder um Daten über Software physikalisch so auszubreiten, daß die Fehler einer Mehrzahl an Bits nicht in einem einzelnen ECC überlappen. Das Datenausbreitungsschema wird durch die offengelegte japanische Patent-Veröffentlichung Nr. 61-177559 gelehrt. Das erstgenannte Schema ist jedoch nicht praktikabel, ohne unter dem Aspekt der Fehlerkorrekturtheorie auf eine untragbare Anzahl an Bits zurückzugreifen, was zu einer Zunahme der Hardware (Anzahl der Speichereinrichtungen) zum Speichern von Daten führt, die aus Datenbits und Prüfbits bestehen.
  • Der Grund dafür, daß die Anzahl an Speichereinrichtungen mit einem Anstieg der Anzahl an Prüfbits (ECC) ansteigt, ist wie folgt. Die Beziehung zwischen der Anzahl der Datenbits und der Anzahl der Prüfbits, die für eine ECC-Funktion notwendig sind, wie sie durch die ECC-Codetheorie bestimmt werden, ist wie folgt. Jeder unten gezeigte Zustand ist im Stand der Technik wohlbekannt.
  • Figure 00020001
  • Wie oben aufgelistet, nimmt das Verhältnis der Anzahl von Prüfbits zur Anzahl von Datenbits ab (vergleiche Posten Nr. 1 und 2), obwohl die Anzahl der Prüfbits, die zum Implementieren der gleichen ECC-Funktion notwendig ist, mit einer Zunahme in der Anzahl Datenbits zunimmt. Selbst wenn die Anzahl Datenbits und die ECC-Korrekturfunktion verdoppelt oder vervierfacht werden, ist die Anzahl Prüfbits geringer als das Doppelte bzw. Vierfache. Als Ergebnis wird die Effizienz mit Bezug auf die Fehlererkennungs-/-Korrekturfunktion verbessert (vergleiche Posten Nr. 1, 3 und 4).
  • Die obigen herkömmlichen Technologien lassen die folgenden Probleme jedoch ungelöst. Um die Fehler einer Mehrzahl Bits mit einem ECC zu erkennen oder zu korrigieren, muß der Umfang an Hardware (Anzahl der Speichereinrichtungen), der den Prüfbits zugewiesen werden soll, gesteigert werden. Genauer ist die Erkennung/Korrektur der Fehler einer Mehrzahl Bits nicht praktikabel, ohne auf Prüfbits zurückzugreifen, d. h. Hardware (Anzahl Speichereinrichtungen), die ausreichend ist, einer solchen Anzahl Prüfbits Rechnung zu tragen. Andererseits nimmt die Fähigkeit, den Speicher zu übertragen, während die Hardware einer Fehlersteuerschaltung zunimmt, ab, wenn das physikalische Ausbreiten von Daten unter Verwendung von Software verwendet wird, um die Fehler einer Mehrzahl Bits mit SEC-DED zu erkennen. Dies liegt daran, daß aufgrund der Zwischensoftware und, weil exklusive Hardware notwendig ist, um die Daten auszubreiten, zur Zeit der Datenübertragung ein Zusatz- bzw. Verwaltungsplatzbedarf auftritt.
  • US-A-5,313,624 offenbart einen DRAM-Multiplexer, der ein Fehlerkorrekturmodul umfaßt. Das ECC-Modul erzeugt einen Fehlerkorrekturindex, der auch "Syndrom" genannt wird, aus einer vorbestimmten Anzahl Datenbits, die übertragen werden, und vergleicht das erzeugte Syndrom mit einem empfangenen Syndrom. Das Vergleichsergebnis gibt an, ob im Satz Datenbits Fehler vorhanden sind. Dieser DRAM-Multiplexer verwendet eine Ausführungsform des oben erwähnten Verfahrens des physikalischen Ausbreitens von Daten.
  • US-A-5,313,624 offenbart einen DRAM-Multiplexer, der ein Fehlerkorrekturmodul umfaßt. Das ECC-Modul erzeugt einen Fehlerkorrekturindex, der auch "Syndrom" genannt wird, aus einer vorbestimmten Anzahl Datenbits, die übertragen werden, und vergleicht das erzeugte Syndrom mit einem empfangenen Syndrom. Das Vergleichsergebnis gibt an, ob im Satz Datenbits Fehler vorhanden sind. Dieser DRAM-Multiplexer verwendet eine Ausführungsform des oben erwähnten Verfahrens des physikalischen Ausbreitens von Daten.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist daher ein Ziel der vorliegenden Erfindung, einen Speicher bereitzustellen, der einen SDRAM, DRAM mit EDO oder eine ähnliche Speichereinrichtung mit einer kontinuierlichen Übertragungsfunktion verwendet.
  • Es ist ein weiteres Ziel der vorliegenden Erfindung, einen Speicher bereitzustellen, der in der Lage ist, in der Korrektur/Erkennung von Fehlern von Daten mit einem ECC das Verhältnis von Prüfbits zu Datenbits zu reduzieren und dadurch die erforderliche Anzahl Speicherelemente so weit wie möglich zu reduzieren, während der Fehler eines einzelnen Speichers behoben wird, dessen Bitanzahl steigt.
  • In Übereinstimmung mit der vorliegenden Erfindung wird in einem Speicher, der in der Lage ist, einen ECC zum Korrigieren von N (N > 1) Daten zu erzeugen und den ECC den Daten hinzuzufügen, um dadurch eine Lese-/Schreibeinheit zu bilden, ein ECC für jedes N der Daten erzeugt, gleichermaßen in N ECC-Teile aufgeteilt und dann den jeweiligen N Daten hinzugefügt, um dadurch Lese-/Schreibeinheiten zu bilden. Die Lese-/Schreibeinheiten werden kontinuierlich geschrieben und aus N kontinuierlichen Adressen einer Speichereinrichtung gelesen.
  • Weiterhin umfaßt in Übereinstimmung mit der vorliegenden Erfindung ein Speicher, der in der Lage ist, einen ECC zum Korrigieren von N (N > 1) Daten zu erzeugen und den ECC den Daten hinzuzufügen, um dadurch eine Lese-/Schreibeinheit zu bilden, eine Schreibschaltung zum Erzeugen eines ECC für N von Schreibdaten, die von einem Host/Wirt empfangen werden, Hinzufügen von N gleichermaßen aufgeteilten ECC-Teilen zu den jeweiligen N Schreibdaten, um dadurch N Schreibeinheiten zu bilden, und Schreiben der N Schreibeinheiten an jeweilige N kontinuierliche Adressen einer Halbleiterspeichereinrichtung.
  • Eine Leseschaltung sammelt die N gleichermaßen aufgeteilten ECC-Codeteile, die in Lesedateneinheiten enthalten sind, die aus den N kontinuierlichen Adressen der Halbleiterspeichereinrichtung ausgelesen wurden, um dadurch den ECC zu rekonstruieren, und korrigiert Fehler der N Lesedateneinheiten mit dem rekonstruierten ECC.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die obigen und weitere Ziele, Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung zusammen mit den begleitenden Zeichnungen deutlich, in denen:
  • 1 ein Blockdiagramm ist, das schematisch ein herkömmliches System zeigt;
  • 2 ein Blockdiagramm ist, das schematisch einen Speicher zeigt, der die Erfindung verkörpert;
  • 3 und 4 Zeitdiagramme sind, die einen Lesevorgang bzw. einen Schreibvorgang zeigen, die der beispielhaften Ausführungsform eigen sind;
  • 5 eine spezielle Anordnung von in einer Speichereinrichtung gespeicherten Daten zeigt, die in der beispielhaften Ausführungsform enthalten ist (einmalige kontinuierliche Übertragung);
  • 6 eine spezielle Anordnung von in der Speichereinrichtung gespeicherten Daten zeigt (zweimalige kontinuierliche Übertragung);
  • 7 eine spezielle Anordnung von in der Speichereinrichtung gespeicherten Daten zeigt (viermalige kontinuierliche Übertragung).
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • 1 der Zeichnungen zeigt das herkömmliche System, das durch die vorstehend erwähnte offengelegte japanische Patent-Veröffentlichung Nr. 61-177559 gelehrt wird, d. h. das System, das physikalisch gespeicherte Daten mit einem Softwareschema ausbreitet, um zu verhindern, daß die Fehler einer Mehrzahl Bits in einem einzigen ECC überlappen. Wie gezeigt, umfaßt das System Datenausbreitungsmittel 14 und Datenrekonstruktionsmittel 15, die jeweils durch einen ROM (Festspeicher) implementiert werden. Die beiden Mittel 14 und 15 speichern jeweils eine Tabelle, die Adreßdaten auflistet, die die physikalischen Speicherplätze von Daten bezeichnen.
  • Bezugnehmend auf 2 wird ein Speicher allgemein durch die Bezugszahl 1 bezeichnet. Er umfaßt Schreibdatenregister 101–10n, um N Schreibdaten 100, die dem Speicher 1 von einem Host/Wirt eingegeben werden, für eine vorausgewählte Zeitdauer zu halten. Die von den Schreibdatenregistern 101–10n ausgegebenen Daten werden auf eine ECC-Schaltung 2 angewandt, die einen ECC zum Implementieren einer ECC-Funktion erzeugt, während der ECC für eine vorausgewählte Zeitdauer gehalten wird. Ein Selektor 3 empfängt die von den Schreibdatenregistern 101–10n ausgegebenen Daten und N von der ECC-Schaltung 2 ausgegebene, gleichermaßen geteilte ECC-Teile. In Reaktion gibt der Selektor 3 Schreibdaten 31 in Übereinstimmung mit einer kontinuierlichen Schreibfunktion aus, die mit einer Speichereinrichtung 4 verfügbar ist. Letztere speichert einzeln N kontinuierliche Schreibdaten 31 in ihrem "erstes Mal" 41 bis "N-tes Mal" 4n. Lesedatenregister 201–20n empfangen aus der Speichereinrichtung 4 ausgelesene Daten 40 und halten N Lesedaten 40 für eine vorausgewählte Zeitdauer. Eine Fehlererkennung 5 sammelt die N gleichermaßen geteilten ECC-Teile, die in den von den Lesedatenregistern 201–20n ausgegebenen Daten vorhanden sind, um dadurch einen einzelnen ECC zu rekonstruieren. Fehlererkennung 5 erkennt Fehlerbits aus den N Lesedaten, indem sie den obigen rekonstruierten ECC verwendet, und hält Fehlerbitinformationen für eine vorausgewählte Zeitdauer. Die Fehlerbitinformationen werden einer Fehlerkorrektur 6 gemeinsam mit den Datenbits der Lesedatenregister 201–20n zugeführt. Als Antwort korrigiert die Fehlerkorrektur 6 das Datenbit auf Basis der Fehlerbitinformationen und gibt dann N Lesedaten 200 aus.
  • Ein spezieller Vorgang der beispielhaften Ausführungsform wird mit Bezug auf 3 und 4 beschrieben. Wie in 3 gezeigt, wird eine vom Wirt empfangene Folge von Schreibdaten 100 (WD01–WD0n) sequentiell in die Schreibdatenregister 101–10n eingegeben, die die eingegebenen Daten WD01–WD0n jeweils für eine vorausgewählte Zeitdauer halten.
  • Wenn die in die Schreibdatenregister 101–10n geschriebenen Daten eine vorausgewählte Anzahl Datenbits erreichen, die einem einzelnen ECC entspricht, der N Daten zugewiesen ist, erzeugt ECC-Schaltung 2 einen ECC, der alle Datenbits zum Ausführen der ECC-Funktion abdeckt. ECC-Schaltung 2 hält ECC-Prüfbits für eine vorausgewählte Zeitdauer. In diesem Moment werden alle Datenbits und Prüfbits bestimmt, die in die Speichereinrichtung 4 geschrieben werden sollen. Die ECC-Schaltung 2 teilt daher alle Daten und Prüfbits gleichermaßen in N Teile, um dadurch N zu schreibende Einheiten zu bilden. Die ECC-Schaltung 2 schreibt die N Einheiten einzeln sequentiell zum "ersten Mal" 41 zum "n-ten Mal" 4n der Speichereinrichtung 4 über den Selektor 3, indem die kontinuierliche Übertragungsfunktion verwendet wird.
  • Sobald von der ECC-Schaltung 2 ein einzelner ECC erzeugt wird, können die Schreibdatenregister 101–10n damit beginnen, die nächsten Schreibdaten 100 zu speichern, die einem weiteren ECC entsprechen. Indem ein solcher Vorgang wiederholt wird, ist der Speicher 1 in der Lage, kontinuierlich Schreibdaten in die Speichereinrichtung 4 einzugeben.
  • 4 zeigt einen Datenlesevorgang. Wie gezeigt, wird eine Sequenz von Daten 40, in 4 als 411–41n bezeichnet, die einzeln aus der Speichereinrichtung 4 ausgelesen werden, jeweils sequentiell an Lesedatenregister 201–20n geschrieben. Insbesondere bestehen die Daten 411–41n jeweils auf die gleiche Weise wie zur Zeit des Datenlesens aus N gleicher maßen geteilten Datenbitteilen 411–41n und N gleichermaßen geteilten ECC-Teilen. Register 201–20n speichern die Datenbitteile 411–41n und die ECC-Teile für eine vorausgewählte Zeitdauer.
  • Fehlererkennung 5 bestimmt mit der vorausgewählten ECC-Funktion, ob in den Datenbits oder den Prüfbits, die von den Lesedatenregistern 201 und 20n ausgegeben werden, ein Fehler besteht oder nicht. Wenn ein korrigierbarer Fehler in den Datenbits oder den Prüfbits besteht, hält Fehlererkennung 5 Bitinformationen, die den Fehler betreffen, für eine vorausgewählte Zeitdauer. Fehlerkorrektur 6 korrigiert basierend auf Fehlerbitinformationen, die in der Fehlererkennung 5 gehalten werden, ein fehlerhaftes Datenbit und sendet dann N Daten RD01–RD0n als Lesedaten 200 an den Wirt.
  • Das Prinzip der Fehlerkorrektur, die der beispielhaften Ausführungsform eigen ist, ist wie folgt. Daten werden auf einer ECC-Basis kontinuierlich an eine Speichereinrichtung übertragen und in den kontinuierlichen Adressen der Speichereinrichtung gespeichert. Mit dieser Prozedur ist es möglich, das Verhältnis der Prüfbits zu den ECC-basierenden Datenbits zu reduzieren, das im Codetheorieaspekt klargestellt worden ist. Eine spezielle Reduzierung von Hardware (Anzahl von Speichereinrichtungen), die mit der beispielhaften Ausführungsform erreichbar ist, wird unten gezeigt, wobei SEC-DED als Beispiel genommen wird.
  • Figure 00070001
  • Der Grund dafür, daß sich das ECC-System in Übereinstimmung mit der Anzahl Male der kontinuierlichen Übertragung ändert, ist wie folgt.
  • Nimmt man einmalige kontinuierliche Übertragung an, die dem herkömmlichen System *1 eigen ist, hat der Fehler einer einzelnen Speichereinrichtung nur Einfluß auf ein Bit. Im Gegensatz dazu erstreckt sich der Einfluß des obigen Fehlers im Fall von zweimaliger kontinuierlicher Übertragung *2 über zwei Bits oder im Fall von viermaliger kontinuierlicher Übertragung *3 sogar über 4 Bits. Um die ECC-Funktion (Wiederherstellung einer einzigen Speichereinrichtung von einem Fehler), die einer solchen gleichwertig ist, die mit einmaliger kontinuierlicher Übertragung erreichbar ist, zu bewahren, müssen daher zwei aufeinanderfolgende Bits bzw. vier aufeinanderfolgende Bits im Fall von zweimaliger Übertragung bzw. im Fall von viermaliger Übertragung vollständig korrigiert werden. Dies wird nachfolgend mit Bezug auf 5, 6 und 7 genauer beschrieben.
  • 5 zeigt eine spezielle Anordnung von Daten in einer Speichereinrichtung für einmalige kontinuierliche Übertragung. Wie gezeigt, sind Datenbits D000–D031 32 Bits, die eine Einheitsdatenlänge darstellen. Sieben Prüfbits (C00–C06) eines ECC werden den obigen 32 Datenbits D000–C031 hinzugefügt, was eine ECC-Einheit für das SEC-DED-System darstellt. Wie 5 andeutet, sind sieben Prüfbits für das SEC-DED-ECC-System notwendig. 6 und 7 zeigen eine spezielle Datenanordnung für die zweimalige kontinuierliche Übertragung bzw. eine spezielle Datenanordnung für die viermalige kontinuierliche Übertragung. Wie in 5 gezeigt, kann der Fehler eines einzigen Speicherelements ein Bit gespeicherter Daten zerstören, wenn die kontinuierliche Übertragung nur einmal bewirkt wird. Im Gegensatz dazu werden im Fall von zweimaliger kontinuierlicher Übertragung (6) Daten zweimal an das gleiche Speicherelement geschrieben, so daß möglicherweise zwei Datenbits durch den Fehler eines einzelnen Speicherelements zerstört werden. Gleichermaßen werden im Fall von viermaliger kontinuierlicher Übertragung (7) möglicherweise vier Datenbits durch den Fehler eines einzigen Speicherelements zerstört.
  • Wenn das Fehlererkennungs-/-Korrekturschema der obigen Ausführungsform verwendet wird, ist es notwendig, das ECC-System anpassenderweise zu ändern, d. h. bis zu welchem Bit Korrektur/Erkennung in Übereinstimmung mit der Anzahl Male der kontinuierlichen ECC-für-ECC-Übertragung erlaubt ist. Während angenommen wird, daß die Speichereinrichtung 4 ein einzelnes Bit aufweist, wird deutlich, daß die Erfindung praktikabel ist, wenn ein angemessenes ECC-System ausgewählt wird, indem der Bereich berücksichtigt wird, auf den sich der Fehler einer einzelnen Speichereinrichtung erstreckt, selbst wenn die Einrichtung 4 eine Mehrzahl Bits aufweist.
  • Zusammenfassend ist die Erfindung in einem System zum Erkennen oder Korrigieren der Fehler von im einem Speicher gespeicherten Daten unter Verwendung eines SDRAM, DRAM mit EDO oder einer ähnlichen Speichereinrichtung mit einer kontinuierlichen Übertragungsfunktion in der Lage, Hardware (Anzahl Speichereinrichtungen) für einen einzigen ECC zu reduzieren, ohne die Übertragbarkeit des Speichers zu verschlechtern, während die Fehlererkennungs-/-korrekturfunktion für die vollständige Wiederherstellung einer einzelnen Speichereinrichtung von Fehlern bewahrt wird. Insbesondere wird die Anzahl Prüfbits relativ zur Anzahl von ECC-basierenden Datenbits aufgrund einer Zunahme der Anzahl Datenbits reduziert, wie unter dem Aspekt der Codetheorie offensichtlich ist, wenn ein ECC durch die kontinuierliche Übertragungsfunktion der Einrichtung in die kontinuierlichen Adressen einer Speichereinrichtung geschrieben wird. Dies reduziert erfolgreich die Einheitsdatenlänge, die geschrieben und gelesen werden soll und N gleichermaßen aufgeteilte ECC-Codeteile umfaßt. Zusätzlich können Lese-/Schreibadressen ohne die Vermittlung von Software gesteuert werden, so daß die Übertragungsfunktion des Speichers bewahrt wird. Wenn zum Beispiel 32 Bits kontinuierlich zweimal geschrieben werden, hat ein ECC für 32 × 2 64 Bits zwölf Bits. Wenn ein ECC zu jeder 32-Bitsequenz hinzugefügt wird, hat der resultierende ECC vierzehn Bits, d. h. zwei Bits mehr als zwölf Bits.
  • Darüber hinaus ist die Erfindung in einem System zum Erkennen/Korrigieren von Fehlern von in einem Speicher gespeicherten Daten unter Verwendung einer Speichereinrichtung mit mehreren Bits in der Lage, die Fehler einer einzelnen Speichereinrichtung zu beheben, ohne die Anzahl der Speichereinrichtungen zu erhöhen, verglichen mit der herkömmlichen Technologie der Art, die Daten an verschiedene ECC-Einheiten ausbreitet. Insbesondere war es üblich, die Anzahl Prüfbits zur Fehlererkennung-/-korrektur einer Mehrzahl Bits merklich zu erhöhen, wenn die Anzahl von auf ECC basierenden Datenbits klein ist. Im Gegensatz dazu wird gemäß der Erfindung durch die kontinuierliche Übertragungsfunktion der Einrichtung ein ECC an die kontinuierlichen Adressen einer Speichereinrichtung geschrieben, wie oben erwähnt. Dies erhöht für einen einzelnen ECC erfolgreich das Verhältnis der Anzahl Datenbits zur Anzahl Prüfbits.
  • Den Fachleuten werden verschiedene Modifikation möglich sein, nachdem sie die Lehren der vorliegenden Offenbarung erhalten haben, ohne von ihrem Umfang abzuweichen, wie er in den Ansprüchen definiert ist.

Claims (5)

  1. Speicher (1) zum Erzeugen eines ECC (Error Correcting Code = Fehlerkorrekturcode) zum Korrigieren von N (N > 1) Daten und Addieren des ECC zu den Daten, um dadurch eine Lese-/Schreibeinheit zu bilden, wobei der ECC für alle N der Daten erzeugt, zu gleichen Teilen in N ECC-Teile geteilt und dann jeweils zu den N Daten addiert wird, um dadurch Lese-/Schreibeinheiten zu bilden, wobei die Lese-/Schreibeinheiten kontinuierlich in N kontinuierliche Adressen einer Speichereinrichtung (4) geschrieben und daraus ausgelesen werden.
  2. Speicher (1) nach Anspruch 1, wobei die Lese-/Schreibeinheit umfaßt: Schreibmittel (101, ..., 10n) zum Erzeugen des ECC für N Schreibdaten, die von einem Host/Wirt empfangen werden, Addieren der N gleichgeteilten ECC-Teile zu den jeweiligen N Schreibdaten, um dadurch N Schreibeinheiten zu bilden, und Schreiben der N Schreibeinheiten in jeweilige N kontinuierliche Adressen der Halbleiterspeichereinrichtung (4), und Lesemittel (201, ..., 20n) zum Sammeln der N gleichgeteilten ECC-Teile, die in Schreibdateneinheiten enthalten sind, die aus den N kontinuierlichen Adressen der Halbleiterspeichereinrichtung (4) ausgelesen werden, um dadurch den ECC zu rekonstruieren, und zum Korrigieren von Fehlern der N Lesedateneinheiten mit dem rekonstruierten ECC.
  3. Speicher (1) nach Anspruch 2, wobei das Schreibmittel umfaßt: N Schreibdatenregister (101, ..., 10n) zum jeweiligen Speichern der von dem Host empfangenen N Schreibdaten; eine ECC-Schaltung zum Erzeugen eines ECC für die N Schreibdaten; und einen Selektor (3) zum Addieren der N gleichgeteilten ECC-Teile zu den jeweiligen N Schreibdaten, um dadurch die Schreibeinheiten zu bilden, und zum Schreiben der Schreibeinheiten in die N kontinuierlichen Adressen der Halbleiterspeichereinrichtung (4).
  4. Speicher nach Anspruch 2 oder 3, wobei das Lesemittel umfaßt: N Lesedatenregister (201, ..., 20n) zum jeweiligen Lesen der N Lesedaten aus den N kontinuierlichen Adressen der Halbleiterspeichereinrichtung und zum Speichern der N Lesedaten; eine Fehlererkennungsschaltung (5) zum Rekonstruieren des ECC aus den von den N Lesedatenregistern (200, ..., 20n) ausgegebenen N gleichgeteilten Codeteilen, um dadurch eine Fehlerbitinformation zu erkennen, die sich auf die N Lesedateneinheiten bezieht; und eine Fehlerkorrekturschaltung (6) zum Korrigieren und Gleichteilen der Lesedateneinheiten in N Teile, und zum kontinuierlichen Aussenden der N Teile an einen Host.
  5. Speicher nach einem der Ansprüche 2 bis 4, wobei die Halbleiterspeichereinrichtung (4) einen SDRAM oder einen DRAM mit einer EDO umfaßt.
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