CN104637542B - 储存对应于数据的错误更正码的存储器装置及其操作方法 - Google Patents

Abstract

本发明公开了一种储存对应于数据的错误更正码的存储器装置及其操作方法。该方法包括在第一编程操作期间针对对应数据写入延伸错误更正码，延伸错误更正码包括错误更正码以及从错误更正码导出的延伸位。该方法包括，将错误更正码设定为在第一编程操作之前的初始错误更正码状态；在第一编程操作期间，计算错误更正码，假如所计算的错误更正码等于预定状态，则将错误更正码改成初始错误更正码状态；以及假如该错误更正码等于该初始错误更正码状态，则将该延伸位改成一初始值。该方法包括读取包括延伸位与针对对应数据的错误更正码的延伸错误更正码，并决定是否要将使用该延伸错误更正码的错误更正码逻辑致能。

Description

储存对应于数据的错误更正码的存储器装置及其操作方法

技术领域

本发明是关于包括错误更正码(Error Correcting Code，ECC)逻辑的存储器装置与系统，尤其是一种储存对应于数据的错误更正码的存储器装置及其操作方法。

背景技术

用于集成电路的存储器技术正在往越来越小的技术环节发展，并且被使用在单一集成电路上使用越来越大的存储器矩阵。随着针对存储器单位的技术进步，感测数据的容许范围也更严格。另外，存储器单元与相邻存储器单元因高速且大量的存取而存在的存储器单元状态干扰，存储器单元保存数据的能力会受到更严苛的容许范围所限制。

由于这些技术着重于大小与密度，为了解决像是那些更严格的容许范围与存储器单元干扰所导致的问题，相嵌于集成电路存储器的错误更正码已更为广泛使用。

通常会将闪存设定成可以进行一次擦除一个区块的区块擦除。

当擦除区块时，会将区块中的多个存储器单元设为一逻辑值，像是0。在擦除一个区块后，可将区块中的存储器单元设为一不同值，像是1。一旦将存储器单元设为1，可通过区块擦除将包括该已被编程的存储器单元改回0。一旦在第一编程操作期间，将区块中的一些存储器单元，像是该区块中被选择的8字节(byte)或16字节(word)中的多个存储器单元编程为1，则可以在第二编程操作期间，在不要求对区块进行预先擦除的情况下，就将已知在擦除状态内的相同区块中位于不同的8字节(byte)或16字节(word)的其它存储器单元编程为1。为描述的目的，可将对相同区块中不同位置的第一编程操作与第二编程操作所伴随的区块擦除称作二次组态(double patterning)。当然，当个别编程操作被导向区块的不同部分时，会有多个(多于两个)编程操作伴随多个区块擦除操作，以达成「多次组态操作」。

在二次或多次组态操作中，可以在第一编程操作期间，在区块中的特定位置上计算并设定错误更正码。然而，对于使用区块擦除的存储器中的第二编程操作，错误更正码无法安全地被改变。因为重新计算的错误更正码会要求将错误更正码中的至少一位从1改为0，而该改变会要求擦除整个区块中的数据的区块擦除，所以无法安全地改变第二编程操作中的错误更正码。

为了可靠地控制针对错误侦测的错误更正码逻辑的使用，以及针对二次组态与多次组态操作的更正，需要提出一解决方法。

发明内容

本发明提出一种操作具有储存对应于数据的错误更正码的存储器装置的方法。针对编程操作，该方法包括在第一编程操作期间写入延伸错误更正码(Extended ECC)，该延伸错误更正码包括错误更正码以及从该错误更正码所导出的延伸位(Extended bit)。该方法包括在第一编程操作之后的第二编程操作期间，使用一预定状态来覆写包括延伸位与错误更正码的延伸错误更正码，以指示第二编程操作。举例来说，可使用汉明码(Hammingcode)来计算错误句柄。通过在错误更正码上执行逻辑的同或(XNOR)功能，来导出延伸位。在一实施例中，针对延伸错误更正码的预定状态中的每一位具有一高逻辑值。该方法包括将错误更正码设为在第一编程操作前的初始错误更正码状态。该方法包括，在第一编程操作期间，计算错误更正码，以及假如所计算的错误更正码等于该预定状态，则将错误更正码改成在该第一编程操作前的初始错误更正码状态。在一实施例中，初始错误更正码状态中的每一位具有低逻辑值。该方法包括，在第一编程操作期间，假如错误更正码等于初始错误更正码状态，则将延伸位改变成在第一编程操作之前的初始值。初始值会包括逻辑低值。

针对读取操作，该方法包括读取一含有一延伸位以及对应于由存储器装置中读取数据的一错误更正码的延伸错误更正码，其中，该延伸位是从该错误更正码导出。该方法包括，决定是否要将使用该延伸错误更正码于该对应数据上的用以侦测与更正错误的错误更正码逻辑致能。该方法包括在含有该延伸位与该错误更正码的该延伸错误更正码上执行一位奇偶校验以侦测位奇偶错误。可通过在延伸错误更正码上执行逻辑异或(XOR)功能来执行位奇偶校验。该方法包括假如侦测到位奇偶错误，并且错误更正码等于在第一编程操作之前的初始错误更正码状态，则致能用以侦测与更正错误的错误更正码逻辑。该方法包括假如侦测到位奇偶错误，并且错误更正码等于与初始错误更正码状态不同的值，则失能该用以侦测与更正错误的错误更正码逻辑。该方法包括假如没侦测到位奇偶错误，并且错误更正码等于初始错误更正码状态，则将错误更正码改成指示在第一编程操作之后的第二编程操作的一预定状态，并接着致能该用以侦测与更正错误的错误更正码逻辑。该方法包括，假如没侦测到位奇偶错误，并且错误更正码等于该预定状态，则失能该用以侦测与更正错误的错误更正码逻辑。该方法包括，假如没有侦测到位奇偶错误，并且错误更正码等于一与该预定状态以及该初始错误更正码状态皆不同的值，则致能该用以侦测与更正错误的错误更正码逻辑。

伴随着附图简要说明与和如下公开实施例的详细描述，易于理解本发明的优点，范围和技术细节。

附图说明

图1是针对第二编程操作将错误更正码功能失能的编程与读取操作的示意图。

图2针对第二编程操作将错误更正码功能失能的改良的编程与读取操作的示意图。

图3是相关于图2的改良的编程操作流程图。

图4是相关于图2的改良的读取操作流程图。

图5是改良的编程与读取操作如何响应数据与延伸错误更正码的错误的表格。

图6是一实施例中的改良的读取操作的简化实施方式的示意图。

图7是依据一实施例的集成电路存储器装置的简化芯片方块图。

【符号说明】

640 64输入端的异或门

645 错误更正码路径

650 2输入端的异或门

660 错误更正码译码器

670 多功复用器

685 奇偶路径

具体实施方式

本发明的详细说明于随后描述，这里所描述的较佳实施例是作为说明和描述的用途，并非用来限定本发明的范围。

图1是针对第二编程操作将错误更正码功能失能的编程与读取操作的示意图。指示位(先前技术)会被用来指示是否要在读取操作期间，在数据上执行错误更正码逻辑来侦测以及更正错误。

在图1所示的例子中，栏110中所显示的是页面数据中的128位数据。栏120中所显示的是针对对应的128位数据的错误更正码。栏130中所显示的是指示位。针对第一编程操作会将逻辑值「0」指定给指示位，以致能错误更正码。致能错误更正码代表，侦测并更正在读取期间的页面的所计算以及所储存的错误更正码的对应数据上的错误。在第一编程操作之后的第二编程操作期间，有时候不需要要求页面的擦除操作，就能将不同数据写入数据的相同页面。举例来说，当将第二程序导向停留于第一程序之后的擦除状态中的页面的一部分时，会发生上述情况。在该图中，会针对第二编程操作将指示位指定为「1」，以失能错误更正码。失能错误更正码代表不会对在读取操作期间使用错误更正码的对应数据执行错误侦测与更正。假如执行第二编程操作而没有进行会同时擦除错误更正码位的预先擦除，则接下来在像是闪存中的存储器内，用来自于第二编程操作的错误更正码来覆写来自第一编程操作的错误更正码会是不可靠的。所以，在这样的情况中，对于第二编程操作之后的数据读取，将错误更正码操作失能是重要的。

数据页面的区块擦除可以造成初始错误更正码状态，以使初始错误更正码状态全部是「0」。举例来说，假如错误更正码包括8位，接下来在区块擦除之后，初始错误更正码状态会等于「00000000」或是擦除状态值。如列140所示，在区块擦除后，页面中的数据以及针对页面的指示位也是全部是「0」。在此例子中，虽然错误更正码会针对不同长度的对应数据具有不同的位数量，ECC[7:0]代表对应于128位的数据的8位的错误更正码。

针对第一编程操作，如列150所示，数据「0000…0001」系设定于数据页面中，ECC[7:0]具有对应于数据的计算值「00000011」，而指示位会被指定为「0」来致能错误更正码。

针对第二编程操作，如列160所示，如同第一编程操作所设定，设定第二位的数据会造成相同数据页面中的「0000…0011」，ECC[7:0]会保留来自第一编程操作的所计算值「00000011」，并且指示位会被设为值「1」以失能错误更正码。指示位的值不是从ECC[7:0]所导出，并且是被设定来指示第二编程操作的发生。第二编程操作所造成的数据「0000…0011」是不同于第一编程操作所造成的数据「0000…0001」。在接续着第二编程操作的读取操作中，由于指示位具有值「1」以失能错误更正码，所以不会在第二编程操作所设定的数据上执行错误更正码逻辑。

列170是由于保存错误，指示位「1」会被误转成「0」(例如173)的情况。

在读取操作中，指示位的错误值会让错误更正码被致能，并因此使用了不可靠的错误更正码会错误地执行错误更正码逻辑，如此一来数据就会被错误地记号为具有无法更正的错误，或还原成第一编程操作所设定的数据。举例来说，在列180上，使用来自第一编程操作的错误更正码会使数据中的位(如181)被从第二编程操作所设定的「1」改为第一编程操作所设定的「0」，造成读取数据中无法侦测的数据错误。

图2是针对第二编程操作将错误更正码功能失能的改良的编程与读取操作的示意图。延伸错误更正码(例如xtECC[8:0])包括错误更正码(例如xtECC[7:0])以及从错误更正码所导出的延伸位(如xtECC[8])。延伸位可被用来指示是否要执行错误更正逻辑来对具有读取操作的对应数据进行错误侦测以及错误更正，其中，通过第一编程操作或第二编程操作设定对应数据。另外，在此说明的延伸位会防止未侦测到的错误发生，如参考图1的列180的上述说明。在此例子中，虽然错误更正码会具有针对不同大小的对应数据的不同数量的位，xtECC[7:0]指的的是针对128位的对应数据的8位错误更正码。

延伸位是从错误更正码位导出，例如通过计算一奇数校验位值，并将其加至错误更正码以执行奇数校验。奇数校验位值使值为1的位的总数量会为一奇数，其中，位的总数量会包括错误更正码中的位与延伸位。举例来说，假如错误更正码具有8位，并且8位个别具有值1，总共有8个1，其中8不是奇数，接下来奇数校验位值被设定为1，如此一来总共有9个1，其中9为奇数。举另一例子来说，假如错误更正码具有8位，并且8位中有3位具有值1，总共有3个1，其中3为奇数，接下来会决定奇数校验位值为0，如此一来总共会有3个1，其中3为奇数。

由于当偶数个同或(XNOR)函数的输入值为1时，该同或(XNOR)函数会传回1，所以可使用一逻辑同或(XNOR)函数于错误更正码上以产生该奇数校验位值。由于当奇数个异或(XOR)函数的输入值为1时，该异或(XOR)函数会传回1否则传回0，所以可使用一逻辑异或(XOR)函数于错误更正码及延伸位上以执行奇数校验。

在图2中所示的例子中，数据页面中128位的数据会显示在栏210中。栏220中会显示对应于128位数据的错误更正码。栏230中会显示延伸位xtECC[8]。一般来说，在第一编程操作期间，针对对应数据的错误更正码会衍生出延伸位作为奇数校验位，而在读取操作期间，除了这里所说明的初始状况与特殊状况之外，假如在错误更正码以及延伸位上的奇数校验没显示错误，则会执行错误侦测与错误更正。

数据页面的区块擦除可以造成初始错误更正码状态，以使初始错误更正码状态全部是「0」。举例来说，假如错误更正码包括8位，接着在区块擦除之后，初始错误更正码状态会等于「00000000」或是被擦除后的状态值。如列240所示，在区块擦除之后，页面中的延伸位xtECC[8]与数据也全部为「0」。如下所述，在错误更正码与延伸位上的奇偶校验会将初始错误更正码状态与延伸位的初始值「0」当作奇偶错误。如连同图3与图4的说明，编程与读取操作已解决此「初始情况」，以保护当错误更正码在初始错误更正码状态时的数据。错误更正码与延伸位是针对第一编程操作来计算。错误更正码与延伸位在第二编程操作被一预定状态所覆写。该预定状态的奇偶校验不会被视为一奇偶错误，而是页面中的数据已被该第二编程操作所覆写过的指示，所以错误更正码逻辑不应被致能来进行错误侦测与错误更正。

针对第一编程操作，如列250所示，数据「0001…0001」是被设定于数据的页面。xtECC[7:0]初始具有针对对应数据的计算值「11111111」，而延伸位xtECC[8]具有使用逻辑同或函数从所计算的错误更正码值「11111111」所导出的具有值为「1」的奇数校验位。针对以下与第二编程操作相连的说明理由，针对第一编程操作的所计算的错误更正码值「11111111」会被改成「00000000」(226)。

针对第二编程操作，如列260所示，数据「0001…0011」是被设定于第一编程操作所设定的数据的相同页面中。第二编程操作所设定的数据「0001…0011」是不同于第一编程操作所设定的数据「0001…0001」。确切地说，第二编程操作所设定的数据中的位261是不同于第一编程操作所设定的数据中的对应位251。

针对第二编程操作，会使用像是「11111111」的预定状态来覆写xtECC[7:0]与延伸位xtECC[8]，以指示出第二编程操作会设定该数据，并且因此该数据上的读取操作是用以失能错误更正码，而不是使用错误更正码来在该数据上执行错误更正与错误侦测。

然而，在特殊情形中，xtECC[7:0]的计算值会包括「11111111」，并且从该计算值所导出的延伸位xtECC[8]为「1」，与预定状态相符以失能错误更正码。为确保xtECC[7:0]的计算值「11111111」不会指示失能错误更正码，在第一编程操作期间，针对第一编程操作的「11111111」的计算错误更正码值会被设为「00000000」(226)。如以下所说明，读取操作会辨识此特殊情形，将「00000000」改成「11111111」，并接着致能错误更正码以对对应数据进行错误侦测与错误更正。

如列270所示，由于保存错误，针对第二编程操作所设定的数据的读取操作，会不正确地插入延伸位xtECC[8]。假如发生了此错误，错误更正码上的奇数校验与延伸位xtECC[8]会指示奇数校验错误，以防止不正确地执行错误更正码逻辑。举例来说，假如因为保存错误(273)而将针对第二编程操作的列260中的值为「1」的xtECC[8]改为列270上的「0」，具有值「11111111」的错误更正码的奇数校验与具有值为「0」的延伸位xtECC[8]会指示奇数校验错误并且不会对第二编程操作所设定的数据做任何改变。在列280上，纵使延伸位xtECC[8]被错误地改变，如列270上所示，所读取的位281具有与第二编程操作所设定的位261相同的值(假设位261没有错误)。

本发明使用的是十六进制与二进制表示法。举例来说，「8’hFF」是8位二元数字「8’b11111111」的十六进制表示法，其中在二元数字中的个别位具有的值为「1」。「8’hFF」中的「h」指的是十六进制，而「8’b11111111」中的「b」指的是二进制。「8’hFF」中的「h」之后的位为十六进制位。「8’b11111111」中的「b」之后的位为二进制位。十六进制位包括16个值：0、1、2、3、4、5、6、7、8、9、A、B、C、D、E与F，分别等于二进制中的0000、0001、0010、0011、0100、0101、0110、0111、1000、1001、1010、1011、1100、1101、1110、以及1111。因此，十六进制的「8’hFF」、「8’h00」、与「9’h1FF」分别为二进制的「8’b11111111」、「8’b00000000」、以及「9’b111111111」。举另一例子来说，1’b0为只包括一个值为「0」的位的二进制数，而1’b1为只包括一个值为「1」的位的二进制数。

图3为与图2相关的改良的编程操作流程图。在步骤310中，像是128位的数据，可用来在使用编程操作的存储器装置中的数据页面里进行编程。在步骤315中，会决定针对数据的编程操作为一在编程任何数据之前的第一编程操作，或是为一在第一编程操作之后的已有至少一些数据被编程于该页面中的第二编程操作。换句话说，假如该页面中不具有任何编程数据，则该编程操作为第一编程操作，否则在不需要预先执行擦除操作以执行该第二编程时，则该编程操作为第二编程操作。

针对第一编程操作，在步骤320，使用错误更正码方法的存储器装置中的错误更正码逻辑会针对数据计算错误更正码(ECC)。在图3所示的例子中，该数据具有128位的长度以及该数据的错误更正码具有8位，如图3中的xtECC[7:0]所指示。一般来说，错误更正码针对不同长度的对应数据会具有不同的位数量。

存储器装置中的错误更正码逻辑能支持任何适用的错误更正码方法。代表性的错误更正码方法包括了汉明码，以及延伸汉明码。与特定数据组相关的错误更正码ECC的长度由以下三要素决定：(1)错误更正码方法；(2)最大更正位数量；(3)一页面的数据长度。

在步骤320，在计算出错误更正码ECC(例如xtECC[7:0])之后，从xtECC[7:0]会导出延伸位xtECC[8]。延伸位可以是奇数校验位，并由在错误更正码上执行逻辑同或函数(XNOR)所导出，如此一来xtECC[8:0]中「1」的数量会是奇数。在与图4相连说明的读取操作中，延伸位会被用以决定是否要执行错误更正码逻辑来进行错误侦测与错误更正。

在步骤330中，在第二编程操作期间，会使用一预定状态(例如9’h1FF)来覆写包括延伸位(例如xtECC[8])与错误更正码(例如xt[7:0])的延伸错误更正码(例如xtECC[8:0])，以指示第二编程操作。在与图4相连说明的读取操作中，该预定状态会将在第二编程操作所编程的数据上执行错误侦测与错误更正的错误更正码逻辑失能(步骤450与404，图4)。

在步骤340中，在第一编程操作期间，如与图2相连的说明，会决定出错误更正码是否等于初始错误更正码状态(例如，「xtECC[7:0]＝8’h00」)。假如错误更正码不等于初始错误更正码状态，则接下来在步骤350中，会另决定错误更正码是否等于指示第二编程操作的预定状态(例如，「xtECC[7:0]＝8’hFF」)。

假如错误更正码不等于初始错误更正码状态，并且不等于预定状态(步骤340，N；步骤350，N)，则在步骤365中，来自步骤320的结果的错误更正码(例如xtECC[7:0])与延伸位(例如xtECC[8])是不变的。在步骤380中，会将包括错误更正码的数据与延伸错误更正码(例如xtECC[8:0])设定在存储器装置中。如图4相连的说明，假如没有奇数校验错误而错误更正码等于一与预定状态以及非初始错误更正码状态皆不同的一值，则读取操作会致能错误更正码来进行错误侦测与错误更正(步骤440、450、以及405，图4)。假如有奇数校验错误并且错误更正码包括非初始错误更正码状态以外的值，则读取操作会将错误更正逻辑(步骤430与402，图4)失能。

在第一编程操作期间，可能会出现特殊情况与初始情况并在此做一说明。该特殊情况会发生在当针对xtECC[7:0]所计算的值等于用来指示第二编程操作的预定状态（例如「8’hFF」)时。在步骤360中，假如所计算的值等于预定状态(例如「8’hFF」)，则针对第一编程操作的所计算的错误更正码值会改变，例如变为初始错误更正码状态(例如「8’h00」)。延伸位xtECC[8]是不变的，因为「8’hFF」与「8’h00」的奇数校验位皆为「1」。如与图4相连的说明，读取操作可以辨识特殊情况，将错误更正码从初始错误更正码状态(例如「8’h00」)改变回预定状态(例如「8’hFF」)，并接着致能错误更正码以便在对应数据上进行错误侦测与错误更正(步骤440与403，图4)。

假如在步骤340中，针对错误更正码所计算的值等于初始的被擦除状态的错误更正码(例如「xtECC[7:0]＝8’h00」)，接着会发生初始情况。在初始情况中，针对初始错误更正码状态「xtECC[7:0]＝8’h00」的延伸位(例如xtECC[8])为「1」。因此，步骤340之后的延伸错误更正码(例如xtECC[8:0])具有值9’h100，对应一在步骤360之后于特殊情况下的延伸错误更正码的值，并因此在读取操作(图4，步骤440与403)中，或会不正确地指示对应于初始错误更正码状态(「xtECC[7:0]＝8’h00」)的计算值应改为该预定状态(例如「xtECC[7:0]＝8’hFF」)。为解决此初始情况的问题，在步骤370中，假如错误更正码等于初始错误更正码状态，则会在第一编程操作前，将延伸位(例如xtECC[8])改变为初始值。如图2所说明，延伸位的初始值是位于以值「0」来代表低逻辑态。所以，在步骤370之后，9位的延伸错误更正码等于初始8位错误更正码状态以及延伸位的初始的一位值(例如xtECC[8:0]＝9’h000)。在与图4相连说明所述的读取操作中，当页面中没有编程数据时，会针对初始错误更正码状态，以及针对当第一编程操作期间的错误更正码的计算值等于初始错误更正码状态时的初始情况，来致能错误更正码逻辑。(步骤430与431，图4)。

在步骤380中，数据与针对该数据的延伸错误更正码(例如xtECC[8:0])会被编程于存储器装置中，以进行第一编程操作或第二编程操作。

图4是与图2的叙述相关的改良的读取操作的流程图。在步骤410中，会从存储器装置读取数据与对应于该数据的一包括延伸位(例如xtECC[8])与错误更正码(例如xtECC[7:0])的延伸错误更正码(例如xtECC[8:0])，其中，延伸位是从第一编程操作期间的错误更正码所导出(步骤320，图3)。在步骤420中，会通过在延伸错误更正码(例如xtECC[8:0])上执行逻辑异或(XOR)函数，来进行延伸错误更正码(例如xtECC[8:0])的奇偶校验。假如延伸错误更正码包括偶数个值为「1」的位，则异或函数会传回「1’b0」来指示奇数校验错误。假如延伸错误更正码包括奇数个值为「1」的位，则异或函数会传回「1’b1」来指示没有奇数校验错误。流程图剩下的部分是依据错误更正码(例如xtECC[7:0])的值上有无奇数校验错误，来决定是否要致能使用延伸错误更正码来侦测并更正数据中的错误的错误更正码逻辑。

在步骤430中，会决定错误更正码是否等于第一编程操作前的初始错误更正码状态(例如xtECC[7:0]＝8’h00)。在步骤431中，假如指示出有奇数校验错误以及错误更正码等于第一编程操作前的初始错误更正码状态(例如xtECC[7:0]＝8’h00)，则会致能错误更正码逻辑。初始错误更正码状态可在第一编程操作前存在，例如为准备第一编程操作而擦除页面数据之时。初始错误更正码状态也会因解决该初始情况而存在，其中，如图3中步骤370所说明，该延伸位会在第一编程操作前被改变为该初始值。

在步骤432中，假如一奇偶校验错误被指出并且错误更正码包括非初始错误更正码状态(例如xtECC[7:0]＝8’h00)的值，则会将错误更正码逻辑失能。换句话说，当延伸错误更正码(例如xtECC[8:0])上有奇偶校验错误，以及错误更正码不是在初始错误更正码状态时，会将错误更正码逻辑失能。因此，假如由于奇偶校验错误而将第一编程操作期间所设定的延伸位(例如xtECC[8])反转，读取操作期间的奇偶校验会防止此错误导致不正确地执行错误更正码逻辑去改变数据。

在步骤440中，当没有奇数校验错误被指出时，会再进一步决定错误更正码是否是在初始错误更正码状态。在步骤403中，如果错误更正码是在初始错误更正码状态(例如，xtECC[7:0]＝8′h00)，则错误更正码会改变为该预定状态(例如，xtECC[7:0]：＝8′hFF)。步骤403中反转在第一编程操作时于特殊情况下的步骤360的动作，如同图3相关的描述。随后启动错误更正码逻辑的错误检测和校正，有效地使用原来在第一编程操作的步骤320所产生的错误更正码。

在步骤450中，表示没有奇偶错误时，进一步判断错误更正码是否为表示第二编程操作的预定状态(例如xtECC[7:0]＝8′hFF)。如果是，那么在步骤404中，错误更正逻辑会被失能，以防止对第二编程操作所设定的数值做错误的检测和校正。如果否，则在步骤405中，错误更正逻辑会被致能以检测和校正第一编程操作所设定的数值的错误。

图5是改良的编程与读取操作如何响应数据与延伸错误更正码的错误的表格，其中，该延伸错误更正码包括一错误更正码(例如，xtECC[7:0]和一由错误更正码所产生的奇偶校验位(parity bit)延伸位(例如xtECC[8])。使用奇偶校验位的改良的编程与读取操作方式改进了如图1中所描述的使用一个指示位的方式，因此，由于保存错误造成奇偶校验位改变，改进的读操作可以检测到延伸错误更正码的奇偶校验错误，并防止因错误地将错误更正码逻辑致能所导致的数据错误。多个行中针对“数据失败”、“xtECC[7:0]失败”、“xtECC[8]错误”的步骤401～405分别对应图4中的读取流程的步骤401～405。图5包括四种情形其步骤编号与图4中带下划线的步骤编号相对应。四种情况的说明如下。

海明码(Hamming Code)译码器(例如，660，图6)，可以检测和校正多个数据位或对应于该多个数据位的ECC位的错误。在一个实施例中，在128个数据位(例如，数据[127:0])或对应于该128个数据位的8个错误更正码位(例如xtECC[7:0])都可能会发生错误。在此实施例中，海明码(Hamming Code)译码器有一8位的输出，每一译码器输出值可以指出128个数据位或8个错误更正码位中那一个位需要校正。下表列示一些译码器输出值以及与其在128个数据位或8个错误更正码位中相对应的校正。特别是，如果译码器输出值等于8′b00000000那么就没有错误，如果译码器的输出值是大于8′b10001000，则没有一个数据位或错误更正码位被校正。

在510列，于初始情况下，xtECC[7:0]是在初始的错误更正码状态“00000000”，也就是十六进制的“8′h00”。xtECC[8]的初始值为′0′，也就是十六进制的“1′b0。因此，图4的步骤420表示一个奇偶错误(parity error)，并根据步骤401，检测和校正错误的错误更正码逻辑被致能。因此，如果对应于xtECC[7:0]的数据发生错误，步骤401会更正错误，如在510列的“数据失败”行所示。

如果xtECC[7:0]在初始情况下发生错误，情景1可能会发生。在初始的错误更正码状态“00000000”中的一位被倒值为′1′，从而在图4中的步骤420可能会错误地表示没有奇偶校验错误。由于错误的xtECC[7:0]现具有一初始错误更正码状态(如8′h00)以及指示第二个编程操作的该预定状态(如8′hFF)以外的其他值，步骤405错误地致能错误更正码逻辑，如510列中的“ECC[7:0]失败”行所示。

如果在初始情况下一延伸位发生错误，情景2可能会发生。该延伸位xtECC[8]被倒值成′1′，从而在图4中的步骤420可能会表示没有奇偶校验错误。由于xtECC[7:0]等于初始的错误更正码状态(例如8′h00)，xtECC[7:0]被改变为步骤403中的预定状态(例如8′hFF)。步骤403也显示出错误更正码逻辑被致能。然而，在情景2中的译码器的输出等于8′b11111111，其是大于上述表格中的8′b10001000。因此，没有错误更正码校正被执行。情景2被显示在图5中的510列中的“xtECC[8]]失败”行的步骤403。

在520列，于初始情况下，xtECC[7:0]等于初始的错误更正码状态“00000000”，也就是十六进制的“8′h00。xtECC[8]具有值′1′，也就是十六进制的“1′b1。如同图2中的250列和260列的特殊情况所解释的理由，特殊情况的xtECC[7:0]的计算值由原来的“11111111”或“8′hFF”，变更为“00000000“或”8′h00“。因此，图4中的步骤420表示没有奇偶错误(parity error)，并于步骤403中，检测和校正错误的错误更正码逻辑被致能。因此，如果对应于xtECC[7:0]的数据发生错误时，数据的错误通过步骤403来更正，如520列中的的“数据失败”行所示。

如果xtECC[7:0]于特殊情况下发生错误，在图4中的步骤420可以指示一个奇偶错误。由于失败的xtECC[7:0]不再等于初始的错误更正码状态(例如8′h00)，错误更正码逻辑于步骤402中被失能，如图5中的520列中的ECC[7:0]失败”行所示。

如果在初始情况下一延伸位发生错误，情景3可能会发生。该延伸位xtECC[8]被反相为一“0”，从而图4中的步骤420可能指示一个奇偶错误。由于xtECC[7:0]等于初始的错误更正码状态(例如8′h00)，如图4所示，下一个步骤是步骤401，以致能错误更正码逻辑。然而，在情景3中的译码器的输出值等于8′b11111111，其是大于上述表格中的8′b10001000。因此，没有错误更正码校正被执行。情景3被显示在图5中的520列中的“xtECC[8]]失败”行的步骤401。

用于530列的第二编程操作，延伸错误更正码(例如，ECC[8:0])包括延伸位(例如，xtECC[8])和错误更正码(例如xtECC[7:0])被一预定状态(ECC[8:0]＝9′h1FF)覆写。换句话说，xtECC[8]的值为1′以及xtECC[7:0]的值为“11111111”。因此，在图4中的步骤420表示没有奇偶错误，且步骤401将错误更正码逻辑失能，如行530列中的“数据失败”行所示。因此，被第二编程操作编程的数据无法被改变。

如果对应于第二编程操作所编程的数据的xtECC[7:0]发生错误，在图4中的步骤420可能表明一个奇偶错误。由于错误的xtECC[7:0]不等于初始的错误更正码状态(例如8′h00)，步骤402将错误更正码逻辑失能，如图中的530列的“ECC[7:0]失败”行所示。

如果对应于第二编程操作所编程的数据的延伸位发生错误，延伸位xtECC[8]被反相为“0”，从而图4中的步骤420可能指示一个奇偶错误。由于xtECC[7:0]不等于初始的错误更正码状态(例如8′h00)，步骤402将错误更正码逻辑失能，如530列的“xtECC[8]失败”行所示。

对于第一编程操作所编程的数据，延伸位(xtECC[8])具有值′0′或′1′。列540包括xtECC的[7:0]的多个值，该多个值都具有单个1′值，即8′b10000000，8′b01000000，8′b00100000，8′b00010000，8′b00001000，8′b000001008′b00000010，8′b00000001。这些值对应于上述表格中的指出错误更正码位中那一个位需要校正的译码器输出值。列550包括一些未被包括在图5中的其他列的xtECC[7:0]的值。对于一个具有单个1′值的xtECC[7:0]值，对应的延伸位(例如xtECC[8])具有值′0′，如540列的xtECC[8]行所示。xtECC[7:0]的延伸位在550列的其他情况下取决于在xtECC[7:0]其他情况下的值。例如，针对xtECC[7:0]的值8′b00001111，延伸位的值为′1′。

如果有一个数据错误，无论延伸位(例如，xtECC[8])的值为′0′或′1′，如果没有奇偶错误被检测到同时xtECC[7:0]等于一不同于预定状态和初始的错误更正码状态的值，步骤405将错误更正码逻辑致能，如列540和列550中的“数据失败”行所示。

如果对应于第一编程操作所编程的数据的xtECC[7:0]发生错误，无论延伸位(如xtECC[8])的值为′0′或′1′，在图4中的步骤420可能表示发生奇偶错误。如果错误的xtECC[7:0]不等于初始的错误更正码状态(例如8′h00)，步骤40将错误更正码逻辑失能，如列540和列550中的“ECC[7:0]失败”行所示。

如果延伸位(xtECC[8])的值为′0′且错误的xtECC[7:0]等于初始的错误更正码状态(例如8′h00)情景4可能会发生。例如，由于保存错误，当xtECC[7:0]从“10000000”改变为“00000000”时，错误可能会发生。步骤401错误地将错误更正码逻辑致能，如列540中的“ECC[7:0]失败”行所示。

如果对应于第一编程操作所编程的数据的延伸位发生错误，延伸位xtECC[8]被反相为“0”，无论是延伸位(例如，xtECC[8])值为′0′或′1，图4中的步骤420可能指示一个奇偶错误。由于xtECC[7:0]不等于初始的错误更正码状态(例如8′h00)，步骤402将错误更正码逻辑失能，如530列和列540的“xtECC[8]失败”行所示。

图6是一实施例中的改良的读取操作的简化实施方式的示意图，在图6中所示的例子中，xtECC[7:0]是相应于128位数据的8位错误更正码，虽然错误更正码会针对不同长度的对应数据具有不同的位数量。区块610的数据以及一包括一延伸位(例如，xtECC[8])与区块680中的错误更正码(例如xtECC[7:0])的延伸错误更正码(例如xtECC[8:0])中的数据，包括一个延伸位(例如，xtECC[8])以及区块680中对应于该数据的错误更正码(例如xtECC[7:0])自存储器装置中读取出来。

用以检测和校正错误的错误更正码逻辑的实施方式包括沿一错误更正码路径(例如，645)的电路。改良的读操作的实施方式包括沿一平行于该错误更正码路径的一奇偶路径(例如，685)的电路。错误更正码的路径(例如，645)包括一64输入端的异或门(XOR gate)(如640)，一2输入端的异或门(如650)，一错误更正码译码器(660)，以及一多功复用器(例如，670)。错误更正码的路径(例如，645)引至经错误更正码校正的数据，例如，多功复用器的输出端的S[0]。多功复用器(例如，670)是代表对应于区块610中的128位的数据块的多个多功复用器(图中未示出其他多功复用器)的一。S[0]系代表对应于区块610中的128位数据的经错误更正码校正后的128位数据的一位。

奇偶校验的路径(例如，685)包括一个9输入异或门(XOR gate)682，一区块690，和一多功复用器692。该奇偶路径与该错误更正码的路径校验路径耦接至该异或门(如650)的2输入端。该9输入异或门(XOR gate)682等于如图4中的判定区块420的“XOR xtECC[8:0]”。图6中的区块690与区块620的“新奇偶”(New Parity)对应于该9个输入异或门(XOR gate)682的输出。区块690对应图4中的判定区块440。该多功复用器692根据区块690的输出选择xtECC[7:0]中的一位，例如ECC[0]，和一固定的逻辑值′1′其中之一。选择该固定的逻辑值“1”对应于图4中区块403。选择xtECC中的xtECC[7:0]中的一位图4中的区块405。其它多功复用器(图中未示出)就像该多功复用器692一样分别选择xtECC[7:0]中的其它一位和固定的逻辑值′1′其中之一。区块620产生一个信号将用于“新奇偶”与该错误更正码的错误更正码逻辑失能，对应于图4中的步骤402和404。

错误更正码路径645的该64输入异或门640中的逻辑比该9输入栅682，该区块690，该奇偶路径685的多功复用器692中的逻辑要复杂得多。奇偶路径的逻辑比区块620中的逻辑要复杂得多。因此，错误更正码路径延迟比奇偶路径的延迟更长。因此，错误更正码路径是关键路径，即限制读取操作时的读取速度的一路径。由于奇偶校验/延伸位(例如xtECC[8])可以在不添加关键路径额外的延迟时间的方式实现，所以不会产生对读取速度的不利影响。

图7是依据一实施例的集成电路存储器装置的简化芯片方块图。集成电路700包括存储器阵列760，该存储器阵列760在一个集成电路衬底储存数据与包括一奇偶校验位的延伸错误更正码。

一列译码器740被耦合到多个地址线745，且沿存储器阵列760多个列而配置。一行译码器770被耦合到沿存储器阵列760多个行而配置以读取和写入存储器阵列760的多个位线765。来自于控制逻辑710至行译码器770，以及列译码器740的地址线汇集至总线730。在区块780中用于读取操作的感侧放大器以及一用于写入操作的编程缓冲器，在一例子中，通过第一数据总线775被耦合至行译码器770，在另一例子中，通过第二数据总线785，被耦合至输入/输出电路790。输入/输出电路790驱动数据到集成电路700之外的目的地。输入/输出数据和控制信号通过数据总线705在电路790的输入/输出、控制逻辑710集成电路700的输入/输出端口或集成电路内部或外部的其他数据源之间移动，对集成电路700或集成电路内部或外部的其他数据源，其中其他数据源可以是一通用处理器或专用的应用电路，或者提供由存储器阵列760所支持的单芯片系统功能的组合模块。

在图7中所示的例子中，控制逻辑710使用的偏压配置状态机控制由区块720所产生或经由其所提供的电源电压的偏压配置，例如读取和编程电压。控制逻辑710被耦合到感侧放大器、在区块780的编程缓冲器，错误更正码逻辑750，以及具有延伸错误更正码的存储器阵列。错误更正码逻辑750和使用延伸错误更正码的电路751通过信号755与感侧放大器和在区块780的编程缓冲器通信。

对于编程操作，存储器装置700包括在第一个编程操作中写入一延伸错误更正码的电路(例如755)，其中，该延伸错误更正码包括错误更正码以及从该错误更正码所导出的延伸位(Extended bit)，在第一编程操作之后的第二编程操作期间，使用一预定状态来覆写包括延伸位与错误更正码的延伸错误更正码，以指示第二编程操作。该电路可以使用汉明码计算错误更正码。该延伸位可以经由于错误更正码上执行逻辑同或门(XNOR)函数而推导出。在一个实施方案中，用于延伸错误更正码的预定状态的每一位，具有一高逻辑高值。该电路可以在第一编程操作之前将错误更正码设定为一初始错误更正码状态。该电路可以计算错误更正码以及在第二编程操作时，如果计算出来的错误更正码等于该预定状，则改变错误更正码至第一编程操作之前的初始错误更正码状态。在一个实施例中，在初始的错误更正码状态的每一位有一低逻辑值。如果错误更正码等于初始的错误更正码状态，该电路可在第一编程操作之前将延伸位改变至一初始值。初始值可以有一个低逻辑值。

对于读取操作，读取电路(如755)包括读取对应于存储器装置的数据的一延伸位和一错误更正码，其中该延伸位可从错误更正码导出，并决定是否将使用该延伸位的用于错误检测和更正相应数据的错误更正码逻辑致能。该电路可以在包括延伸位和错误更正码的延伸错误更正码上进行奇偶校验以检测奇偶错误。奇偶校验可以于延伸错误更正码上执行一个逻辑异或门函数来实现。如果检测到一个奇偶错误以及错误更正码等于一在第一编程操作之前的个初始错误更正码状态，该电路可以将用于错误检测和校正的错误更正码逻辑致能。如果检测到一个奇偶错误以及错误更正码等于一不同于初始错误更正码状态的值，该电路可以将用于错误检测和校正的错误更正码逻辑失能。在第一编程操作之后，该电路可以改变错误更正码至一指示一第二编程操作的预定状态，然后，如果没有检测到一个奇偶错误以及错误更正码等于一初始错误更正码状态，该电路可以将用于错误检测和校正的错误更正码逻辑致能。如果没有检测到一个奇偶错误以及错误更正码等于该预定状态，该电路可以将用于错误检测和校正的错误更正码逻辑失能。该电路可以进一步将用于错误检测和校正的错误更正码逻辑致能，如果没有检测到一个奇偶错误以及错误更正码等于一不同于该预定状态与初始错误更正码状态的值。

控制逻辑710可以使用本领域中已知的特殊用途的逻辑电路来实现。在其他的实施例中，控制逻辑包括一个可以实现在同一集成电路的一通用处理器，该通用处理器执行计算器程序以控制该存储器装置的操作。在另一些实施例中，可以结合特殊目的逻辑电路和一个通用处理器来实现控制逻辑。

虽然本发明以前述的较佳实施例揭露如上，然其并非用以限定本发明，任何熟习相像技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视本说明书所附的权利要求范围所界定的为准。

Claims (9)

1.一种用以操作一储存对应于数据的错误更正码的存储器装置的方法，包括：

在一第一编程操作期间写入一对应于数据的延伸错误更正码，该延伸错误更正码包括一错误更正码以及从该错误更正码导出的一延伸位；以及

在第一编程操作之后的第二编程操作期间，使用一预定状态来覆写该包括延伸位与该错误更正码的该延伸错误更正码，以表示该第二编程操作。

2.根据权利要求1所述的方法，更包括通过在该错误更正码上执行一逻辑函数以导出该延伸位。

3.根据权利要求1所述的方法，更包括：将该错误更正码设定为在该第一编程操作之前的一初始错误更正码状态；以及在该第一编程操作期间，计算该错误更正码，以及假如该所计算的错误更正码等于该预定状态，则将该错误更正码改为在该第一编程操作之前的该初始错误更正码状态。

4.一种操作用于储存对应于数据的错误更正码的存储器装置的方法，该方法系针对读取操作，包括：

读取一延伸错误更正码，该延伸错误更正码包括一延伸位以及对应于来自该存储器装置的数据的一错误更正码，其中，该延伸位是在编程操作中计算出该错误更正码后从该错误更正码导出；

决定是否要将使用该延伸错误更正码于该对应数据上的错误更正码逻辑致能；以及

在含有该延伸位与该错误更正码的该延伸错误更正码上执行一位奇偶校验以侦测位奇偶错误；

其中，执行一位奇偶校验是通过在延伸错误更正码上执行逻辑异或(XOR)功能来实现的，

假如侦测到位奇偶错误，并且错误更正码等于在第一编程操作之前的初始错误更正码状态，则致能用以侦测与更正错误的错误更正码逻辑；

假如侦测到位奇偶错误，并且错误更正码等于与初始错误更正码状态不同的值，则失能该用以侦测与更正错误的错误更正码逻辑；

假如没侦测到位奇偶错误，并且错误更正码等于初始错误更正码状态，则将错误更正码改成指示在第一编程操作之后的第二编程操作的一预定状态，并接着致能该用以侦测与更正错误的错误更正码逻辑；

假如没侦测到位奇偶错误，并且错误更正码等于该预定状态，则失能该用以侦测与更正错误的错误更正码逻辑；

假如没有侦测到位奇偶错误，并且错误更正码等于一与该预定状态以及该初始错误更正码状态皆不同的值，则致能该用以侦测与更正错误的错误更正码逻辑。

5.一种存储器装置，包括：

一存储矩阵，用以储存数据以及对应于数据的错误更正码；

一错误更正码逻辑，用以使用该错误更正码来侦测以及更正该对应的数据中的错误；以及

多个电路，用以在一第一编程操作期间写入对应于数据的包括一错误更正码以及从该错误更正码所导出的一延伸位的一延伸错误更正码，以及在第一编程操作之后的第二编程操作期间，使用一预定状态来覆写包括该延伸位与该错误更正码的该延伸错误更正码，以表示该第二编程操作。

6.根据权利要求5所述的存储器装置，其中，该多个电路是被设定为通过在该错误更正码上执行一逻辑函数，以导出该延伸位。

7.根据权利要求5所述的存储器装置，其中，该多个电路是被设定为将该错误更正码设定为该第一编程操作前的一初始错误更正码状态，以及在该第一编程操作期间，计算该错误更正码，以及假如该所计算的错误更正码等于该预定状态，将该错误更正码改为该第一编程操作前的该初始错误更正码状态。

8.根据权利要求7所述的存储器装置，其中，该多个电路是另被设定为当该错误更正码等于该第一编程操作期间的该初始错误更正码状态时，将该延伸位改变为该第一编程操作之前的一初始值。

9.根据权利要求5所述的存储器装置，其中，该多个电路是更被设定为：读取包括一延伸位与对应于来自该存储器装置的数据的一错误更正码的一延伸错误更正码，其中，该延伸位是从该错误更正码所导出；以及决定是否要将使用该延伸错误更正码于该对应数据上的错误更正码逻辑致能。