JP2938999B2 - チューナ用半導体装置およびチューナ - Google Patents
チューナ用半導体装置およびチューナInfo
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/50—Tuning indicators; Automatic tuning control
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
- Superheterodyne Receivers (AREA)
Description
【０００１】
【産業上の利用分野】この発明は低雑音・低３次歪しか
も低消費電力の衛星放送用などテレビジョン受像機のチ
ューナ（以下「ＴＶチューナ」という）に用いるチュー
ナ用半導体装置およびチューナに関するものである。
も低消費電力の衛星放送用などテレビジョン受像機のチ
ューナ（以下「ＴＶチューナ」という）に用いるチュー
ナ用半導体装置およびチューナに関するものである。
【０００２】
【従来の技術】従来の技術によるＴＶチューナ回路のブ
ロック図を衛星放送受信用の屋内ＴＶチューナ（ＢＳチ
ューナ）を例に取って図１１に示す。同図に於て１００
１は屋外ユニットからの入力端子、１００２はバンドパ
スフィルタ、１００３は広帯域ＲＦアンプ、１００４は
可変減衰器、１００５はミキサ回路、１００６は可変利
得型ＩＦアンプ、１００７はバンドパスフィルタ、１０
０８はＦＭ復調器、１００９は映像信号出力端子であ
り、さらに１０１０は局発信号のバッファ回路、１０１
１は局部発振回路、１０１２は発振周波数安定化のフェ
イズロックループ（ＰＬＬ）回路である。
ロック図を衛星放送受信用の屋内ＴＶチューナ（ＢＳチ
ューナ）を例に取って図１１に示す。同図に於て１００
１は屋外ユニットからの入力端子、１００２はバンドパ
スフィルタ、１００３は広帯域ＲＦアンプ、１００４は
可変減衰器、１００５はミキサ回路、１００６は可変利
得型ＩＦアンプ、１００７はバンドパスフィルタ、１０
０８はＦＭ復調器、１００９は映像信号出力端子であ
り、さらに１０１０は局発信号のバッファ回路、１０１
１は局部発振回路、１０１２は発振周波数安定化のフェ
イズロックループ（ＰＬＬ）回路である。
【０００３】ＴＶチューナ回路には使用状況に依って入
力信号強度が大きく異なる。一般家庭の利用には−６０
ｄＢｍ〜−４０ｄＢｍの信号強度であるが、共同受信シ
ステム等の場合には０ｄＢｍ程度の入力が入る場合があ
る。過大入力の場合、相異なるチャンネル信号の３次歪
が帯域内に入り混変調の原因となる。この為に可変減衰
器や可変利得型アンプを用い、過大入力信号を減衰させ
て映像信号の歪を防止する必要があり、ＴＶチューナに
は如何なる入力信号強度に於ても十分な３次歪抑圧比を
確保することが要求される。
力信号強度が大きく異なる。一般家庭の利用には−６０
ｄＢｍ〜−４０ｄＢｍの信号強度であるが、共同受信シ
ステム等の場合には０ｄＢｍ程度の入力が入る場合があ
る。過大入力の場合、相異なるチャンネル信号の３次歪
が帯域内に入り混変調の原因となる。この為に可変減衰
器や可変利得型アンプを用い、過大入力信号を減衰させ
て映像信号の歪を防止する必要があり、ＴＶチューナに
は如何なる入力信号強度に於ても十分な３次歪抑圧比を
確保することが要求される。
【０００４】図１１に示した従来例では入力回路部分の
可変減衰器としてＲＦアンプ１００３、ＰＩＮダイオー
ドからなる可変減衰器１００４および可変利得型ＩＦア
ンプ１００６によって過大入力を防止している。この場
合、入力信号が微弱な場合には可変減衰器１００４の減
衰量を０ｄＢとし、広帯域ＲＦアンプ１００３によって
信号が増幅されるが、このとき広帯域ＲＦアンプ１００
３には雑音指数のよいことが要求される。一方過大入力
信号が入力した場合、可変減衰器１００４の減衰量を例
えば−４０ｄＢにして過大信号がミキサ回路１００５に
入力されるのを防ぐが、この場合でもＲＦアンプ１００
３には過大入力信号が入力されることになる。この為Ｒ
Ｆアンプ１００３には優れた３次歪特性と優れた混変調
特性を同時に要求されるが、実際には低雑音特性と低３
次歪特性を同時に満足させる為に消費電流の多い動作点
で使用するか、どちらかの特性を重視するなど、チュー
ナの高性能化と低消費電力化の妨げとなっている。
可変減衰器としてＲＦアンプ１００３、ＰＩＮダイオー
ドからなる可変減衰器１００４および可変利得型ＩＦア
ンプ１００６によって過大入力を防止している。この場
合、入力信号が微弱な場合には可変減衰器１００４の減
衰量を０ｄＢとし、広帯域ＲＦアンプ１００３によって
信号が増幅されるが、このとき広帯域ＲＦアンプ１００
３には雑音指数のよいことが要求される。一方過大入力
信号が入力した場合、可変減衰器１００４の減衰量を例
えば−４０ｄＢにして過大信号がミキサ回路１００５に
入力されるのを防ぐが、この場合でもＲＦアンプ１００
３には過大入力信号が入力されることになる。この為Ｒ
Ｆアンプ１００３には優れた３次歪特性と優れた混変調
特性を同時に要求されるが、実際には低雑音特性と低３
次歪特性を同時に満足させる為に消費電流の多い動作点
で使用するか、どちらかの特性を重視するなど、チュー
ナの高性能化と低消費電力化の妨げとなっている。
【０００５】また従来の技術に於いて図１２（ａ）に示
すデュアルゲートＦＥＴを用いた可変利得型ＲＦアンプ
を用い、図１１のＰＩＮダイオードからなる可変減衰器
１００４と置き換えた例もある。図１２（ａ）は可変利
得型ＲＦアンプの回路例で、同図（ｂ）はこの回路の利
得に対する３次歪抑圧比（ｄＢｃ，−２０ｄＢｍ入力
時）と消費電流（ｍＡ）を示す図である。
すデュアルゲートＦＥＴを用いた可変利得型ＲＦアンプ
を用い、図１１のＰＩＮダイオードからなる可変減衰器
１００４と置き換えた例もある。図１２（ａ）は可変利
得型ＲＦアンプの回路例で、同図（ｂ）はこの回路の利
得に対する３次歪抑圧比（ｄＢｃ，−２０ｄＢｍ入力
時）と消費電流（ｍＡ）を示す図である。
【０００６】このデュアルゲートＦＥＴを用いた可変利
得型ＲＦアンプを用いた場合、１段の増幅回路に於いて
も利得可変幅が３０ｄＢ〜４０ｄＢと広く取る事ができ
る。
得型ＲＦアンプを用いた場合、１段の増幅回路に於いて
も利得可変幅が３０ｄＢ〜４０ｄＢと広く取る事ができ
る。
【０００７】
【発明が解決しようとする課題】しかし一方で、入力イ
ンピーダンスが減衰量の変化に伴って変化する事、およ
び図１２（ｂ）に示すように３次歪が利得の減少に伴っ
て複雑に変化し、しかも利得の０〜２０ｄＢの範囲で利
得の減少に伴って３次歪抑圧比が悪化するため過大入力
信号時に利得を下げても歪特性が改善されない事、利得
の変化によってＦＥＴのＩｄｓが大きく変化する為、抵
抗負荷では出力の直流バイアスを一定にする事が困難で
ある事、などの問題があった。デュアルゲートＦＥＴの
利得を下げた場合に３次歪特性が劣化するのは、第２ゲ
ートによるＩｄｓの絞り込みによって動作点がＦＥＴの
非飽和領域に入るためである。
ンピーダンスが減衰量の変化に伴って変化する事、およ
び図１２（ｂ）に示すように３次歪が利得の減少に伴っ
て複雑に変化し、しかも利得の０〜２０ｄＢの範囲で利
得の減少に伴って３次歪抑圧比が悪化するため過大入力
信号時に利得を下げても歪特性が改善されない事、利得
の変化によってＦＥＴのＩｄｓが大きく変化する為、抵
抗負荷では出力の直流バイアスを一定にする事が困難で
ある事、などの問題があった。デュアルゲートＦＥＴの
利得を下げた場合に３次歪特性が劣化するのは、第２ゲ
ートによるＩｄｓの絞り込みによって動作点がＦＥＴの
非飽和領域に入るためである。
【０００８】さらに従来のチューナ回路は、個別素子を
プリント基板上で集積化したもので大量生産する場合に
は組立工数が削減できず、また調整カ所が多い為、ＴＶ
チューナの組立工程の効率化と小型化に限界がある。こ
のように、従来の技術の可変利得型の増幅器およびミキ
サ回路方式に於いては、ＴＶチューナ用として要求され
る低雑音指数と低３次歪特性、さらに低消費電力化を同
時に満足させることが困難であり、また組立工程の省力
化と小型化が困難であった。
プリント基板上で集積化したもので大量生産する場合に
は組立工数が削減できず、また調整カ所が多い為、ＴＶ
チューナの組立工程の効率化と小型化に限界がある。こ
のように、従来の技術の可変利得型の増幅器およびミキ
サ回路方式に於いては、ＴＶチューナ用として要求され
る低雑音指数と低３次歪特性、さらに低消費電力化を同
時に満足させることが困難であり、また組立工程の省力
化と小型化が困難であった。
【０００９】この発明の目的は、低雑音指数と低３次歪
特性、さらに低消費電力化を同時に満足できるチューナ
用半導体装置を提供することと、このチューナ用半導体
装置を用いて小型化と組立工程の省力化を図ることので
きるチューナを提供することである。
特性、さらに低消費電力化を同時に満足できるチューナ
用半導体装置を提供することと、このチューナ用半導体
装置を用いて小型化と組立工程の省力化を図ることので
きるチューナを提供することである。
【００１０】
【課題を解決するための手段】請求項１記載のチューナ
用半導体装置は、ゲート接地回路と差動増幅回路とを備
えている。ゲート接地回路は、第１のＦＥＴのソース電
極を入力端子とし、第１のＦＥＴのドレイン電極を第１
の負荷を介して第１の定電圧源に接続し、第１のＦＥＴ
のゲート電極を接地している。
用半導体装置は、ゲート接地回路と差動増幅回路とを備
えている。ゲート接地回路は、第１のＦＥＴのソース電
極を入力端子とし、第１のＦＥＴのドレイン電極を第１
の負荷を介して第１の定電圧源に接続し、第１のＦＥＴ
のゲート電極を接地している。
【００１１】差動増幅回路は、第２のＦＥＴのドレイン
電極を第２の負荷を介して第２の定電圧源に接続し、第
２のＦＥＴのソース電極を第１の定電流源に接続し、第
３のＦＥＴのドレイン電極を第３の負荷を介して第２の
定電圧源に接続し、第３のＦＥＴのソース電極を第２の
定電流源に接続し、第２のＦＥＴのソース電極と第３の
ＦＥＴのソース電極との間に第４のＦＥＴを接続してい
る。
電極を第２の負荷を介して第２の定電圧源に接続し、第
２のＦＥＴのソース電極を第１の定電流源に接続し、第
３のＦＥＴのドレイン電極を第３の負荷を介して第２の
定電圧源に接続し、第３のＦＥＴのソース電極を第２の
定電流源に接続し、第２のＦＥＴのソース電極と第３の
ＦＥＴのソース電極との間に第４のＦＥＴを接続してい
る。
【００１２】そして、ゲート接地回路の第１のＦＥＴの
ドレイン電極と差動増幅回路の第２のＦＥＴのゲート電
極とを接続し、第２のＦＥＴのゲート電極と第３のＦＥ
Ｔのゲート電極との間に第５のＦＥＴを接続している。
請求項２記載のチューナ用半導体装置は、ゲート接地回
路と差動増幅回路とを備えている。
ドレイン電極と差動増幅回路の第２のＦＥＴのゲート電
極とを接続し、第２のＦＥＴのゲート電極と第３のＦＥ
Ｔのゲート電極との間に第５のＦＥＴを接続している。
請求項２記載のチューナ用半導体装置は、ゲート接地回
路と差動増幅回路とを備えている。
【００１３】ゲート接地回路は、第１のＦＥＴのソース
電極を入力端子とし、第１のＦＥＴのドレイン電極を第
１の負荷を介して第１の定電圧源に接続し、第２のＦＥ
Ｔを第１の負荷に並列に接続し、第１のＦＥＴのゲート
電極を接地している。差動増幅回路は、第３のＦＥＴの
ドレイン電極を第２の負荷を介して第２の定電圧源に接
続し、第３のＦＥＴのソース電極を定電流源に接続し、
第４のＦＥＴのドレイン電極を第３の負荷を介して第２
の定電圧源に接続し、第４のＦＥＴのソース電極を定電
流源に接続し、第３のＦＥＴのドレイン電極と第４のＦ
ＥＴのドレイン電極との間に第５のＦＥＴを接続してい
る。
電極を入力端子とし、第１のＦＥＴのドレイン電極を第
１の負荷を介して第１の定電圧源に接続し、第２のＦＥ
Ｔを第１の負荷に並列に接続し、第１のＦＥＴのゲート
電極を接地している。差動増幅回路は、第３のＦＥＴの
ドレイン電極を第２の負荷を介して第２の定電圧源に接
続し、第３のＦＥＴのソース電極を定電流源に接続し、
第４のＦＥＴのドレイン電極を第３の負荷を介して第２
の定電圧源に接続し、第４のＦＥＴのソース電極を定電
流源に接続し、第３のＦＥＴのドレイン電極と第４のＦ
ＥＴのドレイン電極との間に第５のＦＥＴを接続してい
る。
【００１４】そして、ゲート接地回路の第１のＦＥＴの
ドレイン電極と差動増幅回路の第３のＦＥＴのゲート電
極とを接続し、第３のＦＥＴのゲート電極と第４のＦＥ
Ｔのゲート電極との間に第４の負荷を接続している。請
求項３記載のチューナ用半導体装置は、ゲート接地回路
と差動増幅回路とを備えている。
ドレイン電極と差動増幅回路の第３のＦＥＴのゲート電
極とを接続し、第３のＦＥＴのゲート電極と第４のＦＥ
Ｔのゲート電極との間に第４の負荷を接続している。請
求項３記載のチューナ用半導体装置は、ゲート接地回路
と差動増幅回路とを備えている。
【００１５】ゲート接地回路は、第１のＦＥＴのソース
電極を入力端子とし、第１のＦＥＴのドレイン電極を第
１の負荷を介して第１の電圧源に接続し、第２のＦＥＴ
を第１の負荷に並列に接続し、第１のＦＥＴのゲート電
極を接地している。差動増幅回路は、第３のＦＥＴのド
レイン電極を第２の負荷を介して第２の定電圧源に接続
し、第３のＦＥＴのソース電極を第１の定電流源に接続
し、第４のＦＥＴのドレイン電極を第３の負荷を介して
第２の定電圧源に接続し、第４のＦＥＴのソース電極を
第２の定電流源に接続し、第３のＦＥＴのソース電極と
第４のＦＥＴのソース電極との間に第５のＦＥＴを接続
している。
電極を入力端子とし、第１のＦＥＴのドレイン電極を第
１の負荷を介して第１の電圧源に接続し、第２のＦＥＴ
を第１の負荷に並列に接続し、第１のＦＥＴのゲート電
極を接地している。差動増幅回路は、第３のＦＥＴのド
レイン電極を第２の負荷を介して第２の定電圧源に接続
し、第３のＦＥＴのソース電極を第１の定電流源に接続
し、第４のＦＥＴのドレイン電極を第３の負荷を介して
第２の定電圧源に接続し、第４のＦＥＴのソース電極を
第２の定電流源に接続し、第３のＦＥＴのソース電極と
第４のＦＥＴのソース電極との間に第５のＦＥＴを接続
している。
【００１６】そして、ゲート接地回路の第１のＦＥＴの
ドレイン電極と差動増幅回路の第３のＦＥＴのゲート電
極とを接続し、第３のＦＥＴのゲート電極と第４のＦＥ
Ｔのゲート電極との間に第４の負荷を接続している。請
求項４記載のチューナ用半導体装置は、ゲート接地回路
と差動増幅回路とダブルバランスドミキサ回路とを備え
ている。
ドレイン電極と差動増幅回路の第３のＦＥＴのゲート電
極とを接続し、第３のＦＥＴのゲート電極と第４のＦＥ
Ｔのゲート電極との間に第４の負荷を接続している。請
求項４記載のチューナ用半導体装置は、ゲート接地回路
と差動増幅回路とダブルバランスドミキサ回路とを備え
ている。
【００１７】ゲート接地回路は、第１のＦＥＴのソース
電極を入力端子とし、第１のＦＥＴのドレイン電極を第
１の負荷を介して定電圧源に接続し、第２のＦＥＴを第
１の負荷に並列に接続し、第１のＦＥＴのゲート電極を
接地している。差動増幅回路は、第３のＦＥＴのソース
電極を第１の定電流源に接続し、第４のＦＥＴのソース
電極を第２の定電流源に接続し、第３のＦＥＴのソース
電極と第４のＦＥＴのソース電極との間に第５のＦＥＴ
を接続している。
電極を入力端子とし、第１のＦＥＴのドレイン電極を第
１の負荷を介して定電圧源に接続し、第２のＦＥＴを第
１の負荷に並列に接続し、第１のＦＥＴのゲート電極を
接地している。差動増幅回路は、第３のＦＥＴのソース
電極を第１の定電流源に接続し、第４のＦＥＴのソース
電極を第２の定電流源に接続し、第３のＦＥＴのソース
電極と第４のＦＥＴのソース電極との間に第５のＦＥＴ
を接続している。
【００１８】ダブルバランスドミキサ回路は、第６のＦ
ＥＴのドレイン電極と第７のＦＥＴのドレイン電極とを
定電圧源に接続し、第８のＦＥＴのドレイン電極と第９
のＦＥＴのドレイン電極とを第２の負荷を介して定電圧
源に接続し、第６のＦＥＴのソース電極と第８のＦＥＴ
のソース電極とを接続し、第７のＦＥＴのソース電極と
第９のＦＥＴのソース電極とを接続し、第６のＦＥＴの
ゲート電極と第９のＦＥＴのゲート電極とを局部発振信
号の第１の入力端子とし、第７のＦＥＴのゲート電極と
第８のＦＥＴのゲート電極とを局部発振信号の第２の入
力端子としている。
ＥＴのドレイン電極と第７のＦＥＴのドレイン電極とを
定電圧源に接続し、第８のＦＥＴのドレイン電極と第９
のＦＥＴのドレイン電極とを第２の負荷を介して定電圧
源に接続し、第６のＦＥＴのソース電極と第８のＦＥＴ
のソース電極とを接続し、第７のＦＥＴのソース電極と
第９のＦＥＴのソース電極とを接続し、第６のＦＥＴの
ゲート電極と第９のＦＥＴのゲート電極とを局部発振信
号の第１の入力端子とし、第７のＦＥＴのゲート電極と
第８のＦＥＴのゲート電極とを局部発振信号の第２の入
力端子としている。
【００１９】そして、ゲート接地回路の第１のＦＥＴの
ドレイン電極と差動増幅回路の第３のＦＥＴのゲート電
極とを接続し、第３のＦＥＴのゲート電極と第４のＦＥ
Ｔのゲート電極との間に第３の負荷を接続し、第６およ
び第８のＦＥＴのソース電極と第３のＦＥＴのドレイン
電極とを接続し、第７および第９のＦＥＴのソース電極
と第４のＦＥＴのドレイン電極とを接続している。
ドレイン電極と差動増幅回路の第３のＦＥＴのゲート電
極とを接続し、第３のＦＥＴのゲート電極と第４のＦＥ
Ｔのゲート電極との間に第３の負荷を接続し、第６およ
び第８のＦＥＴのソース電極と第３のＦＥＴのドレイン
電極とを接続し、第７および第９のＦＥＴのソース電極
と第４のＦＥＴのドレイン電極とを接続している。
【００２０】請求項５記載のチューナ用半導体装置は、
ゲート接地回路と差動増幅回路とダブルバランスドミキ
サ回路とを備えている。ゲート接地回路は、第１のＦＥ
Ｔのソース電極を入力端子とし、第１のＦＥＴのドレイ
ン電極を第１の負荷を介して定電圧源に接続し、第２の
ＦＥＴを第１の負荷に並列に接続し、第１のＦＥＴのゲ
ート電極を接地している。
ゲート接地回路と差動増幅回路とダブルバランスドミキ
サ回路とを備えている。ゲート接地回路は、第１のＦＥ
Ｔのソース電極を入力端子とし、第１のＦＥＴのドレイ
ン電極を第１の負荷を介して定電圧源に接続し、第２の
ＦＥＴを第１の負荷に並列に接続し、第１のＦＥＴのゲ
ート電極を接地している。
【００２１】差動増幅回路は、第３のＦＥＴのソース電
極を定電流源に接続し、第４のＦＥＴのソース電極を定
電流源に接続し、第３のＦＥＴのドレイン電極と第４の
ＦＥＴのドレイン電極との間に第５のＦＥＴを接続して
いる。ダブルバランスドミキサ回路は、第６のＦＥＴの
ドレイン電極と第７のＦＥＴのドレイン電極とを定電圧
源に接続し、第８のＦＥＴのドレイン電極と第９のＦＥ
Ｔのドレイン電極とを第２の負荷を介して定電圧源に接
続し、第６のＦＥＴのソース電極と第８のＦＥＴのソー
ス電極とを接続し、第７のＦＥＴのソース電極と第９の
ＦＥＴのソース電極とを接続し、第６のＦＥＴのゲート
電極と第９のＦＥＴのゲート電極とを局部発振信号の第
１の入力端子とし、第７のＦＥＴのゲート電極と第８の
ＦＥＴのゲート電極とを局部発振信号の第２の入力端子
としている。
極を定電流源に接続し、第４のＦＥＴのソース電極を定
電流源に接続し、第３のＦＥＴのドレイン電極と第４の
ＦＥＴのドレイン電極との間に第５のＦＥＴを接続して
いる。ダブルバランスドミキサ回路は、第６のＦＥＴの
ドレイン電極と第７のＦＥＴのドレイン電極とを定電圧
源に接続し、第８のＦＥＴのドレイン電極と第９のＦＥ
Ｔのドレイン電極とを第２の負荷を介して定電圧源に接
続し、第６のＦＥＴのソース電極と第８のＦＥＴのソー
ス電極とを接続し、第７のＦＥＴのソース電極と第９の
ＦＥＴのソース電極とを接続し、第６のＦＥＴのゲート
電極と第９のＦＥＴのゲート電極とを局部発振信号の第
１の入力端子とし、第７のＦＥＴのゲート電極と第８の
ＦＥＴのゲート電極とを局部発振信号の第２の入力端子
としている。
【００２２】そして、ゲート接地回路の第１のＦＥＴの
ドレイン電極と差動増幅回路の第３のＦＥＴのゲート電
極とを接続し、第３のＦＥＴのゲート電極と第４のＦＥ
Ｔのゲート電極との間に第３の負荷を接続し、第６およ
び第８のＦＥＴのソース電極と第３のＦＥＴのドレイン
電極とを接続し、第７および第９のＦＥＴのソース電極
と第４のＦＥＴのドレイン電極とを接続している。
ドレイン電極と差動増幅回路の第３のＦＥＴのゲート電
極とを接続し、第３のＦＥＴのゲート電極と第４のＦＥ
Ｔのゲート電極との間に第３の負荷を接続し、第６およ
び第８のＦＥＴのソース電極と第３のＦＥＴのドレイン
電極とを接続し、第７および第９のＦＥＴのソース電極
と第４のＦＥＴのドレイン電極とを接続している。
【００２３】請求項６記載のチューナ用半導体装置は、
ゲート接地回路と差動増幅回路とダブルバランスドミキ
サ回路とを備えている。ゲート接地回路は、第１のＦＥ
Ｔのソース電極を入力端子とし、第１のＦＥＴのドレイ
ン電極を第１の負荷を介して定電圧源に接続し、第１の
ＦＥＴのゲート電極を接地している。
ゲート接地回路と差動増幅回路とダブルバランスドミキ
サ回路とを備えている。ゲート接地回路は、第１のＦＥ
Ｔのソース電極を入力端子とし、第１のＦＥＴのドレイ
ン電極を第１の負荷を介して定電圧源に接続し、第１の
ＦＥＴのゲート電極を接地している。
【００２４】差動増幅回路は、第２のＦＥＴのソース電
極を第１の定電流源に接続し、第３のＦＥＴのソース電
極を第２の定電流源に接続し、第２のＦＥＴのソース電
極と第３のＦＥＴのソース電極との間に第４のＦＥＴを
接続している。ダブルバランスドミキサ回路は、第５の
ＦＥＴのドレイン電極と第６のＦＥＴのドレイン電極と
を定電圧源に接続し、第７のＦＥＴのドレイン電極と第
８のＦＥＴのドレイン電極とを第２の負荷を介して定電
圧源に接続し、第５のＦＥＴのソース電極と第７のＦＥ
Ｔのソース電極とを接続し、第６のＦＥＴのソース電極
と第８のＦＥＴのソース電極とを接続し、第５のＦＥＴ
のゲート電極と第８のＦＥＴのゲート電極とを局部発振
信号の第１の入力端子とし、第６のＦＥＴのゲート電極
と第７のＦＥＴのゲート電極とを局部発振信号の第２の
入力端子としている。
極を第１の定電流源に接続し、第３のＦＥＴのソース電
極を第２の定電流源に接続し、第２のＦＥＴのソース電
極と第３のＦＥＴのソース電極との間に第４のＦＥＴを
接続している。ダブルバランスドミキサ回路は、第５の
ＦＥＴのドレイン電極と第６のＦＥＴのドレイン電極と
を定電圧源に接続し、第７のＦＥＴのドレイン電極と第
８のＦＥＴのドレイン電極とを第２の負荷を介して定電
圧源に接続し、第５のＦＥＴのソース電極と第７のＦＥ
Ｔのソース電極とを接続し、第６のＦＥＴのソース電極
と第８のＦＥＴのソース電極とを接続し、第５のＦＥＴ
のゲート電極と第８のＦＥＴのゲート電極とを局部発振
信号の第１の入力端子とし、第６のＦＥＴのゲート電極
と第７のＦＥＴのゲート電極とを局部発振信号の第２の
入力端子としている。
【００２５】そして、ゲート接地回路の第１のＦＥＴの
ドレイン電極と差動増幅回路の第２のＦＥＴのゲート電
極とを接続し、第２のＦＥＴのゲート電極と第３のＦＥ
Ｔのゲート電極との間に第９のＦＥＴを接続し、第５お
よび第７のＦＥＴのソース電極と第２のＦＥＴのドレイ
ン電極とを接続し、第６および第８のＦＥＴのソース電
極と第３のＦＥＴのドレイン電極とを接続している。
ドレイン電極と差動増幅回路の第２のＦＥＴのゲート電
極とを接続し、第２のＦＥＴのゲート電極と第３のＦＥ
Ｔのゲート電極との間に第９のＦＥＴを接続し、第５お
よび第７のＦＥＴのソース電極と第２のＦＥＴのドレイ
ン電極とを接続し、第６および第８のＦＥＴのソース電
極と第３のＦＥＴのドレイン電極とを接続している。
【００２６】請求項７記載のチューナは、請求項１，請
求項２，請求項３，請求項４，請求項５または請求項６
記載のチューナ用半導体装置を搭載したことを特徴とす
る。
求項２，請求項３，請求項４，請求項５または請求項６
記載のチューナ用半導体装置を搭載したことを特徴とす
る。
【００２７】
【作用】請求項１記載の構成によれば、第４および第５
のＦＥＴが可変抵抗素子として用いられ、第５のＦＥＴ
のゲート電圧を変化させることにより、ゲート接地回路
の利得を変化させることができ、第４のＦＥＴのゲート
電圧を変化させることにより、差動増幅回路の利得を変
化させることができるため、第４および第５のＦＥＴに
よる利得制御を同時に働かせることによって、回路全体
の利得を必要な範囲で変化することができる。しかも、
利得可変範囲内において、ゲート接地回路および差動増
幅回路を流れる電流は直流的に変化しないため、３次歪
特性は利得の減少に伴い単調に改善される。
のＦＥＴが可変抵抗素子として用いられ、第５のＦＥＴ
のゲート電圧を変化させることにより、ゲート接地回路
の利得を変化させることができ、第４のＦＥＴのゲート
電圧を変化させることにより、差動増幅回路の利得を変
化させることができるため、第４および第５のＦＥＴに
よる利得制御を同時に働かせることによって、回路全体
の利得を必要な範囲で変化することができる。しかも、
利得可変範囲内において、ゲート接地回路および差動増
幅回路を流れる電流は直流的に変化しないため、３次歪
特性は利得の減少に伴い単調に改善される。
【００２８】請求項２および請求項３記載の構成によれ
ば、ゲート接地回路の利得制御に可変抵抗素子の第２の
ＦＥＴを用い、差動増幅回路の利得制御に可変抵抗素子
の第５のＦＥＴを用いたものであり、第２および第５の
ＦＥＴによる利得制御を同時に働かせることによって、
回路全体の利得を必要な範囲で変化することができる。
しかも、利得可変範囲内において、ゲート接地回路およ
び差動増幅回路を流れる電流は直流的に変化しないた
め、３次歪特性は利得の減少に伴い単調に改善される。
ば、ゲート接地回路の利得制御に可変抵抗素子の第２の
ＦＥＴを用い、差動増幅回路の利得制御に可変抵抗素子
の第５のＦＥＴを用いたものであり、第２および第５の
ＦＥＴによる利得制御を同時に働かせることによって、
回路全体の利得を必要な範囲で変化することができる。
しかも、利得可変範囲内において、ゲート接地回路およ
び差動増幅回路を流れる電流は直流的に変化しないた
め、３次歪特性は利得の減少に伴い単調に改善される。
【００２９】請求項４および請求項５記載の構成によれ
ば、ゲート接地回路の利得制御に可変抵抗素子の第２の
ＦＥＴを用い、差動増幅回路の利得制御に可変抵抗素子
の第５のＦＥＴを用いたものである。また、請求項６記
載の構成によれば、ゲート接地回路の利得制御に可変抵
抗素子の第９のＦＥＴを用い、差動増幅回路の利得制御
に可変抵抗素子の第４のＦＥＴを用いたものである。可
変抵抗素子として用いたＦＥＴによる利得制御を同時に
働かせることによって、回路全体の変換利得を必要な範
囲で変化することができる。しかも、利得可変範囲内に
おいて、ゲート接地回路および差動増幅回路を流れる電
流は直流的に変化しないため、３次歪特性は変換利得の
減少に伴い単調に改善される。
ば、ゲート接地回路の利得制御に可変抵抗素子の第２の
ＦＥＴを用い、差動増幅回路の利得制御に可変抵抗素子
の第５のＦＥＴを用いたものである。また、請求項６記
載の構成によれば、ゲート接地回路の利得制御に可変抵
抗素子の第９のＦＥＴを用い、差動増幅回路の利得制御
に可変抵抗素子の第４のＦＥＴを用いたものである。可
変抵抗素子として用いたＦＥＴによる利得制御を同時に
働かせることによって、回路全体の変換利得を必要な範
囲で変化することができる。しかも、利得可変範囲内に
おいて、ゲート接地回路および差動増幅回路を流れる電
流は直流的に変化しないため、３次歪特性は変換利得の
減少に伴い単調に改善される。
【００３０】請求項７記載の構成によれば、請求項１，
請求項２，請求項３，請求項４，請求項５または請求項
６記載のチューナ用半導体装置を搭載することにより、
３次歪特性が利得または変換利得の減少に伴い単調に改
善される。
請求項２，請求項３，請求項４，請求項５または請求項
６記載のチューナ用半導体装置を搭載することにより、
３次歪特性が利得または変換利得の減少に伴い単調に改
善される。
【００３１】
〔第１の実施例〕この発明の第１の実施例を図１を用い
て説明する。この実施例は請求項１に対応するものであ
る。図１はこの発明の第１の実施例のチューナ用半導体
装置の回路図である。
て説明する。この実施例は請求項１に対応するものであ
る。図１はこの発明の第１の実施例のチューナ用半導体
装置の回路図である。
【００３２】このチューナ用半導体装置は、トランジス
タＴｒ１を用いたゲート接地回路と、トランジスタＴｒ
２，トランジスタＴｒ３および定電流源１１０，１１１
を有する差動増幅回路とからなる可変利得型増幅回路で
ある。ゲート接地回路は、トランジスタＴｒ１（第１の
ＦＥＴ）のソース電極を入力端子１０１とし、ドレイン
電極を負荷１０２（第１の負荷）を介して定電圧源１０
３（第１の定電圧源）に接続し、ゲート電極を接地して
いる。トランジスタＴｒ１のソース負荷としてチョーク
コイル１０４を接続している。
タＴｒ１を用いたゲート接地回路と、トランジスタＴｒ
２，トランジスタＴｒ３および定電流源１１０，１１１
を有する差動増幅回路とからなる可変利得型増幅回路で
ある。ゲート接地回路は、トランジスタＴｒ１（第１の
ＦＥＴ）のソース電極を入力端子１０１とし、ドレイン
電極を負荷１０２（第１の負荷）を介して定電圧源１０
３（第１の定電圧源）に接続し、ゲート電極を接地して
いる。トランジスタＴｒ１のソース負荷としてチョーク
コイル１０４を接続している。
【００３３】差動増幅回路は、トランジスタＴｒ２（第
２のＦＥＴ）のドレイン電極を負荷１０６（第２の負
荷）を介して定電圧源１０５（第２の定電圧源）に接続
し、ソース電極を定電流源１１０（第１の定電流源）に
接続し、さらに、トランジスタＴｒ３（第３のＦＥＴ）
のドレイン電極を負荷１０７（第３の負荷）を介して定
電圧源１０５に接続し、ソース電極を定電流源１１１
（第２の定電流源）に接続し、トランジスタＴｒ２のソ
ース電極とトランジスタＴｒ３のソース電極との間に並
列接続したトランジスタＴｒ４（第４のＦＥＴ）および
固定抵抗１１３を接続している。
２のＦＥＴ）のドレイン電極を負荷１０６（第２の負
荷）を介して定電圧源１０５（第２の定電圧源）に接続
し、ソース電極を定電流源１１０（第１の定電流源）に
接続し、さらに、トランジスタＴｒ３（第３のＦＥＴ）
のドレイン電極を負荷１０７（第３の負荷）を介して定
電圧源１０５に接続し、ソース電極を定電流源１１１
（第２の定電流源）に接続し、トランジスタＴｒ２のソ
ース電極とトランジスタＴｒ３のソース電極との間に並
列接続したトランジスタＴｒ４（第４のＦＥＴ）および
固定抵抗１１３を接続している。
【００３４】そして、ゲート接地回路のトランジスタＴ
ｒ１のドレイン電極と差動増幅回路のトランジスタＴｒ
２のゲート電極とを接続し、トランジスタＴｒ２のゲー
ト電極とトランジスタＴｒ３のゲート電極との間に並列
接続したトランジスタＴｒ５（第５のＦＥＴ）および固
定抵抗１０８を接続している。なお、１０９，１１２は
ゲート電極端子、１１４，１１５は出力端子、１１６は
トランジスタＴｒ３のゲート電位を高周波的に接地する
ためのキャパシタである。
ｒ１のドレイン電極と差動増幅回路のトランジスタＴｒ
２のゲート電極とを接続し、トランジスタＴｒ２のゲー
ト電極とトランジスタＴｒ３のゲート電極との間に並列
接続したトランジスタＴｒ５（第５のＦＥＴ）および固
定抵抗１０８を接続している。なお、１０９，１１２は
ゲート電極端子、１１４，１１５は出力端子、１１６は
トランジスタＴｒ３のゲート電位を高周波的に接地する
ためのキャパシタである。
【００３５】なお、トランジスタＴｒ１はコンダクタン
スｇｍ＝２０ｍＳ，しきい値電圧Ｖｔｈ＝−０．４Ｖで
ある。コンダクタンスｇｍは入力インピーダンスが５０
Ωになるように決められた。トランジスタＴｒ１のソー
ス負荷は５００ｎＨのチョークコイル１０４であるため
にゲートには０ＶバイアスがかかりトランジスタＴｒ１
には常にＩｄｓｓ＝８ｍＡの電流が流れる。トランジス
タＴｒ１のドレイン負荷１０２は１ｍＨのチョークコイ
ルで３．０Ｖの定電圧源１０３に接続した。トランジス
タＴｒ２，トランジスタＴｒ３はコンダクタンスｇｍ＝
１２０ｍＳ，しきい値電圧Ｖｔｈ＝−０．４Ｖである。
２つの定電流源１１０および１１１はそれぞれ２４ｍＡ
の定電流源で、ドレイン負荷１０６，１０７はそれぞれ
１ｍＨのチョークコイルと５０Ωの抵抗を並列に接続し
たものであり、差動増幅回路の定電圧源１０５は６．０
Ｖである。なお、キャパシタ１１６は１０００ｐＦであ
る。
スｇｍ＝２０ｍＳ，しきい値電圧Ｖｔｈ＝−０．４Ｖで
ある。コンダクタンスｇｍは入力インピーダンスが５０
Ωになるように決められた。トランジスタＴｒ１のソー
ス負荷は５００ｎＨのチョークコイル１０４であるため
にゲートには０ＶバイアスがかかりトランジスタＴｒ１
には常にＩｄｓｓ＝８ｍＡの電流が流れる。トランジス
タＴｒ１のドレイン負荷１０２は１ｍＨのチョークコイ
ルで３．０Ｖの定電圧源１０３に接続した。トランジス
タＴｒ２，トランジスタＴｒ３はコンダクタンスｇｍ＝
１２０ｍＳ，しきい値電圧Ｖｔｈ＝−０．４Ｖである。
２つの定電流源１１０および１１１はそれぞれ２４ｍＡ
の定電流源で、ドレイン負荷１０６，１０７はそれぞれ
１ｍＨのチョークコイルと５０Ωの抵抗を並列に接続し
たものであり、差動増幅回路の定電圧源１０５は６．０
Ｖである。なお、キャパシタ１１６は１０００ｐＦであ
る。
【００３６】また、可変抵抗素子として用いているトラ
ンジスタＴｒ４はコンダクタンスｇｍ＝５０ｍＳでゲー
トバイアスによって２０Ω〜５００Ω範囲で可変する事
ができる。このときトランジスタＴｒ４に並列で接続し
ている固定抵抗１１３は１００Ωでありこの抵抗値によ
って可変抵抗値の上限を決定している。また同様に可変
抵抗素子として用いているトランジスタＴｒ５はコンダ
クタンスｇｍ＝７０ｍＳで１５Ω〜２００Ωの範囲で可
変できる。同様に並列に接続した固定抵抗１０８はトラ
ンジスタＴｒ５による抵抗値の可変範囲の上限を決定す
る。
ンジスタＴｒ４はコンダクタンスｇｍ＝５０ｍＳでゲー
トバイアスによって２０Ω〜５００Ω範囲で可変する事
ができる。このときトランジスタＴｒ４に並列で接続し
ている固定抵抗１１３は１００Ωでありこの抵抗値によ
って可変抵抗値の上限を決定している。また同様に可変
抵抗素子として用いているトランジスタＴｒ５はコンダ
クタンスｇｍ＝７０ｍＳで１５Ω〜２００Ωの範囲で可
変できる。同様に並列に接続した固定抵抗１０８はトラ
ンジスタＴｒ５による抵抗値の可変範囲の上限を決定す
る。
【００３７】以上のように構成された回路について、以
下その動作を説明する。この回路に於て、トランジスタ
Ｔｒ１のソース電極はチョークコイル１０４を介して接
地されているため直流的にはトランジスタＴｒ１のＩｄ
ｓｓで駆動される。これは負荷１０２を準抵抗負荷とし
てもトランジスタＴｒ１のドレインの直流バイアス電圧
は一定となる。トランジスタＴｒ１を用いたゲート接地
回路の出力負荷は、キャパシタ１１６の容量値が大きい
ために、ドレイン負荷１０２と、トランジスタＴｒ５の
チャンネル抵抗と、トランジスタＴｒ２の入力インピー
ダンスと、固定抵抗１０８の並列値で決定される。しか
しトランジスタＴｒ２の入力インピーダンスは他に比べ
十分に高く、また負荷１０２にチョークコイルなどを用
いると実質的には固定抵抗１０８とトランジスタＴｒ５
のチャンネル抵抗値の並列値で決定される。このためト
ランジスタＴｒ５のゲート電極端子１０９に与える電位
を変えることによって出力負荷を可変する事ができ、ゲ
ート接地回路の利得を可変する事ができる。この場合ト
ランジスタＴｒ１のドレイン電位をＶｄ１，トランジス
タＴｒ１のしきい値電圧Ｖｔｈを−０．６Ｖ，ショット
キーゲートのポテンシャル障壁の高さをＶｂとし、ゲー
ト電極端子１０９の電位をＶｄ１−Ｖｔｈとすればトラ
ンジスタＴｒ５のチャンネル抵抗は５００Ω程度とな
り、またゲート電極端子１０９の電位をＶｄ１＋Ｖｂと
すればトランジスタＴｒ５のチャンネル抵抗を１０Ω程
度にできる。
下その動作を説明する。この回路に於て、トランジスタ
Ｔｒ１のソース電極はチョークコイル１０４を介して接
地されているため直流的にはトランジスタＴｒ１のＩｄ
ｓｓで駆動される。これは負荷１０２を準抵抗負荷とし
てもトランジスタＴｒ１のドレインの直流バイアス電圧
は一定となる。トランジスタＴｒ１を用いたゲート接地
回路の出力負荷は、キャパシタ１１６の容量値が大きい
ために、ドレイン負荷１０２と、トランジスタＴｒ５の
チャンネル抵抗と、トランジスタＴｒ２の入力インピー
ダンスと、固定抵抗１０８の並列値で決定される。しか
しトランジスタＴｒ２の入力インピーダンスは他に比べ
十分に高く、また負荷１０２にチョークコイルなどを用
いると実質的には固定抵抗１０８とトランジスタＴｒ５
のチャンネル抵抗値の並列値で決定される。このためト
ランジスタＴｒ５のゲート電極端子１０９に与える電位
を変えることによって出力負荷を可変する事ができ、ゲ
ート接地回路の利得を可変する事ができる。この場合ト
ランジスタＴｒ１のドレイン電位をＶｄ１，トランジス
タＴｒ１のしきい値電圧Ｖｔｈを−０．６Ｖ，ショット
キーゲートのポテンシャル障壁の高さをＶｂとし、ゲー
ト電極端子１０９の電位をＶｄ１−Ｖｔｈとすればトラ
ンジスタＴｒ５のチャンネル抵抗は５００Ω程度とな
り、またゲート電極端子１０９の電位をＶｄ１＋Ｖｂと
すればトランジスタＴｒ５のチャンネル抵抗を１０Ω程
度にできる。
【００３８】差動増幅回路ではトランジスタＴｒ２とト
ランジスタＴｒ３のソース電極をトランジスタＴｒ４の
ソースとドレインで接続し、トランジスタＴｒ５の場合
と同様に、トランジスタＴｒ４のチャンネル抵抗をゲー
ト電極端子１１２に与える電位で可変する。トランジス
タＴｒ４のチャンネル抵抗が低い場合には、トランジス
タＴｒ２とトランジスタＴｒ３のそれぞれのソース電位
は同電位で差動増幅回路の最大利得で動作する。トラン
ジスタＴｒ４のチャンネル抵抗が高い場合にはトランジ
スタＴｒ３のソース電位とトランジスタＴｒ２のソース
電位に差が生じ、トランジスタＴｒ２のゲート電極の高
周波信号入力に対しトランジスタＴｒ２のソース電位が
同相で変化し負の帰還がかかり差動増幅回路の利得が減
少する。
ランジスタＴｒ３のソース電極をトランジスタＴｒ４の
ソースとドレインで接続し、トランジスタＴｒ５の場合
と同様に、トランジスタＴｒ４のチャンネル抵抗をゲー
ト電極端子１１２に与える電位で可変する。トランジス
タＴｒ４のチャンネル抵抗が低い場合には、トランジス
タＴｒ２とトランジスタＴｒ３のそれぞれのソース電位
は同電位で差動増幅回路の最大利得で動作する。トラン
ジスタＴｒ４のチャンネル抵抗が高い場合にはトランジ
スタＴｒ３のソース電位とトランジスタＴｒ２のソース
電位に差が生じ、トランジスタＴｒ２のゲート電極の高
周波信号入力に対しトランジスタＴｒ２のソース電位が
同相で変化し負の帰還がかかり差動増幅回路の利得が減
少する。
【００３９】この回路全体の利得は、ゲート接地回路の
利得と差動増幅回路の利得の和であり、ゲート接地回路
の利得がトランジスタＴｒ５と固定抵抗１０８の並列値
に比例するため固定抵抗１０８の抵抗値によって決定さ
れる上限値、即ちトランジスタＴｒ５がＯＦＦの状態の
とき最大で、トランジスタＴｒ５が最も低い抵抗値のと
き利得は最小となる。一方、差動増幅回路においてはト
ランジスタＴｒ４と固定抵抗１１３の並列値の最小の時
すなわちトランジスタＴｒ４がＯＮのときに利得は最大
となり、固定抵抗１１３で決定される最大値のとき即ち
トランジスタＴｒ４がＯＦＦのときに利得は最小とな
る。従って、トランジスタＴｒ５がＯＦＦでしかもトラ
ンジスタＴｒ４がＯＮのとき回路全体の利得が最大利得
となり、トランジスタＴｒ５がＯＮでトランジスタＴｒ
４がＯＦＦのとき最小利得となり、この最大利得と最小
利得の範囲内で利得を可変することができる。
利得と差動増幅回路の利得の和であり、ゲート接地回路
の利得がトランジスタＴｒ５と固定抵抗１０８の並列値
に比例するため固定抵抗１０８の抵抗値によって決定さ
れる上限値、即ちトランジスタＴｒ５がＯＦＦの状態の
とき最大で、トランジスタＴｒ５が最も低い抵抗値のと
き利得は最小となる。一方、差動増幅回路においてはト
ランジスタＴｒ４と固定抵抗１１３の並列値の最小の時
すなわちトランジスタＴｒ４がＯＮのときに利得は最大
となり、固定抵抗１１３で決定される最大値のとき即ち
トランジスタＴｒ４がＯＦＦのときに利得は最小とな
る。従って、トランジスタＴｒ５がＯＦＦでしかもトラ
ンジスタＴｒ４がＯＮのとき回路全体の利得が最大利得
となり、トランジスタＴｒ５がＯＮでトランジスタＴｒ
４がＯＦＦのとき最小利得となり、この最大利得と最小
利得の範囲内で利得を可変することができる。
【００４０】以上にようにこの実施例によれば、ゲート
接地回路および差動増幅回路のそれぞれの利得制御を同
時に働かせることにより回路全体の利得をチューナ回路
に必要な範囲で可変する事ができる。しかも上記利得可
変範囲では、ゲート接地回路および差動増幅回路を流れ
る電流は直流的に変化せず、そのためにトランジスタＴ
ｒ１，トランジスタＴｒ２およびトランジスタＴｒ３の
動作点が一定であり、入力インピーダンスはまったく変
化しない。これは回路の３次歪特性に於いても重要なこ
とで、従来技術のデュアルゲートＦＥＴを用いた場合の
ように、ＦＥＴの動作点が利得可変範囲で非線形領域に
入ることが無い。従って、３次歪特性は利得減少変化に
ともない単調に改善される。
接地回路および差動増幅回路のそれぞれの利得制御を同
時に働かせることにより回路全体の利得をチューナ回路
に必要な範囲で可変する事ができる。しかも上記利得可
変範囲では、ゲート接地回路および差動増幅回路を流れ
る電流は直流的に変化せず、そのためにトランジスタＴ
ｒ１，トランジスタＴｒ２およびトランジスタＴｒ３の
動作点が一定であり、入力インピーダンスはまったく変
化しない。これは回路の３次歪特性に於いても重要なこ
とで、従来技術のデュアルゲートＦＥＴを用いた場合の
ように、ＦＥＴの動作点が利得可変範囲で非線形領域に
入ることが無い。従って、３次歪特性は利得減少変化に
ともない単調に改善される。
【００４１】〔第２の実施例〕この発明の第２の実施例
を図２を用いて説明する。この実施例は請求項２に対応
するものである。図２はこの発明の第２の実施例のチュ
ーナ用半導体装置の回路図である。このチューナ用半導
体装置は、トランジスタＴｒ６を用いたゲート接地回路
と、トランジスタＴｒ８，トランジスタＴｒ９および定
電流源２１０を有する差動増幅回路とからなる可変利得
型増幅回路である。
を図２を用いて説明する。この実施例は請求項２に対応
するものである。図２はこの発明の第２の実施例のチュ
ーナ用半導体装置の回路図である。このチューナ用半導
体装置は、トランジスタＴｒ６を用いたゲート接地回路
と、トランジスタＴｒ８，トランジスタＴｒ９および定
電流源２１０を有する差動増幅回路とからなる可変利得
型増幅回路である。
【００４２】ゲート接地回路は、トランジスタＴｒ６
（第１のＦＥＴ）のソース電極を入力端子２０１とし、
ドレイン電極を負荷２０３（第１の負荷）を介して定電
圧源２０２（第１の定電圧源）に接続し、さらに、トラ
ンジスタＴｒ７（第２のＦＥＴ）を負荷２０３に並列に
接続し、トランジスタＴｒ６のゲート電極を接地してい
る。トランジスタＴｒ６のソース負荷としてチョークコ
イル２１５を接続している。
（第１のＦＥＴ）のソース電極を入力端子２０１とし、
ドレイン電極を負荷２０３（第１の負荷）を介して定電
圧源２０２（第１の定電圧源）に接続し、さらに、トラ
ンジスタＴｒ７（第２のＦＥＴ）を負荷２０３に並列に
接続し、トランジスタＴｒ６のゲート電極を接地してい
る。トランジスタＴｒ６のソース負荷としてチョークコ
イル２１５を接続している。
【００４３】差動増幅回路は、トランジスタＴｒ８（第
３のＦＥＴ）のドレイン電極を負荷２０４（第２の負
荷）を介して定電圧源２０５（第２の定電圧源）に接続
し、ソース電極を定電流源２１０に接続し、さらに、ト
ランジスタＴｒ９（第４のＦＥＴ）のドレイン電極を負
荷２０６（第３の負荷）を介して定電圧源２０５に接続
し、ソース電極を定電流源２１０に接続し、トランジス
タＴｒ８のドレイン電極とトランジスタＴｒ９のドレイ
ン電極との間に並列接続したトランジスタＴｒ１０（第
５のＦＥＴ）および固定抵抗２０７を接続している。
３のＦＥＴ）のドレイン電極を負荷２０４（第２の負
荷）を介して定電圧源２０５（第２の定電圧源）に接続
し、ソース電極を定電流源２１０に接続し、さらに、ト
ランジスタＴｒ９（第４のＦＥＴ）のドレイン電極を負
荷２０６（第３の負荷）を介して定電圧源２０５に接続
し、ソース電極を定電流源２１０に接続し、トランジス
タＴｒ８のドレイン電極とトランジスタＴｒ９のドレイ
ン電極との間に並列接続したトランジスタＴｒ１０（第
５のＦＥＴ）および固定抵抗２０７を接続している。
【００４４】そして、ゲート接地回路のトランジスタＴ
ｒ６のドレイン電極と差動増幅回路のトランジスタＴｒ
８のゲート電極とを接続し、トランジスタＴｒ８のゲー
ト電極とトランジスタＴｒ９のゲート電極との間に負荷
２０８（第４の負荷）を接続している。なお、２１１，
２１４はゲート電極端子、２１２，２１３は出力端子、
２０９はトランジスタＴｒ９のゲート電位を高周波的に
接地するためのキャパシタである。
ｒ６のドレイン電極と差動増幅回路のトランジスタＴｒ
８のゲート電極とを接続し、トランジスタＴｒ８のゲー
ト電極とトランジスタＴｒ９のゲート電極との間に負荷
２０８（第４の負荷）を接続している。なお、２１１，
２１４はゲート電極端子、２１２，２１３は出力端子、
２０９はトランジスタＴｒ９のゲート電位を高周波的に
接地するためのキャパシタである。
【００４５】なお、トランジスタＴｒ６はコンダクタン
スｇｍ＝２０ｍＳ，しきい値電圧Ｖｔｈ＝−０．４Ｖで
ある。コンダクタンスｇｍは入力インピーダンスが５０
Ωになるように決められた。トランジスタＴｒ６のソー
ス負荷は５００ｍＨのチョークコイル２１５であるため
にゲートには０ＶバイアスがかかりトランジスタＴｒ６
には常にＩｄｓｓ＝８ｍＡの電流が流れる。トランジス
タＴｒ６のドレイン負荷は、１ｍＨのチョークコイルお
よび１ＫΩの固定抵抗を並列接続した負荷２０３と可変
抵抗素子のトランジスタＴｒ７とを並列に接続したもの
で構成され、トランジスタＴｒ６はこのドレイン負荷を
介して３．０Ｖの定電圧源２０２に接続した。トランジ
スタＴｒ８，Ｔｒ９はコンダクタンスｇｍ＝１２０ｍ
Ｓ，しきい値電圧Ｖｔｈ＝−０．４Ｖである。定電流源
２１０は４８ｍＡの定電流源で、ドレイン負荷２０４，
２０６はそれぞれ１ｍＨのチョークコイルと５０Ωの抵
抗とを並列に接続したものであり、差動増幅回路の定電
圧源２０５は６．０Ｖである。トランジスタＴｒ８，Ｔ
ｒ９のそれぞれのドレインは可変抵抗素子のトランジス
タＴｒ１０と固定抵抗２０７の並列接続を介して接続さ
れている。また固定抵抗２０７は１０ＫΩ、キャパシタ
２０９は１０００ｐＦである。
スｇｍ＝２０ｍＳ，しきい値電圧Ｖｔｈ＝−０．４Ｖで
ある。コンダクタンスｇｍは入力インピーダンスが５０
Ωになるように決められた。トランジスタＴｒ６のソー
ス負荷は５００ｍＨのチョークコイル２１５であるため
にゲートには０ＶバイアスがかかりトランジスタＴｒ６
には常にＩｄｓｓ＝８ｍＡの電流が流れる。トランジス
タＴｒ６のドレイン負荷は、１ｍＨのチョークコイルお
よび１ＫΩの固定抵抗を並列接続した負荷２０３と可変
抵抗素子のトランジスタＴｒ７とを並列に接続したもの
で構成され、トランジスタＴｒ６はこのドレイン負荷を
介して３．０Ｖの定電圧源２０２に接続した。トランジ
スタＴｒ８，Ｔｒ９はコンダクタンスｇｍ＝１２０ｍ
Ｓ，しきい値電圧Ｖｔｈ＝−０．４Ｖである。定電流源
２１０は４８ｍＡの定電流源で、ドレイン負荷２０４，
２０６はそれぞれ１ｍＨのチョークコイルと５０Ωの抵
抗とを並列に接続したものであり、差動増幅回路の定電
圧源２０５は６．０Ｖである。トランジスタＴｒ８，Ｔ
ｒ９のそれぞれのドレインは可変抵抗素子のトランジス
タＴｒ１０と固定抵抗２０７の並列接続を介して接続さ
れている。また固定抵抗２０７は１０ＫΩ、キャパシタ
２０９は１０００ｐＦである。
【００４６】可変抵抗素子として用いているトランジス
タＴｒ７はコンダクタンスｇｍ＝５０ｍＳでゲートバイ
アスによって２０Ω〜５００Ω範囲で可変する事ができ
る。このときトランジスタＴｒ７と並列に接続している
負荷２０３の１ＫΩの固定抵抗２０２によって可変抵抗
値の上限を決定している。また同様に可変抵抗素子とし
て用いているトランジスタＴｒ１０はコンダクタンスｇ
ｍ＝７０ｍＳで１５Ω〜２００Ωの範囲で可変できる。
同様に並列に接続した固定抵抗２０７はトランジスタＴ
ｒ１０による抵抗値の可変範囲の上限を決定する。
タＴｒ７はコンダクタンスｇｍ＝５０ｍＳでゲートバイ
アスによって２０Ω〜５００Ω範囲で可変する事ができ
る。このときトランジスタＴｒ７と並列に接続している
負荷２０３の１ＫΩの固定抵抗２０２によって可変抵抗
値の上限を決定している。また同様に可変抵抗素子とし
て用いているトランジスタＴｒ１０はコンダクタンスｇ
ｍ＝７０ｍＳで１５Ω〜２００Ωの範囲で可変できる。
同様に並列に接続した固定抵抗２０７はトランジスタＴ
ｒ１０による抵抗値の可変範囲の上限を決定する。
【００４７】第２の実施例において、回路全体の利得は
ゲート接地回路の利得と差動増幅回路の利得の和であ
り、ゲート接地回路の利得は、トランジスタＴｒ７と負
荷２０３の並列値に比例するため負荷２０３の固定抵抗
値によって決定される上限値、即ちトランジスタＴｒ７
がＯＦＦの状態のとき最大で、トランジスタＴｒ７が最
も低い抵抗値のとき利得は最小となる。一方、差動増幅
回路においては、トランジスタＴｒ１０と固定抵抗２０
７の並列値の最小の時すなわちトランジスタＴｒ１０が
ＯＮのときに利得は最大となり、固定抵抗２０７で決定
される最大値のとき即ちトランジスタＴｒ１０がＯＦＦ
のときに利得は最小となる。従ってトランジスタＴｒ７
がＯＦＦでしかもトランジスタＴｒ１０がＯＮのとき回
路全体の利得が最大利得となり、トランジスタＴｒ７が
ＯＮでトランジスタＴｒ１０がＯＦＦのとき最小利得と
なり、この最大利得と最小利得の範囲内で利得を可変す
る事ができる。
ゲート接地回路の利得と差動増幅回路の利得の和であ
り、ゲート接地回路の利得は、トランジスタＴｒ７と負
荷２０３の並列値に比例するため負荷２０３の固定抵抗
値によって決定される上限値、即ちトランジスタＴｒ７
がＯＦＦの状態のとき最大で、トランジスタＴｒ７が最
も低い抵抗値のとき利得は最小となる。一方、差動増幅
回路においては、トランジスタＴｒ１０と固定抵抗２０
７の並列値の最小の時すなわちトランジスタＴｒ１０が
ＯＮのときに利得は最大となり、固定抵抗２０７で決定
される最大値のとき即ちトランジスタＴｒ１０がＯＦＦ
のときに利得は最小となる。従ってトランジスタＴｒ７
がＯＦＦでしかもトランジスタＴｒ１０がＯＮのとき回
路全体の利得が最大利得となり、トランジスタＴｒ７が
ＯＮでトランジスタＴｒ１０がＯＦＦのとき最小利得と
なり、この最大利得と最小利得の範囲内で利得を可変す
る事ができる。
【００４８】〔第３の実施例〕この発明の第３の実施例
を図３を用いて説明する。この実施例は請求項３に対応
するものである。図３はこの発明の第３の実施例のチュ
ーナ用半導体装置の回路図である。このチューナ用半導
体装置は、トランジスタＴｒ１５を用いたゲート接地回
路と、トランジスタＴｒ１１，トランジスタＴｒ１２お
よび定電流源３１０，３１１を有する差動増幅回路とか
らなる可変利得型増幅回路である。
を図３を用いて説明する。この実施例は請求項３に対応
するものである。図３はこの発明の第３の実施例のチュ
ーナ用半導体装置の回路図である。このチューナ用半導
体装置は、トランジスタＴｒ１５を用いたゲート接地回
路と、トランジスタＴｒ１１，トランジスタＴｒ１２お
よび定電流源３１０，３１１を有する差動増幅回路とか
らなる可変利得型増幅回路である。
【００４９】ゲート接地回路は、トランジスタＴｒ１５
（第１のＦＥＴ）のソース電極を入力端子３０１とし、
ドレイン電極を負荷３０３（第１の負荷）を介して定電
圧源３０４（第１の定電圧源）に接続し、さらに、トラ
ンジスタＴｒ１３（第２のＦＥＴ）を負荷３０３に並列
に接続し、トランジスタＴｒ１５のゲート電極を接地し
ている。トランジスタＴｒ１５のソース負荷としてチョ
ークコイル３０２を接続している。
（第１のＦＥＴ）のソース電極を入力端子３０１とし、
ドレイン電極を負荷３０３（第１の負荷）を介して定電
圧源３０４（第１の定電圧源）に接続し、さらに、トラ
ンジスタＴｒ１３（第２のＦＥＴ）を負荷３０３に並列
に接続し、トランジスタＴｒ１５のゲート電極を接地し
ている。トランジスタＴｒ１５のソース負荷としてチョ
ークコイル３０２を接続している。
【００５０】差動増幅回路は、トランジスタＴｒ１１
（第３のＦＥＴ）のドレイン電極を負荷３０６（第２の
負荷）を介して定電圧源３０５（第２の定電圧源）に接
続し、ソース電極を定電流源３１０（第１の定電流源）
に接続し、さらに、トランジスタＴｒ１２（第４のＦＥ
Ｔ）のドレイン電極を負荷３０７（第３の負荷）を介し
て定電圧源３０５に接続し、ソース電極を定電流源３１
１（第２の定電流源）に接続し、トランジスタＴｒ１１
のソース電極とトランジスタＴｒ１２のソース電極との
間に並列接続したトランジスタＴｒ１４（第５のＦＥ
Ｔ）および固定抵抗３０９を接続している。
（第３のＦＥＴ）のドレイン電極を負荷３０６（第２の
負荷）を介して定電圧源３０５（第２の定電圧源）に接
続し、ソース電極を定電流源３１０（第１の定電流源）
に接続し、さらに、トランジスタＴｒ１２（第４のＦＥ
Ｔ）のドレイン電極を負荷３０７（第３の負荷）を介し
て定電圧源３０５に接続し、ソース電極を定電流源３１
１（第２の定電流源）に接続し、トランジスタＴｒ１１
のソース電極とトランジスタＴｒ１２のソース電極との
間に並列接続したトランジスタＴｒ１４（第５のＦＥ
Ｔ）および固定抵抗３０９を接続している。
【００５１】そして、ゲート接地回路のトランジスタＴ
ｒ１５のドレイン電極と差動増幅回路のトランジスタＴ
ｒ１１のゲート電極とを接続し、トランジスタＴｒ１１
のゲート電極とトランジスタＴｒ１２のゲート電極との
間に負荷３０８（第４の負荷）を接続している。なお、
３１５，３１６はゲート電極端子、３１３，３１４は出
力端子、３１２はトランジスタＴｒ２４のゲート電位を
高周波的に接地するためのキャパシタである。
ｒ１５のドレイン電極と差動増幅回路のトランジスタＴ
ｒ１１のゲート電極とを接続し、トランジスタＴｒ１１
のゲート電極とトランジスタＴｒ１２のゲート電極との
間に負荷３０８（第４の負荷）を接続している。なお、
３１５，３１６はゲート電極端子、３１３，３１４は出
力端子、３１２はトランジスタＴｒ２４のゲート電位を
高周波的に接地するためのキャパシタである。
【００５２】なお、トランジスタＴｒ１５はコンダクタ
ンスｇｍ＝２０ｍＳ，しきい値電圧Ｖｔｈ＝−０．４Ｖ
である。コンダクタンスｇｍは入力インピーダンスが５
０Ωになるように決められた。トランジスタＴｒ１５の
ソース負荷は５００ｎＨのチョークコイル３０２である
ためにゲートには０ＶバイアスがかかりトランジスタＴ
ｒ１５には常にＩｄｓｓ＝８ｍＡの電流が流れる。トラ
ンジスタＴｒ１５のドレイン負荷は、１ｍＨのチョーク
コイルおよび１ＫΩの抵抗を並列接続した負荷３０３と
可変抵抗素子のトランジスタＴｒ１３とを並列に接続し
たもので、このトランジスタＴｒ１５のドレインはこの
ドレイン負荷を介して３．０Ｖの定電圧源３０４に接続
した。トランジスタＴｒ１１，トランジスタＴｒ１２は
コンダクタンスｇｍ＝１２０ｍＳ，しきい値電圧Ｖｔｈ
＝−０．４Ｖである。２つの定電流源３１０，３１１は
それぞれ２４ｍＡの定電流源で、ドレイン負荷３０６，
３０７はそれぞれ１ｍＨのチョークコイルと５０Ωの抵
抗とを並列に接続したものであり、差動増幅回路の定電
圧源３０５は６．０Ｖである。また固定抵抗３０８は１
０ＫΩ、キャパシタ３１２は１０００ｐＦである。
ンスｇｍ＝２０ｍＳ，しきい値電圧Ｖｔｈ＝−０．４Ｖ
である。コンダクタンスｇｍは入力インピーダンスが５
０Ωになるように決められた。トランジスタＴｒ１５の
ソース負荷は５００ｎＨのチョークコイル３０２である
ためにゲートには０ＶバイアスがかかりトランジスタＴ
ｒ１５には常にＩｄｓｓ＝８ｍＡの電流が流れる。トラ
ンジスタＴｒ１５のドレイン負荷は、１ｍＨのチョーク
コイルおよび１ＫΩの抵抗を並列接続した負荷３０３と
可変抵抗素子のトランジスタＴｒ１３とを並列に接続し
たもので、このトランジスタＴｒ１５のドレインはこの
ドレイン負荷を介して３．０Ｖの定電圧源３０４に接続
した。トランジスタＴｒ１１，トランジスタＴｒ１２は
コンダクタンスｇｍ＝１２０ｍＳ，しきい値電圧Ｖｔｈ
＝−０．４Ｖである。２つの定電流源３１０，３１１は
それぞれ２４ｍＡの定電流源で、ドレイン負荷３０６，
３０７はそれぞれ１ｍＨのチョークコイルと５０Ωの抵
抗とを並列に接続したものであり、差動増幅回路の定電
圧源３０５は６．０Ｖである。また固定抵抗３０８は１
０ＫΩ、キャパシタ３１２は１０００ｐＦである。
【００５３】可変抵抗素子として用いているトランジス
タＴｒ１３のコンダクタンスｇｍは５０ｍＳでゲートバ
イアスによって２０Ω〜５００Ω範囲で可変する事がで
きる。このときトランジスタＴｒ１３と並列に接続して
いる負荷３０３の固定抵抗は１ＫΩでありこの抵抗値に
よって可変抵抗値の上限を決定している。また同様に可
変抵抗素子として用いているトランジスタＴｒ１４はコ
ンダクタンスｇｍ＝７０ｍＳで１５Ω〜２００Ωの範囲
で可変できる。同様に並列に接続した固定抵抗３０９は
トランジスタＴｒ１４による抵抗値の可変範囲の上限を
決定する。第３の実施例において、回路全体の利得はゲ
ート接地回路の利得と差動増幅回路の利得の和であり、
ゲート接地回路の利得は、トランジスタＴｒ１３と負荷
３０３の並列値に比例するため負荷３０３の固定抵抗値
によって決定される上限値、即ちトランジスタＴｒ１３
がＯＦＦの状態のとき最大で、トランジスタＴｒ１３が
最も低い抵抗値のとき利得は最小となる。一方、差動増
幅回路においては、可変抵抗素子トランジスタＴｒ１４
と固定抵抗３０９の並列値の最小の時すなわちトランジ
スタＴｒ１４がＯＮのときに利得は最大となり、固定抵
抗３０９で決定される最大値のとき即ちトランジスタＴ
ｒ１４がＯＦＦのときに利得は最小となる。従ってトラ
ンジスタＴｒ１３がＯＦＦでしかもトランジスタＴｒ１
４がＯＮのとき回路全体の利得が最大利得となり、トラ
ンジスタＴｒ１３がＯＮでトランジスタＴｒ１４がＯＦ
Ｆのとき最小利得となり、この最大利得と最小利得の範
囲内で利得を可変する事ができる。
タＴｒ１３のコンダクタンスｇｍは５０ｍＳでゲートバ
イアスによって２０Ω〜５００Ω範囲で可変する事がで
きる。このときトランジスタＴｒ１３と並列に接続して
いる負荷３０３の固定抵抗は１ＫΩでありこの抵抗値に
よって可変抵抗値の上限を決定している。また同様に可
変抵抗素子として用いているトランジスタＴｒ１４はコ
ンダクタンスｇｍ＝７０ｍＳで１５Ω〜２００Ωの範囲
で可変できる。同様に並列に接続した固定抵抗３０９は
トランジスタＴｒ１４による抵抗値の可変範囲の上限を
決定する。第３の実施例において、回路全体の利得はゲ
ート接地回路の利得と差動増幅回路の利得の和であり、
ゲート接地回路の利得は、トランジスタＴｒ１３と負荷
３０３の並列値に比例するため負荷３０３の固定抵抗値
によって決定される上限値、即ちトランジスタＴｒ１３
がＯＦＦの状態のとき最大で、トランジスタＴｒ１３が
最も低い抵抗値のとき利得は最小となる。一方、差動増
幅回路においては、可変抵抗素子トランジスタＴｒ１４
と固定抵抗３０９の並列値の最小の時すなわちトランジ
スタＴｒ１４がＯＮのときに利得は最大となり、固定抵
抗３０９で決定される最大値のとき即ちトランジスタＴ
ｒ１４がＯＦＦのときに利得は最小となる。従ってトラ
ンジスタＴｒ１３がＯＦＦでしかもトランジスタＴｒ１
４がＯＮのとき回路全体の利得が最大利得となり、トラ
ンジスタＴｒ１３がＯＮでトランジスタＴｒ１４がＯＦ
Ｆのとき最小利得となり、この最大利得と最小利得の範
囲内で利得を可変する事ができる。
【００５４】以上の第１〜第３の実施例で説明した可変
利得型増幅回路であるチューナ用半導体装置の特性につ
いて、図４を参照しながら説明する。図４は利得に対す
る３次歪の抑圧比と雑音指数の実測値である。同図にお
いて横軸は増幅回路の利得（ｄＢ）で、縦軸は３次歪の
抑圧比（ｄＢｃ）と雑音指数（ｄＢ）である。図中の実
線４０１，４０４はそれぞれ第１の実施例における３次
歪の抑圧比，雑音指数の実測値であり、破線４０２，４
０５はそれぞれ第２の実施例における３次歪の抑圧比，
雑音指数の実測値であり、一点鎖線４０３，４０６はそ
れぞれ第２の実施例における３次歪の抑圧比，雑音指数
の実測値である。それぞれの実施例によって、３次歪の
抑圧比および雑音指数において若干の差がでているが、
これらの差は測定評価基板によるものと考えられる。
利得型増幅回路であるチューナ用半導体装置の特性につ
いて、図４を参照しながら説明する。図４は利得に対す
る３次歪の抑圧比と雑音指数の実測値である。同図にお
いて横軸は増幅回路の利得（ｄＢ）で、縦軸は３次歪の
抑圧比（ｄＢｃ）と雑音指数（ｄＢ）である。図中の実
線４０１，４０４はそれぞれ第１の実施例における３次
歪の抑圧比，雑音指数の実測値であり、破線４０２，４
０５はそれぞれ第２の実施例における３次歪の抑圧比，
雑音指数の実測値であり、一点鎖線４０３，４０６はそ
れぞれ第２の実施例における３次歪の抑圧比，雑音指数
の実測値である。それぞれの実施例によって、３次歪の
抑圧比および雑音指数において若干の差がでているが、
これらの差は測定評価基板によるものと考えられる。
【００５５】それぞれの増幅回路の最大利得は１４．２
〜１４．８ｄＢで、このときの３次歪の抑圧比は３１〜
３２ｄＢｃでかつ雑音指数は２．５〜３．０ｄＢであっ
た。また最小の利得は−５．０〜−４．８ｄＢでこのと
き３次歪の抑圧比は６４．５〜６６．５ｄＢｃであり雑
音指数は１８．０〜１８．５ｄＢであった。特に利得が
約５〜１５ｄＢの範囲では利得の減少に対し３次歪は約
３倍の傾きで直線的に減少している。
〜１４．８ｄＢで、このときの３次歪の抑圧比は３１〜
３２ｄＢｃでかつ雑音指数は２．５〜３．０ｄＢであっ
た。また最小の利得は−５．０〜−４．８ｄＢでこのと
き３次歪の抑圧比は６４．５〜６６．５ｄＢｃであり雑
音指数は１８．０〜１８．５ｄＢであった。特に利得が
約５〜１５ｄＢの範囲では利得の減少に対し３次歪は約
３倍の傾きで直線的に減少している。
【００５６】この様に利得の減少に対し３次歪が直線的
に改善する回路をＴＶチューナの可変利得増幅回路に用
いれば、過大入力時に利得を下げると同時に３次歪も同
時に改善されるため、出力信号の飽和を防ぐたけでな
く、多チャンネルのＴＶチューナに必要な混変調も防ぐ
ことができる。このためこの発明による第１〜第３の実
施例のチューナ用半導体装置がＴＶチューナの可変利得
増幅回路として適したものであることが分かる。
に改善する回路をＴＶチューナの可変利得増幅回路に用
いれば、過大入力時に利得を下げると同時に３次歪も同
時に改善されるため、出力信号の飽和を防ぐたけでな
く、多チャンネルのＴＶチューナに必要な混変調も防ぐ
ことができる。このためこの発明による第１〜第３の実
施例のチューナ用半導体装置がＴＶチューナの可変利得
増幅回路として適したものであることが分かる。
【００５７】〔第４の実施例〕この発明の第４の実施例
を図５を用いて説明する。この実施例は請求項４に対応
するものである。図５はこの発明の第４の実施例のチュ
ーナ用半導体装置の回路図である。このチューナ用半導
体装置は、トランジスタＴｒ２７を用いたゲート接地回
路と、トランジスタＴｒ２２，Ｔｒ２３および定電流源
としてトランジスタＴｒ２５，Ｔｒ２６を有する差動増
幅回路であるＲＦバッファ回路と、ダブルバランスドミ
キサ回路とを接続した可変変換利得型ミキサ回路であ
る。
を図５を用いて説明する。この実施例は請求項４に対応
するものである。図５はこの発明の第４の実施例のチュ
ーナ用半導体装置の回路図である。このチューナ用半導
体装置は、トランジスタＴｒ２７を用いたゲート接地回
路と、トランジスタＴｒ２２，Ｔｒ２３および定電流源
としてトランジスタＴｒ２５，Ｔｒ２６を有する差動増
幅回路であるＲＦバッファ回路と、ダブルバランスドミ
キサ回路とを接続した可変変換利得型ミキサ回路であ
る。
【００５８】ゲート接地回路は、トランジスタＴｒ２７
（第１のＦＥＴ）のソース電極をＲＦ入力端子５１４
（入力端子）とし、トランジスタＴｒ２７のドレイン電
極を並列接続した抵抗負荷５０２およびコイル５０３
（第１の負荷）を介して定電圧源５１８に接続し、可変
抵抗素子として用いるトランジスタＴｒ１７（第２のＦ
ＥＴ）を第１の負荷（５０２，５０３）に並列に接続
し、トランジスタＴｒ２７のゲート電極を接地してい
る。５０１はコイルで、トランジスタＴｒ１６はゲート
接地回路のアクティブ負荷であり、トランジスタＴｒ１
７，抵抗負荷５０２およびコイル５０３の並列負荷をア
クティブ負荷であるトランジスタＴｒ１６に直列に接続
することによってゲート接地回路の負荷可変によって利
得可変を行った。なお、５１５は可変抵抗素子として用
いているトランジスタＴｒ１７のＡＧＣ端子である。
（第１のＦＥＴ）のソース電極をＲＦ入力端子５１４
（入力端子）とし、トランジスタＴｒ２７のドレイン電
極を並列接続した抵抗負荷５０２およびコイル５０３
（第１の負荷）を介して定電圧源５１８に接続し、可変
抵抗素子として用いるトランジスタＴｒ１７（第２のＦ
ＥＴ）を第１の負荷（５０２，５０３）に並列に接続
し、トランジスタＴｒ２７のゲート電極を接地してい
る。５０１はコイルで、トランジスタＴｒ１６はゲート
接地回路のアクティブ負荷であり、トランジスタＴｒ１
７，抵抗負荷５０２およびコイル５０３の並列負荷をア
クティブ負荷であるトランジスタＴｒ１６に直列に接続
することによってゲート接地回路の負荷可変によって利
得可変を行った。なお、５１５は可変抵抗素子として用
いているトランジスタＴｒ１７のＡＧＣ端子である。
【００５９】ＲＦバッファ回路は、トランジスタＴｒ２
２（第３のＦＥＴ）のソース電極をトランジスタＴｒ２
５（第１の定電流源）に接続し、トランジスタＴｒ２３
（第４のＦＥＴ）のソース電極をトランジスタＴｒ２６
（第２の定電流源）に接続し、トランジスタＴｒ２２の
ソース電極とトランジスタＴｒ２３のソース電極との間
に並列接続したトランジスタＴｒ２４（第５のＦＥＴ）
および固定抵抗５１１を接続した差動増幅回路である。
トランジスタＴｒ２４は可変抵抗素子として用いられ、
トランジスタＴｒ２４と並列に接続される固定抵抗５１
１は、トランジスタＴｒ２４の抵抗値の上限を決定して
いる。
２（第３のＦＥＴ）のソース電極をトランジスタＴｒ２
５（第１の定電流源）に接続し、トランジスタＴｒ２３
（第４のＦＥＴ）のソース電極をトランジスタＴｒ２６
（第２の定電流源）に接続し、トランジスタＴｒ２２の
ソース電極とトランジスタＴｒ２３のソース電極との間
に並列接続したトランジスタＴｒ２４（第５のＦＥＴ）
および固定抵抗５１１を接続した差動増幅回路である。
トランジスタＴｒ２４は可変抵抗素子として用いられ、
トランジスタＴｒ２４と並列に接続される固定抵抗５１
１は、トランジスタＴｒ２４の抵抗値の上限を決定して
いる。
【００６０】ダブルバランスドミキサ回路は、トランジ
スタＴｒ１８（第６のＦＥＴ）のドレイン電極とトラン
ジスタＴｒ１９（第７のＦＥＴ）のドレイン電極とを定
電圧源５１８に接続し、トランジスタＴｒ２０（第８の
ＦＥＴ）のドレイン電極とトランジスタＴｒ２１（第９
のＦＥＴ）のドレイン電極とを並列接続したコイル５０
７，抵抗５０８，キャパシタ５０９からなるドレイン負
荷（第２の負荷）を介して定電圧源５１８に接続し、ト
ランジスタＴｒ１８のソース電極とトランジスタＴｒ２
０のソース電極とを接続し、トランジスタＴｒ１９のソ
ース電極とトランジスタＴｒ２１のソース電極とを接続
し、トランジスタＴｒ１８のゲート電極とトランジスタ
Ｔｒ２１のゲート電極とを局部発振信号の第１の入力端
子５１６とし、トランジスタＴｒ１９のゲート電極とト
ランジスタＴｒ２０のゲート電極とを局部発振信号の第
２の入力端子５１７としている。なお、ドレイン負荷で
あるコイル５０７，抵抗５０８，キャパシタ５０９の並
列接続によってＬＣ共振回路構成し、ＩＦ周波数に同調
している。この実施例の場合は４００ＭＨｚに共振する
様にパラメータが設定されている。なお、５１９はＩＦ
出力端子である。
スタＴｒ１８（第６のＦＥＴ）のドレイン電極とトラン
ジスタＴｒ１９（第７のＦＥＴ）のドレイン電極とを定
電圧源５１８に接続し、トランジスタＴｒ２０（第８の
ＦＥＴ）のドレイン電極とトランジスタＴｒ２１（第９
のＦＥＴ）のドレイン電極とを並列接続したコイル５０
７，抵抗５０８，キャパシタ５０９からなるドレイン負
荷（第２の負荷）を介して定電圧源５１８に接続し、ト
ランジスタＴｒ１８のソース電極とトランジスタＴｒ２
０のソース電極とを接続し、トランジスタＴｒ１９のソ
ース電極とトランジスタＴｒ２１のソース電極とを接続
し、トランジスタＴｒ１８のゲート電極とトランジスタ
Ｔｒ２１のゲート電極とを局部発振信号の第１の入力端
子５１６とし、トランジスタＴｒ１９のゲート電極とト
ランジスタＴｒ２０のゲート電極とを局部発振信号の第
２の入力端子５１７としている。なお、ドレイン負荷で
あるコイル５０７，抵抗５０８，キャパシタ５０９の並
列接続によってＬＣ共振回路構成し、ＩＦ周波数に同調
している。この実施例の場合は４００ＭＨｚに共振する
様にパラメータが設定されている。なお、５１９はＩＦ
出力端子である。
【００６１】そして、トランジスタＴｒ２２のゲート電
極とトランジスタＴｒ２３のゲート電極との間に固定抵
抗５１０（第３の負荷）を接続し、ダブルバランスドミ
キサ回路とＲＦバッファ回路との接続は、トランジスタ
Ｔｒ１８，２０のソース電極とトランジスタＴｒ２２の
ドレイン電極とを接続し、トランジスタＴｒ１９，２１
のソース電極とトランジスタＴｒ２３のドレイン電極と
を接続している。また、ゲート接地回路と差動増幅回路
を接続するキャパシタ５０５は、トランジスタＴｒ２７
のドレインに接続されているコイル５０３とによってピ
ーキング回路を形成し、ゲート接地回路の高利得時の周
波数特性の改善を図っている。
極とトランジスタＴｒ２３のゲート電極との間に固定抵
抗５１０（第３の負荷）を接続し、ダブルバランスドミ
キサ回路とＲＦバッファ回路との接続は、トランジスタ
Ｔｒ１８，２０のソース電極とトランジスタＴｒ２２の
ドレイン電極とを接続し、トランジスタＴｒ１９，２１
のソース電極とトランジスタＴｒ２３のドレイン電極と
を接続している。また、ゲート接地回路と差動増幅回路
を接続するキャパシタ５０５は、トランジスタＴｒ２７
のドレインに接続されているコイル５０３とによってピ
ーキング回路を形成し、ゲート接地回路の高利得時の周
波数特性の改善を図っている。
【００６２】〔第５の実施例〕この発明の第５の実施例
を図６を用いて説明する。この実施例は請求項５に対応
するものである。図６はこの発明の第５の実施例のチュ
ーナ用半導体装置の回路図である。このチューナ用半導
体装置は、トランジスタＴｒ３８を用いたゲート接地回
路と、トランジスタＴｒ３４，Ｔｒ３５および定電流源
としてトランジスタＴｒ３７を有する差動増幅回路であ
るＲＦバッファ回路と、ダブルバランスドミキサ回路と
を接続した可変変換利得型ミキサ回路である。
を図６を用いて説明する。この実施例は請求項５に対応
するものである。図６はこの発明の第５の実施例のチュ
ーナ用半導体装置の回路図である。このチューナ用半導
体装置は、トランジスタＴｒ３８を用いたゲート接地回
路と、トランジスタＴｒ３４，Ｔｒ３５および定電流源
としてトランジスタＴｒ３７を有する差動増幅回路であ
るＲＦバッファ回路と、ダブルバランスドミキサ回路と
を接続した可変変換利得型ミキサ回路である。
【００６３】ゲート接地回路は、第４の実施例と同様、
トランジスタＴｒ３８（第１のＦＥＴ）のソース電極を
ＲＦ入力端子６０５（入力端子）とし、トランジスタＴ
ｒ３８のドレイン電極を並列接続した抵抗負荷６０６お
よびコイル６０７（第１の負荷）を介して定電圧源６１
８に接続し、可変抵抗素子として用いるトランジスタＴ
ｒ２９（第２のＦＥＴ）を第１の負荷（６０６，６０
７）に並列に接続し、トランジスタＴｒ３８のゲート電
極を接地している。６０１はコイルで、トランジスタＴ
ｒ２８はゲート接地回路のアクティブ負荷であり、トラ
ンジスタＴｒ２９，抵抗負荷６０６およびコイル６０７
の並列負荷をアクティブ負荷であるトランジスタＴｒ２
８に直列に接続することによってゲート接地回路の負荷
可変によって利得可変を行った。なお、６０４は可変抵
抗素子として用いているトランジスタＴｒ２９のＡＧＣ
端子である。
トランジスタＴｒ３８（第１のＦＥＴ）のソース電極を
ＲＦ入力端子６０５（入力端子）とし、トランジスタＴ
ｒ３８のドレイン電極を並列接続した抵抗負荷６０６お
よびコイル６０７（第１の負荷）を介して定電圧源６１
８に接続し、可変抵抗素子として用いるトランジスタＴ
ｒ２９（第２のＦＥＴ）を第１の負荷（６０６，６０
７）に並列に接続し、トランジスタＴｒ３８のゲート電
極を接地している。６０１はコイルで、トランジスタＴ
ｒ２８はゲート接地回路のアクティブ負荷であり、トラ
ンジスタＴｒ２９，抵抗負荷６０６およびコイル６０７
の並列負荷をアクティブ負荷であるトランジスタＴｒ２
８に直列に接続することによってゲート接地回路の負荷
可変によって利得可変を行った。なお、６０４は可変抵
抗素子として用いているトランジスタＴｒ２９のＡＧＣ
端子である。
【００６４】ＲＦバッファ回路は、トランジスタＴｒ３
４（第３のＦＥＴ）のソース電極とトランジスタＴｒ３
５（第４のＦＥＴ）のソース電極をトランジスタＴｒ３
７（定電流源）に接続し、トランジスタＴｒ３４のドレ
イン電極とトランジスタＴｒ３５のドレイン電極との間
に並列接続したトランジスタＴｒ３６（第５のＦＥＴ）
および固定抵抗６１２を接続した差動増幅回路である。
トランジスタＴｒ３６は可変抵抗素子として用いられ、
トランジスタＴｒ３６と並列に接続される固定抵抗６１
２は、トランジスタＴｒ３６の抵抗値の上限を決定して
いる。
４（第３のＦＥＴ）のソース電極とトランジスタＴｒ３
５（第４のＦＥＴ）のソース電極をトランジスタＴｒ３
７（定電流源）に接続し、トランジスタＴｒ３４のドレ
イン電極とトランジスタＴｒ３５のドレイン電極との間
に並列接続したトランジスタＴｒ３６（第５のＦＥＴ）
および固定抵抗６１２を接続した差動増幅回路である。
トランジスタＴｒ３６は可変抵抗素子として用いられ、
トランジスタＴｒ３６と並列に接続される固定抵抗６１
２は、トランジスタＴｒ３６の抵抗値の上限を決定して
いる。
【００６５】ダブルバランスドミキサ回路は、第４の実
施例と同様、トランジスタＴｒ３０（第６のＦＥＴ）の
ドレイン電極とトランジスタＴｒ３１（第７のＦＥＴ）
のドレイン電極とを定電圧源５１８に接続し、トランジ
スタＴｒ３２（第８のＦＥＴ）のドレイン電極とトラン
ジスタＴｒ３３（第９のＦＥＴ）のドレイン電極とを並
列接続したコイル６０９，抵抗６１０，キャパシタ６１
１からなるドレイン負荷（第２の負荷）を介して定電圧
源６１８に接続し、トランジスタＴｒ３０のソース電極
とトランジスタＴｒ３２のソース電極とを接続し、トラ
ンジスタＴｒ３１のソース電極とトランジスタＴｒ３３
のソース電極とを接続し、トランジスタＴｒ３０のゲー
ト電極とトランジスタＴｒ３３のゲート電極とを局部発
振信号の第１の入力端子６０２とし、トランジスタＴｒ
３１のゲート電極とトランジスタＴｒ３２のゲート電極
とを局部発振信号の第２の入力端子６０３としている。
なお、ドレイン負荷であるコイル６０９，抵抗６１０，
キャパシタ６１１の並列接続によってＬＣ共振回路構成
し、ＩＦ周波数に同調している。この実施例の場合は４
００ＭＨｚに共振する様にパラメータが設定されてい
る。なお、６１５はＩＦ出力端子である。
施例と同様、トランジスタＴｒ３０（第６のＦＥＴ）の
ドレイン電極とトランジスタＴｒ３１（第７のＦＥＴ）
のドレイン電極とを定電圧源５１８に接続し、トランジ
スタＴｒ３２（第８のＦＥＴ）のドレイン電極とトラン
ジスタＴｒ３３（第９のＦＥＴ）のドレイン電極とを並
列接続したコイル６０９，抵抗６１０，キャパシタ６１
１からなるドレイン負荷（第２の負荷）を介して定電圧
源６１８に接続し、トランジスタＴｒ３０のソース電極
とトランジスタＴｒ３２のソース電極とを接続し、トラ
ンジスタＴｒ３１のソース電極とトランジスタＴｒ３３
のソース電極とを接続し、トランジスタＴｒ３０のゲー
ト電極とトランジスタＴｒ３３のゲート電極とを局部発
振信号の第１の入力端子６０２とし、トランジスタＴｒ
３１のゲート電極とトランジスタＴｒ３２のゲート電極
とを局部発振信号の第２の入力端子６０３としている。
なお、ドレイン負荷であるコイル６０９，抵抗６１０，
キャパシタ６１１の並列接続によってＬＣ共振回路構成
し、ＩＦ周波数に同調している。この実施例の場合は４
００ＭＨｚに共振する様にパラメータが設定されてい
る。なお、６１５はＩＦ出力端子である。
【００６６】そして、トランジスタＴｒ３４のゲート電
極とトランジスタＴｒ３５のゲート電極との間に固定抵
抗６１３（第３の負荷）を接続し、ダブルバランスドミ
キサ回路とＲＦバッファ回路との接続は、トランジスタ
Ｔｒ３０，３２のソース電極とトランジスタＴｒ３４の
ドレイン電極とを接続し、トランジスタＴｒ３１，３３
のソース電極とトランジスタＴｒ３５のドレイン電極と
を接続している。また、ゲート接地回路と差動増幅回路
を接続するキャパシタ６０８は、トランジスタＴｒ３８
のドレインに接続されているコイル６０７とによってピ
ーキング回路を形成し、ゲート接地回路の高利得時の周
波数特性の改善を図っている。
極とトランジスタＴｒ３５のゲート電極との間に固定抵
抗６１３（第３の負荷）を接続し、ダブルバランスドミ
キサ回路とＲＦバッファ回路との接続は、トランジスタ
Ｔｒ３０，３２のソース電極とトランジスタＴｒ３４の
ドレイン電極とを接続し、トランジスタＴｒ３１，３３
のソース電極とトランジスタＴｒ３５のドレイン電極と
を接続している。また、ゲート接地回路と差動増幅回路
を接続するキャパシタ６０８は、トランジスタＴｒ３８
のドレインに接続されているコイル６０７とによってピ
ーキング回路を形成し、ゲート接地回路の高利得時の周
波数特性の改善を図っている。
【００６７】〔第６の実施例〕この発明の第６の実施例
を図７を用いて説明する。この実施例は請求項６に対応
するものである。図７はこの発明の第６の実施例のチュ
ーナ用半導体装置の回路図である。このチューナ用半導
体装置は、トランジスタＴｒ５０を用いたゲート接地回
路と、トランジスタＴｒ４４，Ｔｒ４５および定電流源
としてトランジスタＴｒ４８，Ｔｒ４９を有する差動増
幅回路であるＲＦバッファ回路と、ダブルバランスドミ
キサ回路とを接続した可変変換利得型ミキサ回路であ
る。
を図７を用いて説明する。この実施例は請求項６に対応
するものである。図７はこの発明の第６の実施例のチュ
ーナ用半導体装置の回路図である。このチューナ用半導
体装置は、トランジスタＴｒ５０を用いたゲート接地回
路と、トランジスタＴｒ４４，Ｔｒ４５および定電流源
としてトランジスタＴｒ４８，Ｔｒ４９を有する差動増
幅回路であるＲＦバッファ回路と、ダブルバランスドミ
キサ回路とを接続した可変変換利得型ミキサ回路であ
る。
【００６８】ゲート接地回路は、トランジスタＴｒ５０
（第１のＦＥＴ）のソース電極をＲＦ入力端子７０５
（入力端子）とし、トランジスタＴｒ５０のドレイン電
極をトランジスタＴｒ３９（第１の負荷）を介して定電
圧源７０６に接続し、トランジスタＴｒ５０のゲート電
極を接地している。７０１はコイルで、ドレイン負荷の
トランジスタＴｒ３９はゲート接地回路のアクティブ負
荷である。しかし実際の負荷インピーダンスは、可変抵
抗素子として用いているトランジスタＴｒ４６（第９の
ＦＥＴ），抵抗負荷７１０およびコイル７１７の並列負
荷とトランジスタＴｒ３９のアクティブ負荷との並列値
で決定される。従ってトランジスタＴｒ４６のＡＧＣ端
子７１５に与えるＡＧＣ電圧に依ってゲート接地回路の
利得可変を行った。
（第１のＦＥＴ）のソース電極をＲＦ入力端子７０５
（入力端子）とし、トランジスタＴｒ５０のドレイン電
極をトランジスタＴｒ３９（第１の負荷）を介して定電
圧源７０６に接続し、トランジスタＴｒ５０のゲート電
極を接地している。７０１はコイルで、ドレイン負荷の
トランジスタＴｒ３９はゲート接地回路のアクティブ負
荷である。しかし実際の負荷インピーダンスは、可変抵
抗素子として用いているトランジスタＴｒ４６（第９の
ＦＥＴ），抵抗負荷７１０およびコイル７１７の並列負
荷とトランジスタＴｒ３９のアクティブ負荷との並列値
で決定される。従ってトランジスタＴｒ４６のＡＧＣ端
子７１５に与えるＡＧＣ電圧に依ってゲート接地回路の
利得可変を行った。
【００６９】ＲＦバッファ回路は、トランジスタＴｒ４
４（第２のＦＥＴ）のソース電極をトランジスタＴｒ４
８（第１の定電流源）に接続し、トランジスタＴｒ４５
（第３のＦＥＴ）のソース電極をトランジスタＴｒ４９
（第２の定電流源）に接続し、トランジスタＴｒ４４の
ソース電極とトランジスタＴｒ４５のソース電極との間
に並列接続したトランジスタＴｒ４７（第４のＦＥＴ）
および固定抵抗７１１を接続した差動増幅回路である。
トランジスタＴｒ４７は可変抵抗素子として用いられ、
トランジスタＴｒ４７と並列に接続される固定抵抗７１
１は、トランジスタＴｒ４７の抵抗値の上限を決定して
いる。
４（第２のＦＥＴ）のソース電極をトランジスタＴｒ４
８（第１の定電流源）に接続し、トランジスタＴｒ４５
（第３のＦＥＴ）のソース電極をトランジスタＴｒ４９
（第２の定電流源）に接続し、トランジスタＴｒ４４の
ソース電極とトランジスタＴｒ４５のソース電極との間
に並列接続したトランジスタＴｒ４７（第４のＦＥＴ）
および固定抵抗７１１を接続した差動増幅回路である。
トランジスタＴｒ４７は可変抵抗素子として用いられ、
トランジスタＴｒ４７と並列に接続される固定抵抗７１
１は、トランジスタＴｒ４７の抵抗値の上限を決定して
いる。
【００７０】ダブルバランスドミキサ回路は、トランジ
スタＴｒ４０（第５のＦＥＴ）のドレイン電極とトラン
ジスタＴｒ４１（第６のＦＥＴ）のドレイン電極とを定
電圧源７０６に接続し、トランジスタＴｒ４２（第７の
ＦＥＴ）のドレイン電極とトランジスタＴｒ４３（第８
のＦＥＴ）のドレイン電極とを並列接続したコイル７０
７，抵抗７０８，キャパシタ７０９からなるドレイン負
荷（第２の負荷）を介して定電圧源７０６に接続し、ト
ランジスタＴｒ４０のソース電極とトランジスタＴｒ４
２のソース電極とを接続し、トランジスタＴｒ４１のソ
ース電極とトランジスタＴｒ４３のソース電極とを接続
し、トランジスタＴｒ４０のゲート電極とトランジスタ
Ｔｒ４３のゲート電極とを局部発振信号の第１の入力端
子７０３とし、トランジスタＴｒ４１のゲート電極とト
ランジスタＴｒ４２のゲート電極とを局部発振信号の第
２の入力端子７０４としている。なお、ドレイン負荷で
あるコイル７０７，抵抗７０８，キャパシタ７０９の並
列接続によってＬＣ共振回路構成し、ＩＦ周波数に同調
している。この実施例の場合は４００ＭＨｚに共振する
様にパラメータが設定されている。なお、７１４はＩＦ
出力端子である。
スタＴｒ４０（第５のＦＥＴ）のドレイン電極とトラン
ジスタＴｒ４１（第６のＦＥＴ）のドレイン電極とを定
電圧源７０６に接続し、トランジスタＴｒ４２（第７の
ＦＥＴ）のドレイン電極とトランジスタＴｒ４３（第８
のＦＥＴ）のドレイン電極とを並列接続したコイル７０
７，抵抗７０８，キャパシタ７０９からなるドレイン負
荷（第２の負荷）を介して定電圧源７０６に接続し、ト
ランジスタＴｒ４０のソース電極とトランジスタＴｒ４
２のソース電極とを接続し、トランジスタＴｒ４１のソ
ース電極とトランジスタＴｒ４３のソース電極とを接続
し、トランジスタＴｒ４０のゲート電極とトランジスタ
Ｔｒ４３のゲート電極とを局部発振信号の第１の入力端
子７０３とし、トランジスタＴｒ４１のゲート電極とト
ランジスタＴｒ４２のゲート電極とを局部発振信号の第
２の入力端子７０４としている。なお、ドレイン負荷で
あるコイル７０７，抵抗７０８，キャパシタ７０９の並
列接続によってＬＣ共振回路構成し、ＩＦ周波数に同調
している。この実施例の場合は４００ＭＨｚに共振する
様にパラメータが設定されている。なお、７１４はＩＦ
出力端子である。
【００７１】そして、トランジスタＴｒ４４のゲート電
極とトランジスタＴｒ４５のゲート電極との間にトラン
ジスタＴｒ４６，抵抗負荷７１０およびコイル７１７を
並列に接続し、ダブルバランスドミキサ回路とＲＦバッ
ファ回路との接続は、トランジスタＴｒ４０，４２のソ
ース電極とトランジスタＴｒ４４のドレイン電極とを接
続し、トランジスタＴｒ４１，４３のソース電極とトラ
ンジスタＴｒ４５のドレイン電極とを接続している。ま
た、ゲート接地回路と差動増幅回路を接続するキャパシ
タ７０２は、トランジスタＴｒ４４，Ｔｒ４５のゲート
間に接続されているコイル７１７とによってピーキング
回路を形成し、ゲート接地回路の高利得時の周波数特性
の改善を図っている。
極とトランジスタＴｒ４５のゲート電極との間にトラン
ジスタＴｒ４６，抵抗負荷７１０およびコイル７１７を
並列に接続し、ダブルバランスドミキサ回路とＲＦバッ
ファ回路との接続は、トランジスタＴｒ４０，４２のソ
ース電極とトランジスタＴｒ４４のドレイン電極とを接
続し、トランジスタＴｒ４１，４３のソース電極とトラ
ンジスタＴｒ４５のドレイン電極とを接続している。ま
た、ゲート接地回路と差動増幅回路を接続するキャパシ
タ７０２は、トランジスタＴｒ４４，Ｔｒ４５のゲート
間に接続されているコイル７１７とによってピーキング
回路を形成し、ゲート接地回路の高利得時の周波数特性
の改善を図っている。
【００７２】以上の第４〜第６の実施例で説明した可変
変換利得型ミキサ回路であるチューナ用半導体装置の特
性について、図８を参照しながら説明する。図８は変換
利得に対する３次歪の抑圧比と雑音指数の実測値であ
る。同図において横軸はミキサ回路の変換利得（ｄＢ）
で、縦軸は３次歪の抑圧比（ｄＢｃ）と雑音指数（ｄ
Ｂ）である。図中の実線８０１，８０４はそれぞれ第４
の実施例における３次歪の抑圧比，雑音指数の実測値で
あり、破線８０２，８０５はそれぞれ第５の実施例にお
ける３次歪の抑圧比，雑音指数の実測値であり、一点鎖
線８０３，８０６はそれぞれ第６の実施例における３次
歪の抑圧比，雑音指数の実測値である。それぞれの実施
例によって、３次歪の抑圧比および雑音指数において若
干の差がでているが、これらの差は測定誤差と考えら
れ、それぞれのミキサ回路の特性はほぼ同じと考えられ
る。
変換利得型ミキサ回路であるチューナ用半導体装置の特
性について、図８を参照しながら説明する。図８は変換
利得に対する３次歪の抑圧比と雑音指数の実測値であ
る。同図において横軸はミキサ回路の変換利得（ｄＢ）
で、縦軸は３次歪の抑圧比（ｄＢｃ）と雑音指数（ｄ
Ｂ）である。図中の実線８０１，８０４はそれぞれ第４
の実施例における３次歪の抑圧比，雑音指数の実測値で
あり、破線８０２，８０５はそれぞれ第５の実施例にお
ける３次歪の抑圧比，雑音指数の実測値であり、一点鎖
線８０３，８０６はそれぞれ第６の実施例における３次
歪の抑圧比，雑音指数の実測値である。それぞれの実施
例によって、３次歪の抑圧比および雑音指数において若
干の差がでているが、これらの差は測定誤差と考えら
れ、それぞれのミキサ回路の特性はほぼ同じと考えられ
る。
【００７３】それぞれのミキサ回路の最大利得は１４．
２〜１４．８ｄＢで、このときの３次歪の抑圧比は３１
〜３２ｄＢｃでかつ雑音指数は３．０〜３．９ｄＢであ
った。また最小の変換利得は−５．０〜−４．８ｄＢ
で、このとき３次歪の抑圧比６４．５〜６６．５ｄＢｃ
であり雑音指数は１７．５〜１８．０ｄＢであった。特
に利得が約５〜１５ｄＢの範囲では変換利得の減少に対
し３次歪は約３倍の傾きで直線的に減少している。
２〜１４．８ｄＢで、このときの３次歪の抑圧比は３１
〜３２ｄＢｃでかつ雑音指数は３．０〜３．９ｄＢであ
った。また最小の変換利得は−５．０〜−４．８ｄＢ
で、このとき３次歪の抑圧比６４．５〜６６．５ｄＢｃ
であり雑音指数は１７．５〜１８．０ｄＢであった。特
に利得が約５〜１５ｄＢの範囲では変換利得の減少に対
し３次歪は約３倍の傾きで直線的に減少している。
【００７４】この様に変換利得の減少に対し３次歪が直
線的に改善する特徴を有するミキサ回路をＴＶチューナ
に用いることは、過大入力時に変換利得を下げると同時
に３次歪も同時に改善され、出力信号の飽和を防ぐだけ
でなく、多チャンネルのＴＶチューナに必要な混変調も
防ぐことができる。このためこの発明による第４〜第６
の実施例のチューナ用半導体装置がＴＶチューナの可変
変換利得型ミキサ回路として非常に適したものであるこ
とが分かる。
線的に改善する特徴を有するミキサ回路をＴＶチューナ
に用いることは、過大入力時に変換利得を下げると同時
に３次歪も同時に改善され、出力信号の飽和を防ぐだけ
でなく、多チャンネルのＴＶチューナに必要な混変調も
防ぐことができる。このためこの発明による第４〜第６
の実施例のチューナ用半導体装置がＴＶチューナの可変
変換利得型ミキサ回路として非常に適したものであるこ
とが分かる。
【００７５】〔第７の実施例〕この発明の第７の実施例
を図面を用いて説明する。この実施例は請求項７に対応
するものである。図９は第４の実施例のチューナ用半導
体装置である可変変換利得型ミキサ回路と、ＬＯ発振器
およびＬＯバッファ回路とを、ＧａＡｓ半導体を用いて
１チップに集積した可変変換利得型ミキサ発振器ＩＣの
回路図である。
を図面を用いて説明する。この実施例は請求項７に対応
するものである。図９は第４の実施例のチューナ用半導
体装置である可変変換利得型ミキサ回路と、ＬＯ発振器
およびＬＯバッファ回路とを、ＧａＡｓ半導体を用いて
１チップに集積した可変変換利得型ミキサ発振器ＩＣの
回路図である。
【００７６】トランジスタＴｒ６９はゲート接地回路
で、９３５は入力端子、トランジスタＴｒ６７はアクテ
ィブ負荷であり、９３７，９３８はＩＣ外部でコイルを
接続する為の端子、トランジスタＴｒ６８は可変抵抗素
子、９３６はゲート接地回路のＡＧＣ端子である。ＲＦ
バッファ回路は、トランジスタＴｒ６２，Ｔｒ６３およ
び定電流源となるトランジスタＴｒ６５，Ｔｒ６６で構
成され、トランジスタＴｒ６４と抵抗素子９２２は可変
利得用の素子であり、９３４はＲＦバッファ回路のＡＧ
Ｃ端子である。
で、９３５は入力端子、トランジスタＴｒ６７はアクテ
ィブ負荷であり、９３７，９３８はＩＣ外部でコイルを
接続する為の端子、トランジスタＴｒ６８は可変抵抗素
子、９３６はゲート接地回路のＡＧＣ端子である。ＲＦ
バッファ回路は、トランジスタＴｒ６２，Ｔｒ６３およ
び定電流源となるトランジスタＴｒ６５，Ｔｒ６６で構
成され、トランジスタＴｒ６４と抵抗素子９２２は可変
利得用の素子であり、９３４はＲＦバッファ回路のＡＧ
Ｃ端子である。
【００７７】ダブルバランスドミキサ回路は、トランジ
スタＴｒ５８，Ｔｒ５９，Ｔｒ６０，Ｔｒ６１で構成さ
れる。キャパシタ９２５は周波数特性改善のために集積
化された。また、トランジスタＴｒ７０はＬＯ発振回路
用のトランジスタであり、端子９２７，９２８，９２９
から外部共振回路に接続される。トランジスタＴｒ５１
はＬＯ信号をＰＬＬ回路に導くための出力バッファ回路
であり、９３１は出力端子である。トランジスタＴｒ５
２，Ｔｒ５３，Ｔｒ５４はＬＯ信号を平衡信号に変える
と同時に増幅する差動アンプを構成し、トランジスタＴ
ｒ５５，Ｔｒ５６，Ｔｒ５７はＬＯ信号をダブルバラン
スドミキサ回路に供給するためのＬＯバッファ回路であ
る。なお、９４０は電源端子、９３０は接地端子、９３
２，９３３はキャパシタを介して交流的に接地する端
子、９０１〜９２４，９２６は抵抗、９３９は端子、９
４１はキャパシタである。
スタＴｒ５８，Ｔｒ５９，Ｔｒ６０，Ｔｒ６１で構成さ
れる。キャパシタ９２５は周波数特性改善のために集積
化された。また、トランジスタＴｒ７０はＬＯ発振回路
用のトランジスタであり、端子９２７，９２８，９２９
から外部共振回路に接続される。トランジスタＴｒ５１
はＬＯ信号をＰＬＬ回路に導くための出力バッファ回路
であり、９３１は出力端子である。トランジスタＴｒ５
２，Ｔｒ５３，Ｔｒ５４はＬＯ信号を平衡信号に変える
と同時に増幅する差動アンプを構成し、トランジスタＴ
ｒ５５，Ｔｒ５６，Ｔｒ５７はＬＯ信号をダブルバラン
スドミキサ回路に供給するためのＬＯバッファ回路であ
る。なお、９４０は電源端子、９３０は接地端子、９３
２，９３３はキャパシタを介して交流的に接地する端
子、９０１〜９２４，９２６は抵抗、９３９は端子、９
４１はキャパシタである。
【００７８】図１０は図９に示す可変変換利得型ミキサ
発振器ＩＣを搭載した衛星放送用ＴＶチューナである。
９０１は入力端子であり、衛星放送の場合、屋外ユニッ
トより出力された第１中間周波数の９５０〜１７５０Ｍ
Ｈｚの放送信号の入力端子である。図１０において、１
０００が図９に示す可変変換利得型ミキサ発振器ＩＣ、
１００１は入力端子、１００２はバンドパスフィルタ、
１００６は可変利得型ＩＦアンプ、１００７はＩＦ周波
数のバンドパスフィルタ、１００８はＦＭ復調器であ
る。また１０１２はＬＯ周波数の安定化のためのフェイ
ズロックループ（ＰＬＬ）回路、１００９は映像信号の
出力端子である。
発振器ＩＣを搭載した衛星放送用ＴＶチューナである。
９０１は入力端子であり、衛星放送の場合、屋外ユニッ
トより出力された第１中間周波数の９５０〜１７５０Ｍ
Ｈｚの放送信号の入力端子である。図１０において、１
０００が図９に示す可変変換利得型ミキサ発振器ＩＣ、
１００１は入力端子、１００２はバンドパスフィルタ、
１００６は可変利得型ＩＦアンプ、１００７はＩＦ周波
数のバンドパスフィルタ、１００８はＦＭ復調器であ
る。また１０１２はＬＯ周波数の安定化のためのフェイ
ズロックループ（ＰＬＬ）回路、１００９は映像信号の
出力端子である。
【００７９】以上のようにこの実施例によれば、図１１
に示す従来のＴＶチューナの構成におけるＲＦアンプ１
００３，可変減衰器１００４，ミキサ回路１００５，局
部発振回路（ＯＳＣ）１０１１およびＬＯバッファ回路
１０１０を１チップに集積化し、図１０に示すように、
可変変換利得型ミキサ発振器ＩＣ１０００としてＴＶチ
ューナに搭載することができる。この結果、従来ＧａＡ
ｓＩＣでは集積化が困難と考えられていたアッテネータ
回路が等価的に集積化できただけでなく、従来の構成で
は広帯域アンプＲＦ１００３で増幅した後、可変減衰器
（アッテネータ）１００４で減衰させるなどの無駄を無
くすことができる。また衛星放送用ＴＶチューナを小型
化し、しかも部品点数を大幅に削減することができる。
に示す従来のＴＶチューナの構成におけるＲＦアンプ１
００３，可変減衰器１００４，ミキサ回路１００５，局
部発振回路（ＯＳＣ）１０１１およびＬＯバッファ回路
１０１０を１チップに集積化し、図１０に示すように、
可変変換利得型ミキサ発振器ＩＣ１０００としてＴＶチ
ューナに搭載することができる。この結果、従来ＧａＡ
ｓＩＣでは集積化が困難と考えられていたアッテネータ
回路が等価的に集積化できただけでなく、従来の構成で
は広帯域アンプＲＦ１００３で増幅した後、可変減衰器
（アッテネータ）１００４で減衰させるなどの無駄を無
くすことができる。また衛星放送用ＴＶチューナを小型
化し、しかも部品点数を大幅に削減することができる。
【００８０】さらに、第４の実施例のチューナ用半導体
装置を含む可変変換利得型ミキサ発振器ＩＣ１０００
は、変換利得に対する３次歪特性が変換利得の減少に対
して直線的に改善するという優れた特性を有している。
この結果、入力信号強度が０ｄＢｍ迄の範囲で３次歪抑
圧比を６０ｄＢｃ以上を確保することができ、低雑音指
数と低３次歪特性を同時に有する高性能なチューナを実
現することができる。
装置を含む可変変換利得型ミキサ発振器ＩＣ１０００
は、変換利得に対する３次歪特性が変換利得の減少に対
して直線的に改善するという優れた特性を有している。
この結果、入力信号強度が０ｄＢｍ迄の範囲で３次歪抑
圧比を６０ｄＢｃ以上を確保することができ、低雑音指
数と低３次歪特性を同時に有する高性能なチューナを実
現することができる。
【００８１】
【発明の効果】この発明のチューナ用半導体装置は、可
変抵抗素子として用いたＦＥＴによる利得制御を同時に
働かせることによって、回路全体の利得または変換利得
を必要な範囲で変化することができる。しかも、利得可
変範囲内において、ゲート接地回路および差動増幅回路
を流れる電流は直流的に変化しないため、３次歪特性は
利得または変換利得の減少に伴い単調に改善される。こ
の結果、低雑音指数と低３次歪特性、さらに低消費電力
化を満足することができる。
変抵抗素子として用いたＦＥＴによる利得制御を同時に
働かせることによって、回路全体の利得または変換利得
を必要な範囲で変化することができる。しかも、利得可
変範囲内において、ゲート接地回路および差動増幅回路
を流れる電流は直流的に変化しないため、３次歪特性は
利得または変換利得の減少に伴い単調に改善される。こ
の結果、低雑音指数と低３次歪特性、さらに低消費電力
化を満足することができる。
【００８２】また、この発明のチューナは、上記発明の
チューナ用半導体装置を搭載することにより、低雑音指
数と低３次歪特性、さらに低消費電力化を満足すること
ができるとともに、部品点数を大幅に削減することがで
き、組立工程の省力化および小型化を実現することがで
きる。
チューナ用半導体装置を搭載することにより、低雑音指
数と低３次歪特性、さらに低消費電力化を満足すること
ができるとともに、部品点数を大幅に削減することがで
き、組立工程の省力化および小型化を実現することがで
きる。
【図１】この発明による第１の実施例のチューナ用半導
体装置の回路図である。
体装置の回路図である。
【図２】この発明による第２の実施例のチューナ用半導
体装置の回路図である。
体装置の回路図である。
【図３】この発明による第３の実施例のチューナ用半導
体装置の回路図である。
体装置の回路図である。
【図４】この発明による第１〜第３の実施例のチューナ
用半導体装置の利得に対する３次歪の抑圧比と雑音指数
の実測値である。
用半導体装置の利得に対する３次歪の抑圧比と雑音指数
の実測値である。
【図５】この発明による第４の実施例のチューナ用半導
体装置の回路図である。
体装置の回路図である。
【図６】この発明による第５の実施例のチューナ用半導
体装置の回路図である。
体装置の回路図である。
【図７】この発明による第６の実施例のチューナ用半導
体装置の回路図である。
体装置の回路図である。
【図８】この発明による第４〜第６の実施例のチューナ
用半導体装置の変換利得に対する３次歪の抑圧比と雑音
指数の実測値である。
用半導体装置の変換利得に対する３次歪の抑圧比と雑音
指数の実測値である。
【図９】第４の実施例のチューナ用半導体装置とＬＯ発
振器およびＬＯバッファ回路とを１チップに集積した可
変変換利得型ミキサ発振器ＩＣの回路図である。
振器およびＬＯバッファ回路とを１チップに集積した可
変変換利得型ミキサ発振器ＩＣの回路図である。
【図１０】この発明の一実施例のチューナのブロック図
である。
である。
【図１１】従来の衛星放送用ＴＶチューナのブロック図
である。
である。
【図１２】（ａ）は従来例におけるデュアルゲートＦＥ
Ｔを用いた可変利得型増幅回路図、（ｂ）は（ａ）に示
すデュアルゲートＦＥＴを用いた可変利得型増幅回路の
利得に対する３次歪特性および消費電流特性図である。
Ｔを用いた可変利得型増幅回路図、（ｂ）は（ａ）に示
すデュアルゲートＦＥＴを用いた可変利得型増幅回路の
利得に対する３次歪特性および消費電流特性図である。
１０１ 入力端子 １０２ 負荷（第１の負荷） １０３ 定電圧源（第１の定電圧源） １０５ 定電圧源（第２の定電圧源） １０６ 負荷（第２の負荷） １０７ 負荷（第３の負荷） １１０ 定電流源（第１の定電流源） １１１ 定電流源（第２の定電流源） Ｔｒ１ トランジスタ（第１のＦＥＴ） Ｔｒ２ トランジスタ（第２のＦＥＴ） Ｔｒ３ トランジスタ（第３のＦＥＴ） Ｔｒ４ トランジスタ（第４のＦＥＴ） Ｔｒ５ トランジスタ（第５のＦＥＴ） ２０１ 入力端子２０１ ２０２ 定電圧源（第１の定電圧源） ２０３ 負荷（第１の負荷） ２０４ 負荷（第２の負荷） ２０５ 定電圧源（第２の定電圧源） ２０６ 負荷（第３の負荷） ２０８ 負荷（第４の負荷） ２１０ 定電流源 Ｔｒ６ トランジスタ（第１のＦＥＴ） Ｔｒ７ トランジスタ（第２のＦＥＴ） Ｔｒ８ トランジスタ（第３のＦＥＴ） Ｔｒ９ トランジスタ（第４のＦＥＴ） Ｔｒ１０ トランジスタ（第５のＦＥＴ） ３０１ 入力端子 ３０３ 負荷（第１の負荷） ３０４ 定電圧源（第１の定電圧源） ３０５ 定電圧源（第２の定電圧源） ３０６ 負荷（第２の負荷） ３０７ 負荷（第３の負荷） ３０８ 負荷（第４の負荷） ３１０ 定電流源（第１の定電流源） ３１１ 定電流源（第２の定電流源） Ｔｒ１１ トランジスタ（第３のＦＥＴ） Ｔｒ１２ トランジスタ（第４のＦＥＴ） Ｔｒ１３ トランジスタ（第２のＦＥＴ） Ｔｒ１４ トランジスタ（第５のＦＥＴ） Ｔｒ１５ トランジスタ（第１のＦＥＴ） ５０２ 抵抗負荷（第１の負荷） ５０３ コイル（第１の負荷） ５０７ コイル（第２の負荷） ５０８ 抵抗（第２の負荷） ５０９ キャパシタ（第２の負荷） ５１０ 固定抵抗（第３の負荷） ５１４ ＲＦ入力端子（入力端子） ５１６ 局部発振信号の第１の入力端子 ５１７ 局部発振信号の第２の入力端子 ５１８ 定電圧源 Ｔｒ１７ トランジスタ（第２のＦＥＴ） Ｔｒ１８ トランジスタ（第６のＦＥＴ） Ｔｒ１９ トランジスタ（第７のＦＥＴ） Ｔｒ２０ トランジスタ（第８のＦＥＴ） Ｔｒ２１ トランジスタ（第９のＦＥＴ） Ｔｒ２２ トランジスタ（第３のＦＥＴ） Ｔｒ２３ トランジスタ（第４のＦＥＴ） Ｔｒ２４ トランジスタ（第５のＦＥＴ） Ｔｒ２５ トランジスタ（第１の定電流源） Ｔｒ２６ トランジスタ（第２の定電流源） Ｔｒ２７ トランジスタ（第１のＦＥＴ） ６０２ 局部発振信号の第１の入力端子 ６０３ 局部発振信号の第２の入力端子 ６０５ ＲＦ入力端子（入力端子） ６０６ 抵抗負荷（第１の負荷） ６０７ コイル（第１の負荷） ６０９ コイル（第２の負荷） ６１０ 抵抗（第２の負荷） ６１１ キャパシタ（第２の負荷） ６１３ 固定抵抗（第３の負荷） ６１８ 定電圧源 Ｔｒ２９ トランジスタ（第２のＦＥＴ） Ｔｒ３０ トランジスタ（第６のＦＥＴ） Ｔｒ３１ トランジスタ（第７のＦＥＴ） Ｔｒ３２ トランジスタ（第８のＦＥＴ） Ｔｒ３３ トランジスタ（第９のＦＥＴ） Ｔｒ３４ トランジスタ（第３のＦＥＴ） Ｔｒ３５ トランジスタ（第４のＦＥＴ） Ｔｒ３６ トランジスタ（第５のＦＥＴ） Ｔｒ３７ トランジスタ（定電流源） Ｔｒ３８ トランジスタ（第１のＦＥＴ） ７０３ 局部発振信号の第１の入力端子 ７０４ 局部発振信号の第２の入力端子 ７０５ ＲＦ入力端子（入力端子） ７０６ 定電圧源 ７０７ コイル（第２の負荷） ７０８ 抵抗（第２の負荷） ７０９ キャパシタ（第２の負荷） Ｔｒ３９ トランジスタ（第１の負荷） Ｔｒ４０ トランジスタ（第５のＦＥＴ） Ｔｒ４１ トランジスタ（第６のＦＥＴ） Ｔｒ４２ トランジスタ（第７のＦＥＴ） Ｔｒ４３ トランジスタ（第８のＦＥＴ） Ｔｒ４４ トランジスタ（第２のＦＥＴ） Ｔｒ４５ トランジスタ（第３のＦＥＴ） Ｔｒ４６ トランジスタ（第９のＦＥＴ） Ｔｒ４７ トランジスタ（第４のＦＥＴ） Ｔｒ４８ トランジスタ（第１の定電流源） Ｔｒ４９ トランジスタ（第２の定電流源） Ｔｒ５０ トランジスタ（第１のＦＥＴ） １０００ 可変変換利得型ミキサ発振器ＩＣ
フロントページの続き (72)発明者 恒岡 道朗 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 堺 幸雄 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 八幡 和宏 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平１−213007（ＪＰ，Ａ) 特開 平１−212009（ＪＰ，Ａ) 特開 平２−81505（ＪＰ，Ａ) 特開 昭57−208716（ＪＰ，Ａ) 特開 昭53−123055（ＪＰ，Ａ) 特開 昭50−134586（ＪＰ，Ａ) 特開 昭57−41012（ＪＰ，Ａ) 特開 昭57−71163（ＪＰ，Ａ) 特開 平４−242308（ＪＰ，Ａ) 特開 平４−233305（ＪＰ，Ａ) 特開 平２−113710（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03D 7/14 H03F 3/45 H03G 3/10 H03G 3/30
Claims (7)
- 【請求項１】 第１のＦＥＴのソース電極を入力端子と
し、前記第１のＦＥＴのドレイン電極を第１の負荷を介
して第１の定電圧源に接続し、前記第１のＦＥＴのゲー
ト電極を接地したゲート接地回路と、第２のＦＥＴのド
レイン電極を第２の負荷を介して第２の定電圧源に接続
し、第２のＦＥＴのソース電極を第１の定電流源に接続
し、第３のＦＥＴのドレイン電極を第３の負荷を介して
前記第２の定電圧源に接続し、前記第３のＦＥＴのソー
ス電極を第２の定電流源に接続し、前記第２のＦＥＴの
ソース電極と前記第３のＦＥＴのソース電極との間に第
４のＦＥＴを接続した差動増幅回路とからなり、前記ゲ
ート接地回路の第１のＦＥＴのドレイン電極と前記差動
増幅回路の第２のＦＥＴのゲート電極とを接続し、前記
第２のＦＥＴのゲート電極と前記第３のＦＥＴのゲート
電極との間に第５のＦＥＴを接続したチューナ用半導体
装置。 - 【請求項２】 第１のＦＥＴのソース電極を入力端子と
し、前記第１のＦＥＴのドレイン電極を第１の負荷を介
して第１の定電圧源に接続し、第２のＦＥＴを前記第１
の負荷に並列に接続し、前記第１のＦＥＴのゲート電極
を接地したゲート接地回路と、第３のＦＥＴのドレイン
電極を第２の負荷を介して第２の定電圧源に接続し、第
３のＦＥＴのソース電極を定電流源に接続し、第４のＦ
ＥＴのドレイン電極を第３の負荷を介して前記第２の定
電圧源に接続し、第４のＦＥＴのソース電極を前記定電
流源に接続し、前記第３のＦＥＴのドレイン電極と前記
第４のＦＥＴのドレイン電極との間に第５のＦＥＴを接
続した差動増幅回路とからなり、前記ゲート接地回路の
第１のＦＥＴのドレイン電極と前記差動増幅回路の第３
のＦＥＴのゲート電極とを接続し、前記第３のＦＥＴの
ゲート電極と前記第４のＦＥＴのゲート電極との間に第
４の負荷を接続したチューナ用半導体装置。 - 【請求項３】 第１のＦＥＴのソース電極を入力端子と
し、前記第１のＦＥＴのドレイン電極を第１の負荷を介
して第１の電圧源に接続し、第２のＦＥＴを前記第１の
負荷に並列に接続し、前記第１のＦＥＴのゲート電極を
接地したゲート接地回路と、第３のＦＥＴのドレイン電
極を第２の負荷を介して第２の定電圧源に接続し、前記
第３のＦＥＴのソース電極を第１の定電流源に接続し、
第４のＦＥＴのドレイン電極を第３の負荷を介して第２
の定電圧源に接続し、前記第４のＦＥＴのソース電極を
第２の定電流源に接続し、前記第３のＦＥＴのソース電
極と前記第４のＦＥＴのソース電極との間に第５のＦＥ
Ｔを接続した差動増幅回路とからなり、前記ゲート接地
回路の第１のＦＥＴのドレイン電極と前記差動増幅回路
の第３のＦＥＴのゲート電極とを接続し、前記第３のＦ
ＥＴのゲート電極と前記第４のＦＥＴのゲート電極との
間に第４の負荷を接続したチューナ用半導体装置。 - 【請求項４】 第１のＦＥＴのソース電極を入力端子と
し、前記第１のＦＥＴのドレイン電極を第１の負荷を介
して定電圧源に接続し、第２のＦＥＴを前記第１の負荷
に並列に接続し、前記第１のＦＥＴのゲート電極を接地
したゲート接地回路と、第３のＦＥＴのソース電極を第
１の定電流源に接続し、第４のＦＥＴのソース電極を第
２の定電流源に接続し、前記第３のＦＥＴのソース電極
と前記第４のＦＥＴのソース電極との間に第５のＦＥＴ
を接続した差動増幅回路と、第６のＦＥＴのドレイン電
極と第７のＦＥＴのドレイン電極とを前記定電圧源に接
続し、第８のＦＥＴのドレイン電極と第９のＦＥＴのド
レイン電極とを第２の負荷を介して前記定電圧源に接続
し、前記第６のＦＥＴのソース電極と前記第８のＦＥＴ
のソース電極とを接続し、前記第７のＦＥＴのソース電
極と前記第９のＦＥＴのソース電極とを接続し、前記第
６のＦＥＴのゲート電極と前記第９のＦＥＴのゲート電
極とを局部発振信号の第１の入力端子とし、前記第７の
ＦＥＴのゲート電極と前記第８のＦＥＴのゲート電極と
を前記局部発振信号の第２の入力端子としたダブルバラ
ンスドミキサ回路からなり、前記ゲート接地回路の第１
のＦＥＴのドレイン電極と前記差動増幅回路の第３のＦ
ＥＴのゲート電極とを接続し、前記第３のＦＥＴのゲー
ト電極と前記第４のＦＥＴのゲート電極との間に第３の
負荷を接続し、前記第６および第８のＦＥＴのソース電
極と前記第３のＦＥＴのドレイン電極とを接続し、前記
第７および第９のＦＥＴのソース電極と前記第４のＦＥ
Ｔのドレイン電極とを接続したチューナ用半導体装置。 - 【請求項５】 第１のＦＥＴのソース電極を入力端子と
し、前記第１のＦＥＴのドレイン電極を第１の負荷を介
して定電圧源に接続し、第２のＦＥＴを前記第１の負荷
に並列に接続し、前記第１のＦＥＴのゲート電極を接地
したゲート接地回路と、第３のＦＥＴのソース電極を定
電流源に接続し、第４のＦＥＴのソース電極を前記定電
流源に接続し、前記第３のＦＥＴのドレイン電極と前記
第４のＦＥＴのドレイン電極との間に第５のＦＥＴを接
続した差動増幅回路と、第６のＦＥＴのドレイン電極と
第７のＦＥＴのドレイン電極とを前記定電圧源に接続
し、第８のＦＥＴのドレイン電極と第９のＦＥＴのドレ
イン電極とを第２の負荷を介して前記定電圧源に接続
し、前記第６のＦＥＴのソース電極と前記第８のＦＥＴ
のソース電極とを接続し、前記第７のＦＥＴのソース電
極と前記第９のＦＥＴのソース電極とを接続し、前記第
６のＦＥＴのゲート電極と前記第９のＦＥＴのゲート電
極とを局部発振信号の第１の入力端子とし、前記第７の
ＦＥＴのゲート電極と前記第８のＦＥＴのゲート電極と
を前記局部発振信号の第２の入力端子としたダブルバラ
ンスドミキサ回路からなり、前記ゲート接地回路の第１
のＦＥＴのドレイン電極と前記差動増幅回路の第３のＦ
ＥＴのゲート電極とを接続し、前記第３のＦＥＴのゲー
ト電極と前記第４のＦＥＴのゲート電極との間に第３の
負荷を接続し、前記第６および第８のＦＥＴのソース電
極と前記第３のＦＥＴのドレイン電極とを接続し、前記
第７および第９のＦＥＴのソース電極と前記第４のＦＥ
Ｔのドレイン電極とを接続したチューナ用半導体装置。 - 【請求項６】 第１のＦＥＴのソース電極を入力端子と
し、前記第１のＦＥＴのドレイン電極を第１の負荷を介
して定電圧源に接続し、前記第１のＦＥＴのゲート電極
を接地したゲート接地回路と、第２のＦＥＴのソース電
極を第１の定電流源に接続し、第３のＦＥＴのソース電
極を第２の定電流源に接続し、前記第２のＦＥＴのソー
ス電極と前記第３のＦＥＴのソース電極との間に第４の
ＦＥＴを接続した差動増幅回路と、第５のＦＥＴのドレ
イン電極と第６のＦＥＴのドレイン電極とを前記定電圧
源に接続し、第７のＦＥＴのドレイン電極と第８のＦＥ
Ｔのドレイン電極とを第２の負荷を介して前記定電圧源
に接続し、前記第５のＦＥＴのソース電極と前記第７の
ＦＥＴのソース電極とを接続し、前記第６のＦＥＴのソ
ース電極と前記第８のＦＥＴのソース電極とを接続し、
前記第５のＦＥＴのゲート電極と前記第８のＦＥＴのゲ
ート電極とを局部発振信号の第１の入力端子とし、前記
第６のＦＥＴのゲート電極と前記第７のＦＥＴのゲート
電極とを前記局部発振信号の第２の入力端子としたダブ
ルバランスドミキサ回路からなり、前記ゲート接地回路
の第１のＦＥＴのドレイン電極と前記差動増幅回路の第
２のＦＥＴのゲート電極とを接続し、前記第２のＦＥＴ
のゲート電極と前記第３のＦＥＴのゲート電極との間に
第９のＦＥＴを接続し、前記第５および第７のＦＥＴの
ソース電極と前記第２のＦＥＴのドレイン電極とを接続
し、前記第６および第８のＦＥＴのソース電極と前記第
３のＦＥＴのドレイン電極とを接続したチューナ用半導
体装置。 - 【請求項７】 請求項１，請求項２，請求項３，請求項
４，請求項５または請求項６記載のチューナ用半導体装
置を搭載したことを特徴とするチューナ。
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