KR20170063240A - 메모리 장치, 리프레쉬 방법 및 이를 포함하는 시스템 - Google Patents

메모리 장치, 리프레쉬 방법 및 이를 포함하는 시스템 Download PDF

Info

Publication number
KR20170063240A
KR20170063240A KR1020150169382A KR20150169382A KR20170063240A KR 20170063240 A KR20170063240 A KR 20170063240A KR 1020150169382 A KR1020150169382 A KR 1020150169382A KR 20150169382 A KR20150169382 A KR 20150169382A KR 20170063240 A KR20170063240 A KR 20170063240A
Authority
KR
South Korea
Prior art keywords
refresh
signal
address
memory
active
Prior art date
Application number
KR1020150169382A
Other languages
English (en)
Inventor
김창현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150169382A priority Critical patent/KR20170063240A/ko
Priority to US15/066,098 priority patent/US9728244B2/en
Priority to CN201610150640.XA priority patent/CN106816169B/zh
Publication of KR20170063240A publication Critical patent/KR20170063240A/ko
Priority to US15/637,067 priority patent/US10121527B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0631—Configuration or reconfiguration of storage systems by allocating resources to storage systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G06F12/109—Address translation for multiple virtual address spaces, e.g. segmentation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1028—Power efficiency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/65—Details of virtual memory and virtual address translation
    • G06F2212/657—Virtual address space management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Dram (AREA)

Abstract

본 발명은 메모리 장치, 리프레쉬 방법 및 이를 포함하는 시스템에 관한 것으로, 메모리 장치의 리프레쉬 전류를 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 액티브신호의 활성화시 리프레쉬신호에 대응하여 로오 액티브신호를 출력하는 액티브 제어부, 리프레쉬 명령신호와 리프레쉬 스킵신호에 대응하여 사용되지 않는 로오 어드레스에 대해 리프레쉬 동작을 스킵하도록 리프레쉬신호를 제어하고, 리프레쉬 동작을 제어하기 위한 액티브 로오 어드레스를 출력하는 리프레쉬 관리부 및 로오 액티브신호와 액티브 로오 어드레스에 대응하여 사용되는 로오 어드레스에 해당하는 셀 어레이의 영역만 리프레쉬 동작을 수행하는 메모리부를 포함한다.

Description

메모리 장치, 리프레쉬 방법 및 이를 포함하는 시스템{Memory device, refresh method thereof, and system including the same}
본 발명은 메모리 장치, 리프레쉬 방법 및 이를 포함하는 시스템에 관한 것으로, 메모리 장치의 리프레쉬 전류를 줄일 수 있도록 하는 기술이다.
최근 스마트 폰 등을 포함하는 모바일 전자 제품에서 대용량 디램(DRAM)의 수요가 존재한다. 일반적으로, 디램(DRAM)과 같은 반도체 메모리 장치는 메모리 셀에 저장된 데이터가 누설전류에 의하여 변경될 수 있다. 따라서, 메모리 셀에 저장된 데이터를 주기적으로 재충전하기 위하여 리프레쉬(Refresh) 동작이 요구된다
즉, 디램(DRAM)과 같은 동적 반도체 메모리의 메모리 셀은 용량성 소자(capacitive element) 상에 데이터를 저장한다. 용량성 소자로부터의 전하 누설 때문에, 메모리 셀은 주기적으로 리프레쉬 되어야 한다. 리프레쉬 프로세스는 통상적으로, 메모리 셀에 저장된 전하 레벨을 그 원래 상태로 가져오기 위하여 읽기 동작을 수행하는 단계를 포함한다.
특히, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 다수의 메모리 뱅크를 구비하고 있으며, 다수의 메모리 뱅크 각각은 수천만 개 이상의 메모리 셀을 구비하고 있다. 여기서, 메모리 셀 각각은 셀 커패시터와 셀 트랜지스터로 구성되며, 반도체 메모리 장치는 이 셀 커패시터에 전하를 충전하거나 방전하는 동작을 통해 데이터를 저장한다.
셀 커패시터에 저장된 전하량은 별다른 제어가 없다면 이상적으로 항상 일정해야만 한다. 하지만, 실질적으로는 주변 회로와의 전압 차이로 인하여 셀 커패시터에 저장된 전하량이 변하게 된다.
즉, 셀 커패시터가 충전된 상태에서 전하가 유출되거나 셀 커패시터가 방전된 상태에서 전하가 유입될 수 있다. 이와 같이 셀 커패시터의 전하량이 변화된다는 것은 셀 커패시터에 저장된 데이터가 변화됨을 의미하며, 이는 곧 저장된 데이터의 유실을 의미한다. 반도체 메모리 장치는 이와 같이 데이터가 유실되는 현상을 방지하기 위하여 리프레쉬 동작(refresh operation)을 수행한다.
시간이 지남에 따라 상이한 유형의 리프레쉬 방법이 발전하였다. 보통 오토 리프레쉬(auto refresh) 방법은 메모리 칩 외부에, 리프레쉬 타이머가 존재하고, 컨트롤러에 의해 공급되는 주기적 리프레쉬 명령에 응답하여, 메모리 칩이 리프레쉬 동작을 수행한다.
그리고, 셀프 리프레쉬(self refresh) 방법은 메모리 칩 내부에, 리프레쉬 타이머가 존재하고, 모든 메모리 칩이 컨트롤러로부터의 리프레쉬 시작 명령을 요구한다.
본 발명은 메모리 장치, 리프레쉬 방법 및 이를 포함하는 시스템에 관한 것으로, 프로그램이 사용되는 영역에 대해서만 리프레쉬를 수행하도록 함으로써 리프레쉬 전류를 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 메모리 장치는, 액티브신호의 활성화시 리프레쉬신호에 대응하여 로오 액티브신호를 출력하는 액티브 제어부; 리프레쉬 명령신호와 리프레쉬 스킵신호에 대응하여 사용되지 않는 로오 어드레스에 대해 리프레쉬 동작을 스킵하도록 리프레쉬신호를 제어하고, 리프레쉬 동작을 제어하기 위한 액티브 로오 어드레스를 출력하는 리프레쉬 관리부; 및 로오 액티브신호와 액티브 로오 어드레스에 대응하여 사용되는 로오 어드레스에 해당하는 셀 어레이의 영역만 리프레쉬 동작을 수행하는 메모리부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 메모리 장치의 리프레쉬 방법은, 메모리 관리장치의 테이블에서 가상 어드레스와 물리적 어드레스를 매핑시키고, 물리적 어드레스의 특정 비트를 로드하여 메모리 장치의 리프레쉬 동작을 마스킹하기 위한 신호를 설정하는 단계; 메모리 장치의 리프레쉬 동작을 마스킹 하기 위한 신호를 메모리 장치의 모드 레지스터 세트에 설정하는 단계; 리프레쉬 관리 모드의 진입시 모드 레지스터 세트에 설정된 로오 제어신호와 리프레쉬신호에 대응하여 사용되는 메모리 영역에 대해서만 리프레쉬를 수행하는 단계; 및 리프레쉬 관리 모드를 해제하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 메모리 장치를 포함하는 시스템은, 프로그램 명령을 인가받아 해당 프로그램을 실행하는 중앙처리장치; 중앙처리장치로부터 인가되는 명령신호에 대응하여 가상 어드레스와 물리적 어드레스를 매핑시키고, 프로그램이 실행되는 영역에만 리프레쉬 동작을 수행하기 위한 로오 어드레스 정보를 물리적 어드레스에서 추출하는 메모리 관리 장치; 메모리 관리 장치로부터 인가되는 로오 어드레스 정보에 대응하여 명령신호와 어드레스를 출력하는 메모리 제어부; 및 메모리 제어부로부터 인가되는 명령신호와 어드레스에 대응하여 리프레쉬 동작을 수행하되, 메모리 관리 장치에 설정된 로오 어드레스 정보에 대응하여 사용되는 메모리 영역에만 리프레쉬 동작이 수행되는 메모리 장치를 포함하는 것을 특징으로한다.
본 발명은 메모리에서 프로그램이 사용되는 영역만 리프레쉬를 수행하여 리프레쉬 전류를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 포함하는 시스템의 구성도.
도 2는 도 1의 메모리 장치에 관한 상세 구성도.
도 3은 도 2의 실시예에 따른 메모리 장치의 리프레쉬 방법을 설명하기 위한 흐름도.
도 4, 5는 도 2의 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 포함하는 시스템의 구성도이다.
본 발명의 실시예에 따른 시스템은 CPU(Central Processing Unit, 이하, '중앙처리장치'라 함)(10)와, MMU(Memory Management Unit, 이하, '메모리 관리 장치'라 함)(20)와, 메모리 제어부(Memory Controller; 30) 및 메모리 장치(100)를 포함한다.
중앙처리장치(10)는 유저(User)로부터 프로그램 명령을 인가받아 이를 실행한다. 이러한 중앙처리장치(10)는 제어부, 연산부, 저장부 등을 포함할 수 있다.
그리고, 메모리 관리 장치(20)는 실제 메모리와 가상 메모리 사이에서 어드레스 변환 역할을 수행할 수 있다. 즉, 운영 시스템(OS; Operating System)을 포함하는 시스템에서는 메모리 장치(100)에 프로그램을 동적으로 생성하거나 사라지도록 하는 동작을 수행해야 한다.
이를 위해, 메모리 관리 장치(20)는 가상 메모리 영역과 물리적 메모리 영역의 어드레스를 처리한다. 이러한 메모리 관리 장치(20)는 중앙처리장치(10)로부터 인가되는 물리적 어드레스(Physical address) 및 명령신호를 변환하여 메모리 제어부(30)에 출력한다.
메모리 관리 장치(20)는 메모리 리소스를 관리하는 기능을 하는 프로그램으로써 OS에서 이 프로그램을 통해 프로그램별 메모리 영역을 관리한다.
즉, 메모리 관리 장치(20)는 프로그램 아이디(Program ID) 필드, 가상 어드레스(Virtual address) 필드 및 물리적 어드레스(Physical address) 필드를 포함한다. 그리고, 프로그램 아이디, 가상 어드레스 및 물리적 어드레스를 매핑 시키는 테이블을 운영함으로써 메모리 장치(100)를 관리한다.
도 1의 테이블은 메모리 관리 장치(20)에 저장되어 있는 메모리의 할당 상황의 일 예를 나타낸다.
예를 들어, 프로그램 ID가 0, 1, 2, 3, 4, 5로 설정되어 있는 경우 프로그램 0부터 프로그램 5까지 활성화된 상태를 나타낸다. 이 프로그램 ID에 대응하는 가상 어드레스가 8000, A000, 5021, 8000, BCDD, 8000으로 설정될 수 있다.
각각의 프로그램 ID가 가상 어드레스에 해당하는 메모리 영역을 물리적 어드레스에 어떻게 매핑 시키는지를 보여준다. 메모리 관리 장치(20)는 이러한 가상 어드레스를 물리적 어드레스 5AF000, 3BF000, 2CF000, 1DF000, 7EF000, 6FF000으로 변환한다.
이러한 물리적 어드레스를 사용하여 메모리 장치(100)의 어드레스를 생성하게 된다. 물리적 어드레스의 특정 영역의 비트는 메모리 장치(100)의 로오 어드레스와 매칭된다.
즉, 메모리 관리 장치(20)는 물리적 어드레스 중 (A) 영역의 비트 정보를 메모리 장치(100)의 로오 리프레쉬 정보로 설정하여 메모리 제어부(30)에 출력한다. 메모리 장치(100)는 메모리 제어부(30)로부터 인가되는 로오 어드레스 정보에 대응하여 리프레쉬 동작을 스킵(Skip) 할 수 있다.
시스템은 메모리 관리 장치(20)를 통해 프로그램이 생성될 때 동적으로 메모리 영역을 할당하고, 프로그램이 사라질 때 다시 메모리 영역의 할당을 해제한다. 이에 따라, 메모리 관리 장치(20)는 다른 프로그램이 실행될 때 해당하는 메모리 영역이 할당될 수 있도록 관리한다. 이러한 방식을 통해 시스템은 한정되어 있는 물리적 메모리 영역을 더욱 효율적으로 관리할 수 있게 된다.
또한, 메모리 제어부(30)는 메모리 관리 장치(20)로부터 인가되는 물리적 어드레스 및 제어신호에 대응하여, 메모리 장치(100)의 동작을 제어하기 위한 명령신호 CMD 및 어드레스 ADD를 출력한다.
메모리 장치(100)는 메모리 제어부(30)로부터 인가되는 명령신호 CMD 및 어드레스 ADD에 대응하여 액티브 동작, 프리차지 동작, 리프레쉬 동작, 리드동작 또는 라이트동작 등을 수행한다. 이러한 메모리 장치(100)는 후술하는 리프레쉬 관리부(120)를 메모리 장치(100) 내에 포함할 수 있다.
컴퓨팅 시스템의 메모리 용량이 커질수록 그 메모리를 동작시키기 위한 전류가 커지게 된다. 특히, 디램(DRAM)은 그 특성상 리프레쉬 전류를 메모리 용량에 따라 비례하여 사용하기 때문에, 미래의 고용량 메모리 컴퓨팅 시스템에서 메모리의 리프레쉬 전류의 이슈가 가장 심각해 질 수 있다.
메모리 시스템은 기본적으로 모든 메모리 셀 어레이를 리프레쉬 한다. 그런데, 시스템에서 해당 영역을 사용하는지의 여부와 상관없이 모든 셀을 리프레쉬 하게 된다. 그러므로, 실제 사용하지 않는 영역에 대한 리프레쉬를 줄이는 것이 시스템의 신뢰성을 유지하면서 전류를 줄이는 방법이 된다.
메모리 시스템에서는 메모리 셀의 물리적 어드레스들을 실제 사용하는지에 대한 정보를 OS(Operating system) 메모리 관리 장치(20)에서 관리한다. OS 내부에는 메모리 관리 장치(20)를 동작시키기 위한 프로그램이 내장되어 있다. 그 프로그램을 통해 한정된 물리 메모리 영역을 여러 개의 프로그램이 사용할 수 있도록 동작한다. 그러므로, 실제 OS 프로그램을 통해 어떠한 물리적 어드레스 영역이 사용되는 영역인지, 아니면 버려진 영역인지 알 수 있다.
이상에서와 같이, 본 발명의 실시예는 시스템에서 프로그램을 사용하지 않는 영역과 사용하는 영역을 물리적 어드레스를 통해 구분한다. 메모리 장치(100)의 명령 디코더는 프로그램을 사용하지 않는 로오 어드레스와 프로그램을 사용하는 로오 어드레스에 대한 정보를 메모리 제어부(30)를 통해 메모리 관리장치(20)로부터 입력받는다.
그리고, 본 발명의 실시예는 프로그램을 사용하지 않는 영역은 메모리 장치(100)의 리프레쉬를 스킵(Skip) 하도록 제어하여 메모리 장치(100)의 리프레쉬 전류를 줄일 수 있도록 한다.
도 2는 도 1의 메모리 장치(100)에 관한 상세 구성도이다.
본 발명의 다른 실시예에 따른 메모리 장치(100)는 명령 디코더(110), 리프레쉬 관리부(120), 프리차지 제어부(130), 액티브 제어부(140), 메모리부(150)를 포함한다.
여기서, 리프레쉬 관리부(120)는 제어부(121), 모드 레지스터 세트(MRS; Mode Register Set, 122), 카운터(123), 조합부(124), 리프레쉬 제어부(125) 및 선택부(126)를 포함한다. 그리고, 메모리부(150)는 셀 어레이(151)와 로오 디코더(152) 및 컬럼 디코더(153)를 포함한다.
명령 디코더(110)는 메모리 제어부(30)로부터 인가되는 명령신호 CMD를 디코딩하여 액티브신호 PACT, 리프레쉬 명령신호 PREF 및 리프레쉬 스킵(Skip)신호 REF_SKIP를 출력한다.
여기서, 명령 디코더(110)는 액티브신호 PACT를 액티브 제어부(140)에 출력하고, 리프레쉬 명령신호 PREF를 리프레쉬 제어부(125)에 출력하며, 리프레쉬 스킵(Skip)신호 REF_SKIP를 모드 레지스터 세트(122)에 출력한다. 리프레쉬 스킵신호 REF_SKIP가 활성화된 상태에서는 리프레쉬 동작을 수행하지 않는다.
그리고, 리프레쉬 관리부(120)는 리프레쉬 명령신호 PREF, 액티브신호 PACT, 어드레스 ADD 및 리프레쉬 스킵신호 REF_SKIP에 대응하여 리프레쉬 동작을 제어하기 위한 리프레쉬신호 REF를 프리차지 제어부(130), 액티브 제어부(140)에 출력하고, 액티브 로오 어드레스 ATROW(예를 들면, 액티브 로오 어드레스 ATROW[0:15])를 메모리부(150)에 출력한다.
즉, 리프레쉬 관리부(120)는 리프레쉬 명령신호 PREF와, 리프레쉬 스킵신호 REF_SKIP의 활성화시 리프레쉬신호 REF를 비활성화시켜 출력한다. 그리고, 리프레쉬 스킵신호 REF_SKIP의 비활성화시 리프레쉬 명령신호 PREF에 대응하여 리프레쉬신호 REF를 제어한다.
이를 위해, 제어부(121)는 액티브신호 PACT와 어드레스 ADD를 입력받아 프리신호 FREE를 모드 레지스터 세트(122)에 출력한다. 여기서, 어드레스 ADD는 예를 들면, 래치 어드레스 TLA[15]로 설정될 수 있다. 래치 어드레스 TLA[15]는 메모리 제어부(30)로부터 버퍼링되어 래치된 어드레스 중 특정 어드레스일 수 있다. 제어부(121)는 노말 동작시 액티브신호 PACT가 활성화되면 래치 어드레스 TLA[15]에 대응하여 프리신호 FREE를 활성화시킨다.
그리고, 모드 레지스터 세트(122)는 리프레쉬 스킵신호 REF_SKIP와 프리신호 FREE를 입력받아 로오 제어신호 RA15_CTRL, RA15B_CTRL를 조합부(124)에 출력한다. 여기서, 로오 제어신호 RA15B_CTRL는 로오 제어신호 RA15_CTRL의 반전 신호이다. 모드 레지스터 세트(122)는 프리신호 FREE의 활성화시 로오 제어신호 RA15_CTRL, RA15B_CTRL를 리셋시킨다.
또한, 카운터(123)는 리프레쉬신호 iREF를 카운팅하여 로오 어드레스 RA[15]를 조합부(124)에 출력하고 로오 어드레스 RA[0:15]를 선택부(126)에 출력한다.
그리고, 조합부(124)는 로오 어드레스 RA[15]와 로오 제어신호 RA15_CTRL, RA15B_CTRL를 조합하여 리프레쉬 인에이블신호 EN_REF를 리프레쉬 제어부(125)에 출력한다. 이러한 조합부(124)는 복수의 인버터 IV1, IV2와, 복수의 낸드게이트 ND1~ND3를 포함한다.
여기서, 낸드게이트 ND1는 로오 어드레스 RA[15]와 로오 제어신호 RA15_CTRL를 낸드연산한다. 그리고, 낸드게이트 ND2는 인버터 IV1에 의해 반전된 로오 어드레스 RA[15]와 로오 제어신호 RA15B_CTRL를 낸드연산한다. 또한, 낸드게이트 ND3는 낸드게이트 ND1, ND2의 출력을 반전하여 인버터 IV2에 출력한다. 인버터 IV2는 낸드게이트 ND3의 출력을 반전하여 리프레쉬 인에이블신호 EN_REF를 출력한다.
예를 들어, 로오 어드레스 RA[15]가 하이 레벨이고, 로오 제어신호 RA15_CTRL가 하이 레벨인 경우 리프레쉬 인에이블신호 EN_REF가 로우 레벨이 되어 리프레쉬 동작이 이루어지지 않는다. 반면에, 로오 어드레스 RA[15]가 로우 레벨이고, 로오 제어신호 RA15B_CTRL가 하이 레벨인 경우 리프레쉬 인에이블신호 EN_REF가 하이 레벨이 되어 리프레쉬 동작이 수행된다.
리프레쉬 제어부(125)는 리프레쉬 명령신호 PREF와 리프레쉬 인에이블신호 EN_REF에 대응하여 리프레쉬신호 REF를 프리차지 제어부(130)와 액티브 제어부(140) 및 선택부(126)에 출력하고, 리프레쉬신호 iREF를 카운터(123)에 출력한다.
선택부(126)는 리프레쉬신호 REF에 대응하여 로오 어드레스 RA[0:15]와 어드레스 ADD 중 어느 하나를 선택한다. 여기서, 어드레스 ADD는 예를 들면, 래치 어드레스 TLA[0:15]로 설정될 수 있다. 래치 어드레스 TLA[0:15]는 메모리 제어부(30)로부터 버퍼링되어 래치된 어드레스일 수 있다.
그리고, 선택부(126)는 액티브 로오 어드레스 ATROW를 로오 디코더(152)에 출력한다. 예를 들어, 선택부(126)는 리프레쉬신호 REF가 하이 레벨인 경우 로오 어드레스 RA[0:15]에 대응하여 액티브 로오 어드레스 ATROW를 출력한다. 반면에, 선택부(126)는 리프레쉬신호 REF가 로우 레벨인 경우 외부 어드레스인 래치 어드레스 TLA[0:15]에 대응하여 액티브 로오 어드레스 ATROW를 출력한다.
그리고, 프리차지 제어부(130)는 리프레쉬신호 REF에 대응하여 프리차지신호 PRE_REF를 액티브 제어부(140)에 출력한다. 리프레쉬신호 REF가 활성화된 이후에 일정 시간이 지연된 후 액티브 제어부(140)를 프리차지시키기 위한 프리차지신호 PRE_REF를 활성화시킨다. 프리차지신호 PRE_REF가 활성화되는 경우 메모리부(150)의 디스에이블된 영역을 인에이블시키도록 할 수 있다.
즉, 메모리부(150)에서 다른 로오 영역을 액세스하기 위해서는 프리차지신호 PRE_REF를 리셋하여 다시 활성화되도록 제어할 수 있다. 이때, 해당하는 로오 라인이 인에이블된 로오 라인인지 디스에이블된 로오 라인인지에 대한 정보는 메모리 제어부(30)로부터 인가되는 어드레스 ADD, 예를 들어, 래치 어드레스 TLA[0:15]에 의해 알 수 있다.
또한, 액티브 제어부(140)는 프리차지 신호 PRE_REF, 액티브신호 PACT 및 리프레쉬신호 REF에 대응하여 로오 액티브신호 RACT를 로오 디코더(152)에 출력한다.
또한, 메모리부(150)의 셀 어레이(151)는 로오 디코더(152)와 컬럼 디코더(153)의 디코딩신호에 대응하여 선택된 셀에서 데이터의 리드 동작, 라이트 동작, 프리차지 동작 또는 리프레쉬 동작이 이루어진다. 그리고, 로오 디코더(152)는 액티브 로오 어드레스 ATROW와 로오 액티브신호 RACT에 대응하여 셀 어레이(151)의 로오 라인을 선택한다. 그리고, 컬럼 디코더(153)는 컬럼 어드레스에 대응하여 셀 어레이(151)의 컬럼 라인을 선택한다.
도 3는 도 2의 실시예에 따른 메모리 장치의 리프레쉬 방법을 설명하기 위한 흐름도이다.
먼저, MRP(Managed Refresh Process) 모드에 진입하여(단계 S1) 기본 설정값(Result)을 "FFFF.."(여기서, FFFF는 16 진수의 비트 값)로 설정하게 된다.(단계 S2) 그리고, 메모리 관리 장치(20)로부터 Py 값으로 물리적 어드레스를 로드하게 된다.(단계 S3) 즉, 물리적 어드레스 중 (A) 영역의 로오 어드레스를 추출한다.
이후에, 마스크(MASK) 값으로 "메모리의 로오 어드레스 영역 마스크"를 설정하고, Py 값은 Py＆MASK 값으로 설정한다.(단계 S4) 즉, 로오 어드레스를 모두 리드하여 (A) 영역에 해당하는 로오 어드레스를 페이지 사이즈별로 할당하게 된다. 반도체 장치(100)에서는 MASK 값을 참조하여 리프레쉬 동작 명령을 마스킹하여 무시하는 방식으로 리프레쉬 동작이 수행되지 않도록 제어할 수 있다. 그리고, 기본 설정값(Result)을 Result＆Py 값으로 설정한다.(단계 S5)
이후에, 메모리 관리 장치(20)의 운영 프로그램이 종료되었는지를 판단하게 된다.(단계 S6) 만약, 운영 프로그램이 종료되지 않은 경우 메모리 관리 장치(20)의 프로그램 ID 값을 하나씩 증가시켜 물리적 어드레스 Py 값을 순차적으로 로드한다.(단계 S7)
그리고, 운영 프로그램이 종료된 경우 기본 설정값(Result) 값이 모두 "0"인지를 판단한다.(단계 S8) 만약, 기본 설정값(Result)이 모두 "0"이 아닌 경우, 기본 설정값(Result)에서 "1"에 해당하는 로오 어드레스가 "0"인 영역에 대해 리프레쉬를 하지 않도록 모드 레지스터 세트(122)를 설정한다.(단계 S9)
반면에, 기본 설정값(Result) 값이 모두 "0"인 경우 기본 설정값(Result)을 "0000.."(여기서, 0000는 16 진수의 비트 값)으로 설정한다.(단계 S10) 그리고, 메모리 관리 장치(20)로부터 Py 값으로 물리적 어드레스를 로드하게 된다.(단계 S11) 즉, 물리적 어드레스 중 (A) 영역의 로오 어드레스를 추출한다.
이후에, 마스크(MASK) 값으로 "메모리의 로오 어드레스 영역 마스크"를 설정하고, Py 값은 Py＆MASK 값으로 설정한다.(단계 S12)(여기서, ＆는 앤드연산을 의미함) 그리고, 기본 설정값(Result)을 Result│Py 값으로 설정한다.(단계 S13)(여기서, │는 오아연산을 의미함)
이후에, 메모리 관리 장치(20)의 운영 프로그램이 종료되었는지를 판단하게 된다.(단계 S14) 만약, 운영 프로그램이 종료되지 않은 경우 메모리 관리 장치(20)의 프로그램 ID 값을 하나씩 증가시켜 물리적 어드레스 Py 값을 순차적으로 로드한다.(단계 S15)
그리고, 운영 프로그램이 종료된 경우 기본 설정값(Result)이 모두 "1"인지를 판단한다.(단계 S16) 만약, 기본 설정값(Result)이 모두 "1"이 아닌 경우, 기본 설정값(Result)에서 "0"에 해당하는 로오 어드레스가 "1"인 영역에 대해 리프레쉬를 하지 않도록 모드 레지스터 세트(122)를 설정한다.(단계 S17)
이상에서와 같은 리프레쉬 제어 동작의 알고리즘은 본 발명의 실시예에서는 중앙처리장치(10)에서 실행될 수 있다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 메모리 관리 장치(20)나 메모리 제어부(30)에서도 이러한 알로리즘이 실행될 수도 있다.
본 발명의 실시예 따른 메모리 장치의 리프레쉬 방법은, 크게 MRP(Managed Refresh Program) 단계, MRS(Mode Register Set) 설정 단계, MR(Managed Refresh, 리프레쉬 관리 모드) 단계 및 프리(FREE) 단계 등 네 단계로 구분될 수 있다.
여기서, MRP 단계는 메모리 관리 장치(20)의 OS가 동작하여 리프레쉬 프로그램을 관리하는 단계이다. 그리고, MRS 설정 단계는 메모리 제어부(30)가 메모리 장치(100)의 모드 레지스터 세트(122)를 세팅하는 단계이다. 또한, MR 단계는 메모리장치(100)가 모드 레지스터 세트(122)의 세팅 모드에 대응하여 리프레쉬 절감 동작을 수행하는 단계이다. 또한, 프리(FREE) 단계는 MR 단계를 벗어나는 단계이다.
각 단계의 동작을 더욱 상세하게 설명하면 다음과 같다.
첫 번째, MRP 단계는 OS 메모리 관리 장치(20)에서 시작될 수 있다. OS가 시스템 모니터링을 통해 메모리 할당 상황이 비교적 여유가 있는 경우 MRP 단계로 동작하도록 할 수 있다.
이는 OS에 존재하는 가비지 콜렉션(Garbage collection)과 같은 메모리 관리 동작과 유사한 상황이며, 시스템 성능 향상을 위해 할당된 여유 시간에 수행하게 할 수 있다. 기본적인 리프레쉬 절감은 메모리에 할당된 프로그램이 적은 경우에 가능하기 때문이다. 그래서, OS는 MRP 모드를 파워 다운(Power-down)의 개념으로 사용할 수 있다.
메모리 관리 장치(20)가 특정 조건에 부합하는 경우, 이 MRP 모드에 진입하여 MR(Managed Refresh)를 위한 선행 단계인 MRP 동작을 수행한다. MRP 단계에서는 도 1에 도시된 바와 같이 메모리 관리 장치(20)의 테이블(Table)을 사용한다.
메모리 관리 장치(20)의 테이블에서에서 프로그램 ID 마다 설정되어 있는 물리적 어드레스(Py) 중에서 메모리 장치(100)의 로오 어드레스에 해당하는 영역 (A)을 사용한다.
예를 들어, 도 4에 도시된 바와 같이, 메모리 관리 장치(20)의 테이블에 매핑된 물리적 어드레스가 5AF000, 3BF000, 2CF000, 1DF000, 7EF000, 6FF000이라고 한다.
그리고, 물리적 어드레스에서 상위 4 비트(1-Hexa)가 메모리 장치(100)의 로오 어드레스라고 가정한다. 물리적 어드레스에서 (A) 영역의 로오 어드레스들을 추출하여 전체 값들을 오아(OR) 연산한다.
(A) 영역 로오 어드레스 4 비트
5 0 1 0 1
3 0 0 1 1
2 0 0 1 0
1 0 0 0 1
7 0 1 1 1
6 0 1 1 0
OR 연산 결과 0 1 1 1
즉, 위의 [표 1]에서와 같이, 5 | 3 | 2 | 1 | 7 | 6의 오아 연산을 수행하게 되면,(여기서, |는 오아 연산을 의미함) 결과는 7이 된다.
7 = 4’b0111 이므로 이것이 의미하는 것은 물리적 어드레스 4 비트 로오 어드레스 RA[3], RA[2], RA[1], RA[0] 중에서 최상위 1 비트가 모두 "0"인 영역만 메모리 관리 장치(20)에서 관리하고 있다는 말이 된다. 즉, 4 비트의 로오 어드레스가 8을 넘지 않기 때문에, 메모리 장치(100)의 셀 어레이(151)에서 8 이상의 로오 어드레스는 리프레쉬 하지 않아도 된다는 것을 의미한다.
다른 예로, 도 5에 도시된 바와 같이, 메모리 관리 장치(20)의 테이블에 매핑된 물리적 로오 어드레스가 2AF000, 3BF000, 6CF000, ADF000, BEF000, EFF000, FFF000이라고 한다. 그리고, 물리적 어드레스에서 (A) 영역의 로오 어드레스들을 추출하여 전체 값들을 앤드(AND) 연산한다.
(A) 영역 로오 어드레스 4 비트
2 0 0 1 0
3 0 0 1 1
6 0 1 1 0
A 1 0 1 0
B 1 0 1 1
E 1 1 1 0
F 1 1 1 1
AND 연산 결과 0 0 1 0
즉, 위의 [표 1]에서와 같이, 2＆3＆6＆10＆11＆14＆15의 앤드 연산을 수행하게 되면,(여기서, ＆는 앤드 연산을 의미함) 결과는 2가 된다.
2 = 4’b0010 이므로 이것이 의미하는 것은 4 비트 로오 어드레스 RA[3], RA[2], RA[1], RA[0] 중 최하위 비트에서 2 번째 비트가 1(로오 어드레스 RA[1]=1)인 영역만 사용되고 있음을 의미한다. 이러한 경우 메모리 장치(100)의 셀 어레이(151)에서 로오 어드레스 중 하위 2 번째 비트가 "0"인 로오 어드레스는 리프레쉬를 수행하지 않아도 된다.
두 번째, MRS 단계는 OS에서 리프레쉬를 수행하지 않아도 되는 로오 어드레스의 베이컨시(Vacancy)를 찾아내고, 이를 토대로 하여 메모리 제어부(30)를 통해 메모리 장치(100)를 세팅하는 단계이다.
세 번째, 메모리 제어부(30)가 명령신호 CMD를 명령 디코더(110)에 인가하고, 모드 레지스터 세트(122)에 리프레쉬 스킵신호 REF_SKIP가 인가되면 MR 단계에 진입하게 된다. 이때, 제어부(121)에는 어드레스 ADD로 래치 어드레스 TLA[15]가 인가될 수 있다.
MR 모드를 수행하기 위해서는 로오 어드레스 RA가 로직 하이 레벨 또는 로직 로우 레벨인지에 따라 리프레쉬를 선택적으로 수행하도록 하는 회로가 필요하다.
이를 위해, 리프레쉬 관리부(120)는 로오 어드레스 RA[15]가 로직 하이 레벨일 때 리프레쉬를 스킵(Skip) 하게 된다. 이를 위해, 모드 레지스터 세트(122)는 로오 제어신호 RA15_CTRL를 하이 레벨로 출력한다. 이때, 로오 어드레스 RA[15]가 로직 하이 레벨이 되면 리프레쉬 인에이블신호 EN_REF가 로직 로우 레벨이 된다.
반대로, 리프레쉬 관리부(120)는 로오 어드레스 RA[15]가 로직 로우 레벨일 때 리프레쉬를 스킵하게 된다. 이를 위해, 모드 레지스터 세트(122)는 로오 제어신호 RA15B_CTRL를 하이 레벨로 출력한다. 이때, 로오 어드레스 RA[15]가 로직 로우 레벨이 되면 리프레쉬 인에이블신호 EN_REF가 로직 로우 레벨이 된다.
그러면, 리프레쉬 제어부(125)는 리프레쉬신호 REF를 로직 로우 레벨로 출력한다. 이에 따라, 액티브 제어부(140)는 로오 액티브신호 RACT를 로직 로우 레벨로 출력하여 메모리부(150)는 리프레쉬를 수행하지 않는다.
로오 액티브신호 RACT가 로우 레벨인 경우는 메모리 장치(100)의 해당 메모리 영역이 디스에이블 상태인 것을 나타낸다. 그러면, 로오 디코더(152)가 비활성화되어 해당 영역에 대해서는 리프레쉬 동작이 이루어지지 않는다.
메모리 장치(100)는 메모리 관리장치(20)와 메모리 제어부(30)에 의해 프로그램이 할당된다. 이에 따라, 메모리 장치(100)의 입장에서는 메모리부(150)의 데이터 영역이 인에이블(프로그램 할당) 되고, 디스에이블(프로그램 할당 해제)되는 상황을 알지 못한다. 이때, 메모리부(150)에서 프로그램 할당이 해제되는 메모리 영역은 의미 없는 영역이므로 리프레쉬를 수행할 필요가 없다.
이에 따라, 본 발명의 실시예는 메모리 관리 장치(20)의 물리적 어드레스에 대응하여 메모리 장치(100)의 데이터 영역 상에서 인에이블 된 영역만 리프레쉬를 수행한다. 따라서, 본 발명의 실시예는 불필요한 리프레쉬 동작으로 인한 리프레쉬 전류의 소모를 줄일 수 있도록 한다.
네 번째, 프리(FREE) 단계는 리프레쉬 스킵 모드를 해제하는 단계이다. 리프레쉬가 차단된 영역을 해제해야 하는 경우는 시스템이 그 영역을 사용할 때이다.
액티브 동작시 액티브신호 PACT가 활성화되어 해당하는 어드레스 ADD가 입력되면 제어부(121)는 프리신호 FREE를 하이 레벨로 활성화시킨다. 그러면, 모드 레지스터 세트(122)는 로오 제어신호 RA15_CTRL, RA15B_CTRL를 모두 비활성화시킨다.
예를 들면, 로오 제어신호 RA15_CTRL가 로우 레벨이 되고, 로오 어드레스 RA[15]가 하이 레벨인 경우 리프레쉬 인에이블신호 EN_REF가 로직 하이 레벨이 된다. 이에 따라, 메모리부(150)에서 리프레쉬 스킵 영역을 설정된 모드를 해제하도록 한다.
리프레쉬 스킵 영역이 해제된 경우 액티브 제어부(140)는 로오 액티브신호 RACT를 하이 레벨로 출력한다. 로오 액티브신호 RACT가 하이 레벨인 경우는 메모리부(150)의 해당 영역이 인에이블 상태인 것을 나타낸다. 그러면, 로오 디코더(152)가 활성화되어 해당 영역에 대해서 리프레쉬 동작이 수행된다.
본 발명의 실시예에서 리프레쉬 관리부(126)의 구성이 메모리 장치(100)에 구비되는 것을 그 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라 리프레쉬 관리부(126)의 구성은 메모리 관리 장치(20) 또는 메모리 제어부(30) 내에 포함될 수도 있으며, 메모리 관리 장치(20)와 메모리 제어부(30) 및 메모리 장치(100)의 외부에 별도의 위치할 수도 있다.
본 발명의 실시예가 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 실시예에 따른 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 액티브신호의 활성화시 리프레쉬신호에 대응하여 로오 액티브신호를 출력하는 액티브 제어부;
    리프레쉬 명령신호와 리프레쉬 스킵신호에 대응하여 사용되지 않는 로오 어드레스에 대해 리프레쉬 동작을 스킵하도록 상기 리프레쉬신호를 제어하고, 상기 리프레쉬 동작을 제어하기 위한 액티브 로오 어드레스를 출력하는 리프레쉬 관리부; 및
    상기 로오 액티브신호와 상기 액티브 로오 어드레스에 대응하여 사용되는 로오 어드레스에 해당하는 셀 어레이의 영역만 리프레쉬 동작을 수행하는 메모리부를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제 1항에 있어서,
    외부로부터 인가되는 명령신호를 디코딩하여 상기 액티브신호, 상기 리프레쉬 명령신호 및 상기 리프레쉬 스킵신호를 출력하는 명령 디코더; 및
    상기 리프레쉬신호에 대응하여 프리차지신호를 상기 액티브 제어부에 출력하는 프리차지 제어부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제 2항에 있어서, 상기 명령 디코더는
    상기 사용되지 않는 로오 어드레스와 상기 사용되는 로오 어드레스에 대한 정보를 외부의 메모리 관리장치로부터 입력받는 것을 특징으로 하는 메모리 장치.
  4. 제 1항에 있어서, 상기 리프레쉬 관리부는
    상기 리프레쉬 명령신호와 상기 리프레쉬 스킵신호의 활성화시 상기 리프레쉬신호를 비활성화시켜 출력하고,
    상기 리프레쉬 스킵신호의 비활성화시 상기 리프레쉬 명령신호에 대응하여 상기 리프레쉬신호를 제어하는 것을 특징으로 하는 메모리 장치.
  5. 제 1항에 있어서, 상기 리프레쉬 관리부는
    상기 리프레쉬 스킵신호와 프리신호에 대응하여 로오 제어신호를 출력하는 모드 레지스터 세트;
    상기 리프레쉬신호를 카운팅하여 로오 어드레스를 출력하는 카운터;
    상기 로오 어드레스와 상기 로오 제어신호를 조합하여 리프레쉬 인에이블신호를 출력하는 조합부;
    상기 리프레쉬 명령신호와 상기 리프레쉬 인에이블신호에 대응하여 상기 리프레쉬신호를 제어하는 리프레쉬 제어부; 및
    상기 리프레쉬신호에 대응하여 상기 카운터의 출력 어드레스와 외부의 어드레스 중 어느 하나를 선택하여 상기 액티브 로오 어드레스를 출력하는 선택부를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제 5항에 있어서, 상기 리프레쉬 관리부는
    상기 액티브신호와 상기 외부의 어드레스를 입력받아 상기 모드 레지스터 세트를 리셋시키기 위한 상기 프리신호를 생성하는 제어부를 더 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제 5항에 있어서, 상기 리프레쉬 관리부는
    상기 로오 어드레스 중 특정 제 1로오 어드레스가 하이 레벨이고, 상기 로오 제어신호가 하이 레벨인 경우 상기 리프레쉬 인에이블신호가 로우 레벨이 되어 리프레쉬 동작이 이루어지지 않고,
    상기 제 1로오 어드레스가 로우 레벨이고, 상기 로오 제어신호가 하이 레벨인 경우 상기 리프레쉬 인에이블신호가 하이 레벨이 되어 리프레쉬 동작이 수행되는 것을 특징으로 하는 메모리 장치.
  8. 제 5항에 있어서, 상기 선택부는
    상기 리프레쉬신호의 활성화시 상기 카운터의 출력 어드레스를 선택하고, 상기 리프레쉬신호의 비활성화시 상기 외부의 어드레스를 선택하는 것을 특징으로 하는 메모리 장치.
  9. 프로그램 명령을 인가받아 해당 프로그램을 실행하는 중앙처리장치;
    상기 중앙처리장치로부터 인가되는 명령신호에 대응하여 가상 어드레스와 물리적 어드레스를 매핑시키고, 프로그램이 실행되는 영역에만 리프레쉬 동작을 수행하기 위한 로오 어드레스 정보를 상기 물리적 어드레스에서 추출하는 메모리 관리 장치;
    상기 메모리 관리 장치로부터 인가되는 상기 로오 어드레스 정보에 대응하여 명령신호와 어드레스를 출력하는 메모리 제어부; 및
    상기 메모리 제어부로부터 인가되는 상기 명령신호와 상기 어드레스에 대응하여 리프레쉬 동작을 수행하되, 상기 메모리 관리 장치에 설정된 상기 로오 어드레스 정보에 대응하여 사용되는 메모리 영역에만 상기 리프레쉬 동작이 수행되는 메모리 장치를 포함하는 것을 특징으로 하는 시스템.
  10. 제 9항에 있어서,
    상기 물리적 어드레스에서 특정 영역에 대한 어드레스 비트를 상기 로오 어드레스 정보로 로드하고, 상기 특정 영역에 대한 어드레스 비트를 논리조합하여 로오 어드레스가 "0" 또는 "1"인 영역에 대해 리프레쉬를 스킵하도록 제어하는 것을 특징으로 하는 시스템.
  11. 제 9항에 있어서, 상기 메모리 관리 장치는
    프로그램 아이디, 상기 가상 어드레스, 상기 물리적 어드레스를 포함하는 테이블을 포함하여 운영 시스템에 의해 상기 테이블의 어드레스를 매핑시키는 것을 특징으로 하는 시스템.
  12. 제 9항에 있어서, 상기 메모리 장치는
    액티브신호의 활성화시 리프레쉬신호에 대응하여 로오 액티브신호를 출력하는 액티브 제어부;
    리프레쉬 명령신호와 리프레쉬 스킵신호에 대응하여 사용되지 않는 로오 어드레스에 대해 리프레쉬 동작을 스킵하도록 상기 리프레쉬신호를 제어하고, 상기 리프레쉬 동작을 제어하기 위한 액티브 로오 어드레스를 출력하는 리프레쉬 관리부; 및
    상기 로오 액티브신호와 상기 액티브 로오 어드레스에 대응하여 사용되는 로오 어드레스에 해당하는 셀 어레이의 영역만 리프레쉬 동작을 수행하는 메모리부를 포함하는 것을 특징으로 하는 시스템.
  13. 제 12항에 있어서,
    상기 메모리 제어부로부터 인가되는 명령신호를 디코딩하여 상기 액티브신호, 상기 리프레쉬 명령신호 및 상기 리프레쉬 스킵신호를 출력하는 명령 디코더; 및
    상기 리프레쉬신호에 대응하여 프리차지신호를 상기 액티브 제어부에 출력하는 프리차지 제어부를 더 포함하는 것을 특징으로 하는 시스템.
  14. 제 12항에 있어서, 상기 리프레쉬 관리부는
    상기 리프레쉬 명령신호와 상기 리프레쉬 스킵신호의 활성화시 상기 리프레쉬신호를 비활성화시켜 출력하고,
    상기 리프레쉬 스킵신호의 비활성화시 상기 리프레쉬 명령신호에 대응하여 상기 리프레쉬신호를 제어하는 것을 특징으로 하는 시스템.
  15. 제 12항에 있어서, 상기 리프레쉬 관리부는
    상기 리프레쉬 스킵신호와 프리신호에 대응하여 로오 제어신호를 출력하는 모드 레지스터 세트;
    상기 리프레쉬신호를 카운팅하여 로오 어드레스를 출력하는 카운터;
    상기 로오 어드레스와 상기 로오 제어신호를 조합하여 리프레쉬 인에이블신호를 출력하는 조합부;
    상기 리프레쉬 명령신호와 상기 리프레쉬 인에이블신호에 대응하여 상기 리프레쉬신호를 제어하는 리프레쉬 제어부; 및
    상기 리프레쉬신호에 대응하여 상기 카운터의 출력 어드레스와 상기 메모리 제어부로부터 인가되는 어드레스 중 어느 하나를 선택하여 상기 액티브 로오 어드레스를 출력하는 선택부를 포함하는 것을 특징으로 하는 시스템.
  16. 제 15항에 있어서, 상기 리프레쉬 관리부는
    상기 액티브신호와 상기 메모리 제어부로부터 인가되는 어드레스를 입력받아 상기 모드 레지스터 세트를 리셋시키기 위한 상기 프리신호를 생성하는 제어부를 더 포함하는 것을 특징으로 하는 시스템.
  17. 제 15항에 있어서, 상기 리프레쉬 관리부는
    상기 로오 어드레스 중 특정 제 1로오 어드레스가 하이 레벨이고, 상기 로오 제어신호가 하이 레벨인 경우 상기 리프레쉬 인에이블신호가 로우 레벨이 되어 리프레쉬 동작이 이루어지지 않고,
    상기 제 1로오 어드레스가 로우 레벨이고, 상기 로오 제어신호가 하이 레벨인 경우 상기 리프레쉬 인에이블신호가 하이 레벨이 되어 리프레쉬 동작이 수행되는 것을 특징으로 하는 시스템.
  18. 제 15항에 있어서, 상기 선택부는
    상기 리프레쉬신호의 활성화시 상기 카운터의 출력 어드레스를 선택하고, 상기 리프레쉬신호의 비활성화시 상기 메모리 제어부로부터 인가되는 어드레스를 선택하는 것을 특징으로 하는 시스템.
  19. 메모리 관리장치의 테이블에서 가상 어드레스와 물리적 어드레스를 매핑시키고, 상기 물리적 어드레스의 특정 비트를 로드하여 메모리 장치의 리프레쉬 동작을 마스킹하기 위한 신호를 설정하는 단계;
    상기 메모리 장치의 리프레쉬 동작을 마스킹하기 위한 신호를 상기 메모리 장치의 모드 레지스터 세트에 설정하는 단계;
    리프레쉬 관리 모드의 진입시 상기 모드 레지스터 세트에 설정된 로오 제어신호와 리프레쉬신호에 대응하여 사용되는 메모리 영역에 대해서만 리프레쉬를 수행하는 단계; 및
    상기 리프레쉬 관리 모드를 해제하는 단계를 포함하는 것을 특징으로 하는 리프레쉬 방법.
  20. 제 19항에 있어서, 상기 리프레쉬 동작을 마스킹하기 위한 신호를 설정하는 단계는
    상기 물리적 어드레스에서 특정 영역에 대한 어드레스 비트를 상기 로오 어드레스의 정보로 로드하는 단계; 및
    상기 특정 영역에 대한 어드레스 비트를 논리조합하여 상기 리프레쉬 동작을 마스킹하기 위한 신호를 생성하고, 로오 어드레스가 "0" 또는 "1"인 영역에 대해 리프레쉬를 스킵하도록 제어하는 단계를 포함하는 것을 특징으로 하는 리프레쉬 방법.
KR1020150169382A 2015-11-30 2015-11-30 메모리 장치, 리프레쉬 방법 및 이를 포함하는 시스템 KR20170063240A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150169382A KR20170063240A (ko) 2015-11-30 2015-11-30 메모리 장치, 리프레쉬 방법 및 이를 포함하는 시스템
US15/066,098 US9728244B2 (en) 2015-11-30 2016-03-10 Memory device, refresh method, and system including the same
CN201610150640.XA CN106816169B (zh) 2015-11-30 2016-03-16 存储器件、刷新方法以及包括其的系统
US15/637,067 US10121527B2 (en) 2015-11-30 2017-06-29 Memory device, refresh method, and system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150169382A KR20170063240A (ko) 2015-11-30 2015-11-30 메모리 장치, 리프레쉬 방법 및 이를 포함하는 시스템

Publications (1)

Publication Number Publication Date
KR20170063240A true KR20170063240A (ko) 2017-06-08

Family

ID=58777738

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150169382A KR20170063240A (ko) 2015-11-30 2015-11-30 메모리 장치, 리프레쉬 방법 및 이를 포함하는 시스템

Country Status (3)

Country Link
US (2) US9728244B2 (ko)
KR (1) KR20170063240A (ko)
CN (1) CN106816169B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102578002B1 (ko) * 2018-07-03 2023-09-14 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8266408B2 (en) * 2009-03-17 2012-09-11 Memoir Systems, Inc. System and method for storing data in a virtualized high speed memory system
JP2012033228A (ja) * 2010-07-30 2012-02-16 Elpida Memory Inc 半導体装置および半導体装置の制御方法
US20130100755A1 (en) * 2011-10-21 2013-04-25 Samsung Electronics Co., Ltd. Semiconductor memory device implementing comprehensive partial array self refresh scheme
KR102089665B1 (ko) * 2012-12-28 2020-04-14 삼성전자주식회사 메모리 모듈 및 메모리 시스템
KR102120825B1 (ko) 2013-01-03 2020-06-09 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Also Published As

Publication number Publication date
US9728244B2 (en) 2017-08-08
CN106816169A (zh) 2017-06-09
US10121527B2 (en) 2018-11-06
CN106816169B (zh) 2020-09-01
US20170301387A1 (en) 2017-10-19
US20170154670A1 (en) 2017-06-01

Similar Documents

Publication Publication Date Title
CN107025927B (zh) 执行锤刷新操作的存储器设备和包括其的存储器系统
US9286157B2 (en) Address detection circuit and memory including the same
US8681578B2 (en) Semiconductor device that performs refresh operation
US8547759B2 (en) Semiconductor device performing refresh operation
KR100621619B1 (ko) 리플레쉬 동작을 수행하는 반도체 메모리 장치
CN112669889A (zh) 用于动态目标刷新窃取的设备和方法
US8358554B2 (en) Semiconductor memory device performing partial self refresh and memory system including same
US20070022245A1 (en) Method of controlling refresh operation in multi-port dram and a memory system using the method
KR100685547B1 (ko) 메모리 제어 시스템 및 메모리 뱅크 리프레쉬 방법
US8406074B2 (en) Semiconductor device
US20070133331A1 (en) Device and method for reducing refresh current consumption
US9886992B2 (en) Memory device and system including the same
US6851017B2 (en) Semiconductor memory
US20060221744A1 (en) Refresh circuit for use in semiconductor memory device and operation method thereof
KR102501651B1 (ko) 리프레쉬 제어 장치
US10121527B2 (en) Memory device, refresh method, and system including the same
KR20180010805A (ko) 리프레쉬 제어 장치 및 이를 포함하는 메모리 장치
KR100618858B1 (ko) 리프레쉬 수행 시 리프레쉬 할 뱅크의 개수를 가변할 수있는 반도체 메모리 장치 및 그 리프레쉬 방법
KR20090126976A (ko) 자동 리프레쉬 제어회로
US9627026B1 (en) Refresh control device
KR20130044129A (ko) 종합적인 파아셜 어레이 셀프 리프레쉬 스킴을 구현하는 반도체 메모리 장치
CN116529821A (zh) 用于刷新便携式计算设备的存储器的方法和系统
KR20050094998A (ko) 리프레시 카운터