KR102133233B1 - 반도체 메모리 장치 및 메모리 시스템 - Google Patents

Abstract

반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 회로 및 입출력 게이팅 회로를 포함한다. 상기 에러 정정 회로는 복수의 단위 데이터들을 구비하는 제1 메인 데이터를 수신하고, 상기 제1 메인 데이터와 상기 메모리 셀 어레이에 기저장된 초기 데이터에 기초하여 제2 메인 데이터와 패리티 데이터를 생성하고, 상기 제2 메인 데이터와 상기 패리티 데이터를 구비하는 코드 워드를 제공한다. 상기 입출력 게이팅 회로는 상기 제2 메인 데이터의 일부를 상기 메모리 셀 어레이에 기입하는 부분 갱신 동작을 수행하는 경우, 상기 제2 메인 데이터 중 상기 메모리 셀 어레이에 기입되지 않을 단위 데이터에 대하여는 상기 초기 데이터를 독출하여 상기 에러 정정 회로에 제공하고 상기 에러 정정 회로에서 정정된 초기 데이터를 제공받아 상기 메모리 셀 어레이에 재기입한다.

Description

반도체 메모리 장치 및 메모리 시스템{Semiconductor memory device and memory system including the same}

본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.

반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가할 것으로 예상된다.

이에 따라, 본 발명의 일 목적은 비트 에러 비율을 감소시킬 있는 반도체 메모리 장치를 제공하는데 있다.

본 발명의 다른 목적은 상기 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는데 있다.

본 발명의 또 다른 목적은 반도체 메모리 장치의 데이터 기입 방법을 제공하는데 있다.

상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 회로 및 입출력 게이팅 회로를 포함한다. 상기 에러 정정 회로는 복수의 단위 데이터들을 구비하는 제1 메인 데이터를 수신하고, 상기 제1 메인 데이터와 상기 메모리 셀 어레이에 기저장된 초기 데이터에 기초하여 제2 메인 데이터와 패리티 데이터를 생성하고, 상기 제2 메인 데이터와 상기 패리티 데이터를 구비하는 코드 워드를 제공한다. 상기 입출력 게이팅 회로는 상기 제2 메인 데이터의 일부를 상기 메모리 셀 어레이에 기입하는 부분 갱신 동작을 수행하는 경우, 상기 제2 메인 데이터 중 상기 메모리 셀 어레이에 기입되지 않을 단위 데이터에 대하여는 상기 초기 데이터를 독출하여 상기 에러 정정 회로에 제공하고 상기 에러 정정 회로에서 정정된 초기 데이터를 제공받아 상기 메모리 셀 어레이에 재기입한다.

예시적인 실시예에 있어서, 상기 입출력 게이팅 회로는 데이터 마스크 신호 및 외부로부터 입력되는 어드레스로부터 추출된 내부 어드레스 신호 중 적어도 하나에 응답하여 상기 부분 갱신 동작을 수행할 수 있다.

예시적인 실시예에 있어서, 상기 입출력 게이팅 회로는 데이터 마스크 신호에 응답하여 상기 부분 갱신 동작을 수행할 수 있다. 상기 에러 정정 회로는 상기 제2 메인 데이터를 인코딩하여 상기 코드 워드를 생성하는 인코더; 및 상기 입출력 게이팅 회로로부터 상기 초기 데이터를 제공받고, 상기 초기 데이터에 포함된 에러를 정정하여 상기 인코더에 제공하는 디코더를 포함할 수 있다.

일 실시예에서, 상기 인코더는 상기 정정된 초기 데이터를 상기 제1 메인 데이터에 포함시켜 상기 제2 메인 데이터로서 상기 입출력 게이팅 회로에 제공할 수 있다.

일 실시예에서, 상기 디코더는 상기 메모리 셀 어레이에 기저장된 초기 패리티 데이터를 이용하여 상기 초기 데이터에 포함된 에러를 정정하고 상기 정정된 초기 데이터를 상기 인코더에 제공할 수 있다.

일 실시예에서, 상기 입출력 게이팅 회로는 상기 데이터 마스크 신호에 응답하여 마스크되지 않는 단위 데이터에 대하여는 상기 제1 메인 데이터의 상응하는 단위 데이터를 상기 메모리 셀 어레이이 기입할 수 있다.

일 실시예에서, 상기 입출력 게이팅 회로는 상기 코드 워드를 수신하는 기입 드라이버; 상기 데이터 마스크 신호를 수신하고 상기 기입 드라이버를 제어하는 마스크 로직; 상기 기입 드라이버로부터의 기입 코드 워드와 상기 메모리 셀 어레이로부터의 독출 코드 워드를 게이팅하는 게이팅부; 및 상기 독출 코드 워드를 저장하는 래치부를 포함할 수 있다.

상기 래치부는 모드 신호가 마스크된 기입 동작을 나타내는 경우, 디코딩된 칼럼 어드레스 신호에 응답하여 상기 초기 데이터를 상기 메모리 셀 어레이로부터 상기 에러 정정 회로에 제공할 수 있다.

상기 기입 드라이버는 상기 마스크된 기입 동작의 수행시에 상기 마스크 로직의 제어에 따라 상기 마스크되는 단위 데이터에 대하여는 상기 정정된 초기 데이터의 상응하는 단위 데이터를 상기 메모리 셀 어레이에 재기입하고, 마스크되지 않는 단위 데이터에 대하여는 상기 제1 메인 데이터의 상응하는 단위 데이터를 상기 메모리 셀 어레이에 기입할 수 있다.

예시적인 실시예에 있어서, 상기 제1 메인 데이터의 크기는 상기 제2 메인 데이터의 크기보다 작을 수 있다. 상기 입출력 게이팅 회로는 외부로부터 입력되는 어드레스로부터 추출된 내부 어드레스 신호에 응답하여 상기 부분 갱신 동작을 수행할 수 있다.

일 실시예에서, 상기 입출력 게이팅 회로는 상기 코드 워드를 수신하는 기입 드라이버; 상기 외부로부터 입력되는 어드레스에 응답하여 내부 데이터 마스크 신호와 상기 내부 어드레스 신호를 생성하는 어드레스 로직; 상기 내부 데이터 마스크 신호를 수신하고 상기 기입 드라이버를 제어하는 마스크 로직; 상기 내부 어드레스 신호에 응답하여 기입 코드 워드와 상기 메모리 셀 어레이로부터의 독출 코드 워드를 게이팅하는 게이팅부; 및 상기 독출 코드 워드를 저장하는 래치부를 포함할 수 있다.

상기 어드레스 로직은 상기 외부로부터 입력되는 어드레스의 하위 비트의 일부를 생략하여 상기 내부 어드레스 신호를 생성할 수 있다.

상기 래치부는 모드 신호가 부분 기입 동작을 나타내는 경우, 상기 내부 어드레스 신호에 응답하여 상기 제2 메인 데이터에 상응하는 초기 데이터를 상기 메모리 셀 어레이로부터 상기 에러 정정 회로에 제공할 수 있다.

상기 기입 드라이버는 상기 부분 기입 동작의 수행시에, 상기 마스크 로직의 제어에 따라 상기 갱신할 단위 데이터에 대하여는 상기 제1 메인 데이터의 상응하는 단위 데이터를 상기 메모리 셀 어레이에 기입하고, 갱신하지 않을 단위 데이터에 대하여는 상기 정정된 초기 데이터의 상응하는 단위 데이터를 상기 메모리 셀 어레이에 재기입할 수 있다.

예시적인 실시예에 있어서, 상기 입출력 게이팅 회로는 데이터 마스크 신호 및 외부로부터 입력되는 어드레스로부터 추출된 내부 어드레스 신호에 응답하여 상기 부분 갱신 동작을 수행할 수 있다.

상기 입출력 게이팅 회로는 상기 코드 워드를 수신하는 기입 드라이버; 상기 데이터 마스크 신호 및 상기 외부로부터 입력되는 어드레스에 응답하여 내부 데이터 마스크 신호와 상기 내부 어드레스 신호를 생성하는 어드레스 로직; 상기 내부 데이터 마스크 신호를 수신하고 상기 기입 드라이버를 제어하는 마스크 로직; 상기 내부 어드레스 신호에 응답하여 기입 코드 워드와 상기 메모리 셀 어레이로부터의 독출 코드 워드를 게이팅하는 게이팅부; 및 상기 독출 코드 워드를 저장하는 래치부를 포함할 수 있다.

예시적인 실시예에 있어서, 상기 에러 정정 회로는 상기 초기 데이터에 대하여 온-칩 에러 정정 동작을 수행할 수 있다.

예시적인 실시예에 있어서, 상기 에러 정정 회로와 상기 입출력 게이팅 회로는 상기 초기 데이터에 대하여 온-칩(on-chip) 독출-정정-기입(read-modify-write) 동작을 수행할 수 있다.

예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 LPDDR4(Low Power Double Date Rate4) 모바일 디램(DRAM)일 수 있다.

상기 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예에 따른 메모리 시스테은 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 반도체 메모리 장치에 복수의 단위 데이터들을 포함하는 제1 메인 데이터와 상기 단위 데이터들 각각에 대한 데이터 마스크 신호를 제공하여 상기 반도체 메모리 장치가 부분 갱신 동작을 수행하도록 한다. 상기 반도체 메모리 장치는 상기 부분 갱신 동작의 수행시에 마스크되거나 갱신하지 않을 단위 데이터에 대하여는 메모리 셀 어레이에 기저장된 초기 데이터를 독출하고 독출된 초기 데이터의 에러를 정정하고 정정된 초기 데이터를 상기 메모리 셀 어레이에 재기입한다.

예시적인 실시예에 있어서, 상기 반도체 메모리 장치는 상기 메모리 셀 어레이, 에러 정정 회로 및 입출력 게이팅 회로를 포함할 수 있다. 상기 에러 정정 회로는 상기 제1 메인 데이터를 수신하고, 상기 제1 메인 데이터와 상기 초기 데이터에 기초하여 제2 메인 데이터와 패리티 데이터를 생성하고, 상기 제2 메인 데이터와 상기 패리티 데이터를 구비하는 코드 워드를 제공할 수 있다. 상기 입출력 게이팅 회로는 상기 제2 메인 데이터의 일부를 상기 메모리 셀 어레이에 기입하는 부분 갱신 동작을 수행하는 경우, 상기 제2 메인 데이터 중 상기 메모리 셀 어레이에 기입되지 않을 단위 데이터에 대하여는 상기 초기 데이터를 독출하여 상기 에러 정정 회로에 제공하고 상기 에러 정정 회로에서 정정된 초기 데이터를 제공받아 상기 메모리 셀 어레이에 재기입할 수 있다.

일 실시예에서, 상기 입출력 게이팅 회로는 데이터 마스크 신호에 응답하여 상기 부분 갱신 동작을 수행할 수 있다. 상기 에러 정정 회로는 상기 제2 메인 데이터를 인코딩하여 상기 코드 워드를 생성하는 인코더; 상기 입출력 게이팅 회로로부터 상기 초기 데이터를 제공받고, 상기 초기 데이터에 포함된 에러를 정정하여 상기 인코더에 제공하는 디코더를 포함할 수 있다.

일 실시예에서, 상기 제1 메인 데이터의 크기는 상기 제2 메인 데이터의 크기보다 작고, 상기 입출력 게이팅 회로는 외부로부터 입력되는 어드레스로부터 추출된 내부 어드레스 신호에 응답하여 상기 부분 갱신 동작을 수행할 수 있다. 상기 입출력 게이팅 회로는 상기 코드 워드를 수신하는 기입 드라이버; 상기 외부로부터 입력되는 어드레스에 응답하여 내부 데이터 마스크 신호와 상기 내부 어드레스 신호를 생성하는 어드레스 로직; 상기 내부 데이터 마스크 신호를 수신하고 상기 기입 드라이버를 제어하는 마스크 로직; 상기 내부 어드레스 신호에 응답하여 기입 코드 워드와 상기 메모리 셀 어레이로부터의 독출 코드 워드를 게이팅하는 게이팅부; 및 상기 독출 코드 워드를 저장하는 래치부를 포함할 수 있다.

상기 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 기입 방법에서는 상기 반도체 메모리 장치에 대한 기입 동작이 마스크된 기입 동작인지 여부를 판단한다. 상기 판단의 결과 상기 기입 동작이 마스크된 기입 동작인 경우, 상기 반도체 메모리 장치의 타겟 페이지로부터 초기 데이터를 독출하고, 에러 정정 회로에서 상기 초기 데이터에 포함된 초기 패리티 데이터를 이용하여 상기 초기 데이터의 에러를 정정하고, 상기 에러 정정 회로에서 제1 메인 데이터와 상기 정정된 초기 데이터에 기초하여 제2 메인 데이터와 패리티 데이터를 생성하고, 상기 제1 메인 데이터의 각 단위 데이터의 마스크 비트가 0인지 여부를 판단하고, 단위 데이터의 마스크 비트가 0인 경우, 해당 단위 데이터에 대하여 상기 제1 메인 데이터를 타겟 페이지에 기입하고, 단위 데이터의 마스크 비트가 0이 아닌 경우, 해당 단위 데이터에 대하여 상기 정정된 초기 데이터를 타겟 페이지에 기입한다.

상기 판단의 결과 상기 기입 동작이 마스크된 기입 동작이 아닌 경우에, 상기 제1 메인 데이터의 크기가 상기 제2 메인 데이터의 크기보다 작은지 여부를 판단하고, 상기 제1 메인 데이터의 크기가 상기 제2 메인 데이터의 크기보다 작은 경우, 외부 어드레스로부터 추출된 내부 어드레스 신호에 응답하여 타겟 페이지의 초기 데이터를 독출하고, 상기 초기 데이터에 포함된 초기 패리티 데이터를 이용하여 상기 초기 데이터의 에러를 정정하여 에러 정정 회로에 제공하고, 상기 제1 메인 데이터와 상기 에러가 정정된 초기 데이터에 기초하여 상기 제2 메인 데이터와 패리티 데이터를 생성하고, 상기 제2 메인 데이터와 상기 패리티 데이터를 타겟 페이지에 기입할 수 있다.

본 발명에 실시예들에 따르면, 반도체 메모리 장치는 데이터 마스크 신호(DM) 또는 내부 어드레스 신호에 응답하여 부분 갱신 동작의 수행시에 상기 마스크되거나 갱신하지 않을 단위 데이터에 대하여는 에러가 정정된 초기 데이터를 메모리 셀 어레이에 재기입함으로써 하나의 코드워드에 포함되는 에러의 수를 에러 정정 회로의 에러 정정 능력 이하로 만들 수 있다. 따라서 공정 스케일링의 감소에 따라 비트 에러 비율이 대폭적으로 증가하여도 에러 정정 회로가 이를 처리할 수 있다.

도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치들 중 하나의 구성을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 에러 정정 회로와 입출력 게이팅 회로의 구성을 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 초기화되기 전의 타겟 페이지의 상태를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 초기화 된 후 기입 동작이 수행되기 전의 타겟 페이지의 상태를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치에 기입될 데이터를 나타낸다.
도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 초기 데이터를 독출하여 에러를 정정하는 것을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 기입 데이터를 인코딩하는 것을 나타낸다.
도 10은 종래의 반도체 메모리 장치에서 마스크된 기입 동작을 수행되는 것을 나타낸다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치에서 마스크된 기입 동작이 수행하는 것을 나타낸다.
도 12는 본 발명의 일 실시예에 따른 도 3의 에러 정정 회로와 입출력 게이팅 회로의 구성을 나타내는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치에 부분 기입 동작이 수행되기 전의 타겟 페이지의 상태와 반도체 메모리 장치에 기입될 데이터를 나타낸다.
도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 초기 데이터를 독출하여 에러를 정정하는 것을 나타낸다.
도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 기입 데이터를 인코딩하는 것을 나타낸다.
도 16은 본 발명의 실시예에 따른 반도체 메모리 장치에서 부분 기입 동작이 수행되는 것을 나타낸다.
도 17은 본 발명의 일 실시예에 따른 도 3의 에러 정정 회로와 입출력 게이팅 회로의 구성을 나타내는 블록도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 수행되는 기입 동작을 나타내는 흐름도이다.
도 19는 도 18의 데이터 기입 방법에서 일반 기입 동작을 수행하는 단계를 보다 상세히 나타내는 흐름도이다.
도 20은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 22는 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.

도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 메모리 장치들(200a~200n)을 포함할 수 있다.

호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.

메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200n) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 메모리 장치들(200a~200n)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).

또한, 메모리 컨트롤러(100)는 메모리 장치들(200a~200n)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 메모리 장치들(200a~200n)의 동작을 제어한다.

실시예에 따라, 메모리 장치들(200a~200n) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.

도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.

도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 메모리 장치(200a)만을 예로 들어 설명한다.

도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202), 데이터 핀(103, 203) 및 별도의 핀(104, 204)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 메인 데이터(MD)를 교환하고, 별도의 핀들(104, 204)은 전송선(TL4)을 통하여 데이터 마스크 신호(DM)를 전송할 수 있다. 후술되는 바와 같이 반도체 메모리 장치(200a)는 데이터 마스크 신호(DM) 또는 내부에서 생성된 내부 어드레스 신호중 적어도 하나에 응답하여 메인 데이터(MD)를 포함하는 코드워드를 기입하는 기입 동작의 수행시에 코드 워드의 일부를 메모리 셀 어레이에 기입하는 부분 갱신 동작(또는 부분 기입 동작)을 수행할 수 있다. 즉 본 발명의 실시예들에서는 반도체 메모리 장치(200a)는 데이터 마스크 신호(MD)에 응답하여 메모리 셀 어레이에 대하여 마스크된 기입 동작을 수행할 수 있고, 일반 기입 동작의 수행시에는 외부로부터 입력되는 어드레스로부터 추출된 내부 어드레스 신호의 하위 비트의 일부를 마스크 비트로 사용하여 데이터를 마스킹하는 부분 기입 동작을 수행할 수 있다. 또한 반도체 메모리 장치(200a)는 데이터 마스크 신호(DM)와 내부 어드레스 신호에 기초하여 마스크된 기입 동작과 부분 기입 동작을 동시에 수행할 수도 있다. 본 명세서에서는 마스크된 기입 동작과 부분 기입 동작을 통칭하여 부분 갱신 동작(partial updating operation)이라 칭한다.

도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(20)의 요청에 기초하여 데이터 핀(103, 203)을 통해 메모리 장치(200a)로 데이터를 입력하거나 메모리 장치(200a)로부터 데이터를 출력할 수 있다. 또한, 메모리 컨트롤러(100)는 어드레스 핀(102, 202)을 통해 메모리 장치(200a)로 어드레스를 입력하거나, 메모리 장치(200a)로부터 어드레스를 출력할 수 있다. 또한 메모리 장치(200a)는 별도의 핀들(104, 204)을 통하여 메모리 컨트롤러(100)로부터 데이터 마스크 신호(DM)를 전송받을 수 있다.

즉 메모리 컨트롤러(100)는 반도체 메모리 장치(200a)에 데이터 마스크 신호(DM)를 전송하여 반도체 메모리 장치(200a)가 복수의 단위 데이터들을 포함하는 메인 데이터(MD)에 대하여 마스크된 기입 동작을 수행하도록 한다. 반도체 메모리 장치(200a)는 상기 마스크된 기입 동작의 수행시에 마스크될 단위 데이터에 대하여는 반도체 메모리 장치(200a)의 초기화 후에 메모리 셀 어레이에 저장된 초기 데이터를 독출하고, 독출된 초기 데이터의 에러를 정정하고 정정된 초기 데이터를 메모리 셀 어레이에 재기입할 수 있다.

도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치들 중 하나의 구성을 나타내는 블록도이다.

반도체 메모리 장치(200a)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 에러 체크 정정(error check and correction; 이하 ECC) 회로(300), 데이터 입출력 버퍼(299) 및 리프레쉬 어드레스 생성기(297)를 포함할 수 있다.

상기 메모리 셀 어레이는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 3에는 4개의 뱅크들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.

또한, 실시예에 따라, 반도체 메모리 장치(200a)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate)4 SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)이거나, 리프레쉬 동작이 필요한 임의의 반도체 메모리 장치일 수 있다.

어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.

뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.

로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 어드레스 생성기(297)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.

제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.

컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.

제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.

입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.

제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 메인 데이터(MD)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 메인 데이터(MD)는 ECC 회로(300)와 데이터 입출력 버퍼(299)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(299)에 제공될 수 있다. 데이터 입출력 버퍼(299)에 제공된 메인 데이터(MD)는 ECC 회로(300)에서 인코딩되고, 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.

데이터 입출력 버퍼(299)는 메모리 컨트롤러(100)로부터의 메인 데이터(MD)를 ECC 회로(300)에 제공하고, 메모리 컨트롤러(100)로부터의 데이터 마스크 신호(DM)를 입출력 게이팅 회로(290)에 제공할 수 있다.

ECC 회로(300)는 데이터 입출력 버퍼(299)로부터 복수의 단위 데이터들을 구비하는 메인 데이터(MD)를 수신하고, 메인 데이터(MD)를 인코딩하여 패리티 데이터를 생성하고 메인 데이터(MD)와 패리티 데이터를 포함하는 코드 워드(CW)를 입출력 게이팅 회로(300)에 제공할 수 있다. 또한 ECC 회로(300)는 입출력 게이팅 회로(290)로부터 독출 코드 워드(CW)를 수신하고, 독출 코드 워드(CW)를 디코딩하여 독출 메인 데이터(MD)를 데이터 입출력 버퍼(299)에 제공할 수 있다.

또한 ECC 회로(300)는 제어 로직(210)으로부터 모드 신호(MS)가 마스크된 기입 동작을 포함하는 부분 갱신 동작을 나타내는 경우에, 마스크될 단위 데이터에 대하여는 반도체 메모리 장치(200a)의 상기 메모리 셀 어레이에 기저장된 초기화 데이터를 독출하고 독출된 초기 데이터의 에러를 정정하고, 마스크되지 않은 상기 메인 데이터를 상기 메모리 셀 어레이에 기입할 때 상기 정정된 초기 데이터를 상기 메모리 셀 어레이에 재기입할 수 있다. 따라서 비트 에러 비율을 감소시킬 수 있다.

제어 로직(210)은 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 또한 제어 로직(210)은 반도체 메모리 장치(200a)가 마스크된 기입 동작을 포함하는 부분 기입 동작을 수행하도록 모드 신호(MS)를 생성할 수 있다. 제어 로직(210a)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 반도체 메모리 장치(200)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다. 또한, 제어 로직(210)은 리프레쉬 어드레스 생성기(297)가 리프레쉬를 위한 리프레쉬 로우 어드레스(REF_ADDR)를 생성하도록 리프레쉬 어드레스 생성기(297)를 제어할 수 있다.

즉 반도체 메모리 장치(200a)는 데이터 마스크 신호(DM) 또는 외부에서 입력되는 어드레스로부터 추출된 내부 어드레스 신호에 응답하여 코드 워드에 대한 상기 부분 갱신 동작을 수행하는 경우, 마스크되거나 갱신하지 않을 단위 데이터에 대하여는 상기 메모리 셀 어레이에 기저장된 초기 데이터를 독출하여 에러 정정 회로(300)에 제공하고 에러 정정 회로(300)에서 정정된 초기 데이터를 제공받아 메모리 셀 어레이에 재기입할 수 있다.

도 4는 본 발명의 일 실시예에 따른 도 3의 에러 정정 회로와 입출력 게이팅 회로의 구성을 나타내는 블록도이다.

도 4를 참조하면, ECC 회로(300a)는 인코더(310a) 및 디코더(320a)를 포함할 수 있다. 입출력 게이팅 회로(290a)는 게이팅부(291a), 마스크 로직(292a), 기입 드라이버(293a) 및 래치부(294a)를 포함할 수 있다.

인코더(310a)는 기입 동작시에 메모리 컨트롤러(100)로부터 메인 데이터(MD, 또는 기입 메인 데이터를 수신하고, 메인 데이터(MD)를 디코딩하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 패리티 데이터를 포함하는 코드 워드(WCW1, 또는 기입 코드 워드)를 입출력 게이팅 회로(290a)에 제공한다.

디코더(320a)는 독출 동작시에 입출력 게이팅 회로(290a)로부터 코드 워드(또는 독출 코드 워드, RCW1)를 제공받아, 코드 워드(RCW1)에 포함된 패리티 데이터를 이용하여 코드워드(RCW1)에 포함된 메인 데이터의 에러를 정정하고, 에러가 정정된 메인 데이터(또는 독출 메인 데이터, RMD)를 데이터 입출력 버퍼(299)를 통하여 메모리 컨트롤러(100)에 제공할 수 있다. 또한 디코더(320a)는 모드 신호(MS)가 마스크된 기입 동작을 포함하는 부분 갱신 동작을 나타내는 경우에 입출력 게이팅 회로(290a)로부터 메모리 셀 어레이에 랜덤하게 저장된 초기 코드 워드(RICW1)를 제공받고, 초기 코드 워드(RICW1)에 포함된 초기 패리티 데이터를 이용하여 초기 코드 워드(RICW1)에 포함되는 초기 데이터의 에러를 정정하고 정정된 초기 데이터(CIMD)를 인코더(310a)에 제공할 수 있다.

인코더(310a)는 모드 신호(MS)가 마스크된 기입 동작을 나타내는 경우에 디코더(320a)로부터 정정된 초기 데이터(CIMD)를 제공받아, 메인 데이터(MD)와 정정된 초기 데이터(CIMD)에 기초하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 정정된 초기 데이터(CIMD) 및 패리티 데이터를 포함하는 코드 워드를 입출력 게이팅 회로(290a)에 제공할 수 있다. 즉, 인코더는 모드 신호(MS)가 마스크된 기입 동작을 나타내는 경우에 복수의 단위 데이터들을 구비하는 제1 메인 데이터를 수신하고, 상기 제1 메인 데이터와 상기 메모리 셀 어레이에 기저장된 초기 데이터에 기초하여 제2 메인 데이터와 패리티 데이터를 생성하고, 상기 제2 메인 데이터와 상기 패리티 데이터를 구비하는 코드 워드를 입출력 게이팅 회로(290a)에 제공할 수 있다. 보다 구체적으로, 모드 신호(MS)가 마스크된 기입 동작을 나타내는 경우에는 입출력 게이팅 회로(290a)에 제공되는 기입 코드 워드(WCW1)는 독출 메인 데이터(WMD)에 포함되는 마스크 되지 않는 단위 데이터들과 정정된 초기 데이터(CIMD)에 포함되는 마스크 되는 단위 데이터들과 패리티 데이터를 포함할 수 있다.

게이팅부(291a)는 디코딩된 컬럼 어드레스(DCADDR, 또는 외부 어드레스)에 응답하여 기입 드라이버(293a)로부터의 기입 코드워드를 메모리 셀 어레이에 게이팅하고, 메모리 셀 어레이로부터의 독출 코드워드를 래치 유닛(294a)에 게이팅한다. 마스크 로직(292a)은 데이터 입출력 버퍼(299)로부터 제공되는 데이터 마스크 신호(DM)에 응답하여 기입 드라이버(293a)가 마스크된 기입 동작을 수행하도록 기입 드라이버(293a)를 제어할 수 있다. 래치부(294a)는 모드 신호(MS)가 마스크드 기입 동작을 나타내는 경우에 메모리 셀 어레이에 저장된 초기 데이터(RICW1)를 ECC 회로(300a)의 디코더(320a)에 제공할 수 있다.

기입 드라이버(293a)는 마스크 로직(292a)의 제어에 따라 메인 데이터에 대한 마스크된 기입 동작을 수행하는 경우에, 마스크되지 않는 메인 데이터의 상응하는 단위 데이터를 상기 메모리 셀 어레이에 기입하고, 마스크되는 단위 데이터에 대하여는 상기 인코더(310a)로부터 제공되는 에러가 정정된 초기 데이터(RICW1)의 상응하는 단위 데이터를 메모리 셀 어레이에 재기입할 수 있다.

따라서 마스크되지 않는 단위 데이터만을 메모리 셀 어레이에 기입하는 종래의 마스크된 기입 동작에서는 메모리 셀 어레이에 저장된 초기 데이터에 의하여 에러가 발생하여 하나의 코드워드에 포함되는 에러의 수가 에러 정정 회로(300a)의 에러 정정 능력을 초과할 수 있으나, 본 발명의 실시예에 따른 반도체 메모리 장치(200a)에서는 마스크된 기입 동작의 수행시에 마스크되는 단위 데이터에 대하여는 에러가 정정된 초기 데이터를 메모리 셀 어레이에 재기입함으로써 하나의 코드워드에 포함되는 에러의 수를 에러 정정 회로(300a)의 에러 정정 능력 이하로 만들 수 있다. 따라서 공정 스케일링의 감소에 따라 비트 에러 비율이 대폭적으로 증가하여도 에러 정정 회로(300a)가 이를 처리할 수 있다.

따라서 에러 정정 회로(300)는 메모리 셀 어레이에 기저장된 초기 데이터에 대하여 온-칩 에러 정정 동작을 수행할 수 있다. 또한 에러 정정 회로(300)와 입출력 게이팅 회로(290)는 메모리 셀 어레이에 기저장된 초기 데이터에 대하여 온-칩 독출-정정-기입(read-modify-write) 동작을 수행할 수 있다.

도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치가 초기화되기 전의 타겟 페이지의 상태를 나타낸다.

도 5를 참조하면, 기입 동작이 수행될 메모리 셀 어레이의 타겟 페이지(410a)는 복수의 단위 데이터들(BYTE0~BYTE7)이 저장될 데이터 영역과 패리티 데이터(PRT)가 저장될 패리티 영역을 포함함을 알 수 있다. 도 5에서 참조 번호(510)는 제4 단위 데이터(BYTE3)에 포함되는 결함 셀(defective cell)의 위치를 나타낸다. 복수의 단위 데이터들(BYTE0~BYTE7) 각각은 바이트일 수 있다.

도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치가 초기화 된 후 기입 동작이 수행되기 전의 타겟 페이지의 상태를 나타낸다.

도 6을 참조하면, 기입 동작이 수행될 메모리 셀 어레이의 타겟 페이지(410b)는 복수의 단위 데이터들(BYTE0~BYTE7)과 패리티 데이터(PRT)를 포함한다. 도 6에서 참조 번호(521)는 로우 레벨의 데이터, 즉 데이터 '0'(또는 데이터 '0'이 저장된 메모리 셀) 나타내고, 참조 번호(522)는 하이 레벨의 데이터 즉 데이터 '1'(또는 데이터 '1'이 저장된 메모리 셀)을 나타낸다. 도 6에서 타겟 페이지(410b)에 기저장된 초기 데이터들은 반도체 메모리 장치(200a)가 초기화 된 후에 메모리 셀 어레이에 랜덤하게 저장된 데이터를 나타낸다. 도 6에서도 참조번호(510)는 도 5와 동일한 결함 셀의 위치를 나타낸다.

도 7은 본 발명의 일 실시예에 따른 반도체 메모리 장치에 기입될 데이터를 나타낸다.

도 7에서는 반도체 메모리 장치(200a)가 마스크된 기입 동작을 수행하는 경우에 반도체 메모리 장치(200a)의 데이터 입출력 버퍼(299)에 메모리 컨트롤러(100)로부터 제공되는 제1 메인 데이터(MD, 420)와 데이터 마스크 신호(DM, 430)를 나타낸다. 데이터 입출력 버퍼(299)는 메인 데이터(MD)는 에러 정정 회로(300a)에 제공하고 데이터 마스크 신호(DM)는 입출력 게이팅 회로(290a)에 제공할 수 있다.

도 7을 참조하면, 데이터 마스크 신호(DM)에 응답하여 단위 데이터들(BYTE0, BYTE1, BYTE3, BYTE3, BYTE5~BYTE7)은 메모리 셀 어레이에 기입하고, 단위 데이터들(BYTE2, BYTE4)은 메모리 셀 어레이에 기입하지 않는 마스크된 기입 동작이 수행되어야 함을 알 수 있다.

도 8은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 초기 데이터를 독출하여 에러를 정정하는 것을 나타낸다.

도 8을 참조하면, 마스크된 기입 동작의 수행시에 래치부(294a)는 모드 신호(MS)와 디코딩된 칼럼 어드레스(DCADDR)에 응답하여 메모리 셀 어레이에 기저장된 초기 데이터를 독출하여 에러 정정 회로(300a)의 디코더(320a)에 제공하고, 디코더(320a)는 모드 신호(MS)에 응답하여 메모리 셀 어레이에 저장된 초기 패리티 데이터를 이용하여 초기 데이터의 에러를 정정하여 정정된 초기 데이터(440)로서 인코더(310a)에 제공한다. 이 경우에 정정된 초기 데이터(440)는 참조 번호(523)가 지시하는 바와 같이 잘못-정정된 데이터(mis-corrected data)를 포함할 수 있다.

도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 기입 데이터를 인코딩하는 것을 나타낸다.

도 9를 참조하면, 인코더(310a)는 마스크되지 않는 단위 데이터에 대하여는 기입 메인 데이터의 상응하는 단위 데이터를 이용하고 마스크되는 단위 데이터에 대하여는 디코더(320a)로부터 제공되어 정정된 초기 데이터의 상응하는 단위 데이터를 이용하여 패리티 데이터(PRT)를 생성하고, 메인 데이터, 정정된 초기 데이터와 패리티 데이터(PRT)를 포함하는 기입 코드워드(450)를 기입 드라이버(293a)에 제공한다. 여기서 기입 코드워드(450)의 제3 단위 데이터(BYTE3)와 제5 단위 데이터(BYTE4)에 대한 데이터 마스크 신호(DM)는 하이 레벨이다. 따라서 기입 코드워드(450)의 제3 단위 데이터(BYTE3)와 제5 단위 데이터(BYTE4)는 마스크되어 메모리 셀 어레이에 기입되지 않는다. 여기서 참조 번호(451)는 제5 단위 데이터(BYTE4)와 메모리 셀 어레이에 기저장된 초기 데이터의 상응하는 데이터 비트를 나타내는 것으로 제5 단위 데이터(BYTE4)가 메모리 셀 어레이에 기입된다면 에러가 발생하지 않을 수 있다.

도 10은 종래의 반도체 메모리 장치에서 마스크된 기입 동작을 수행되는 것을 나타낸다.

도 10을 참조하면, 종래의 반도체 메모리 장치에서는 기입 드라이버(293a)가 기입 코드워드(450)를 메모리 셀 어레이에 기입함에 있어, 마스크되지 않은 단위 데이터들(BYTE0, BYTE1, BYTE3, BYTE3, BYTE5~BYTE7)만을 메모리 셀 어레이의 타겟 페이지에 기입하고, 마스크되는 단위 데이터들(BYTE2, BYTE4)은 메모리 셀 어레이의 타겟 페이지에 기입하지 않는다. 즉 타겟 페이지에서 마스크되는 단위 데이터들(BYTE2, BYTE4)에 상응하는 영역에는 초기 데이터가 그대로 저장되어 있다. 따라서 참조번호(524)가 나타내는 바와 같이 기입 동작이 수행된 후에 타겟 페이지에 저장된 데이터(410c)는 에러(524)를 포함할 수 있다. 따라서 기입 동작이 수행된 후에 타겟 페이지는 결함 셀(510)과 에러(524)를 포함하게 되어 패리티 데이터(PRT)로 정정할 수 있는 에러의 수를 초과하게 된다.

도 11은 본 발명의 실시예에 따른 반도체 메모리 장치에서 마스크된 기입 동작이 수행하는 것을 나타낸다.

도 11을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서는 기입 드라이버(293a)가 기입 코드워드(450)를 메모리 셀 어레이에 기입함에 있어, 마스크되지 않은 단위 데이터들에 대하여는 메인 데이터의 상응하는 단위 데이터들을 메모리 셀 어레이에 기입하고, 마스크되는 단위 데이터들(BYTE2, BYTE4)에 대하여는 에러가 정정된 초기 데이터의 상응하는 단위 데이터들을 메모리 셀 어레이의 타겟 페이지에 재기입한다. 즉 타겟 페이지에서 마스크되는 단위 데이터들(BYTE2, BYTE4)에 상응하는 영역에는 정정된 초기 데이터가 재기입된다. 따라서 마스크된 기입 동작이 완료된 후에는 타겟 페이지에는 메인 데이터(MD)와 패리티 데이터(PRT)를 포함하는 코드 워드가 저장된다. 타겟 페이지에 저장된 메인 데이터(MD)에는 제4 단위 데이터(BYTE3)에 결함 셀만을 포함하고 있을 뿐 제5 단위 데이터(BYTE4)는 에러를 포함하고 있지 않다. 즉 참조번호 번호(452)가 나타내는 바와 같이 잘못-정정된 데이터(523)도 다시 정정될 수 있음을 알 수 있다. 따라서 타겟 페이지에 저장된 메인 데이터(MD)는 하나의 에러만을 포함하고 있고, 이는 패리티 데이터(PRT)를 이용하여 정정가능한 오류 범위에 해당한다.

따라서, 본 발명의 실시예에 따른 반도체 메모리 장치(200a)에서는 마스크된 기입 동작의 수행시에 마스크되는 단위 데이터에 대하여는 에러가 정정된 초기 데이터를 메모리 셀 어레이에 재기입함으로써 하나의 코드워드에 포함되는 에러의 수를 에러 정정 회로(300)의 에러 정정 능력 이하로 만들 수 있다. 따라서 공정 스케일링의 감소에 따라 비트 에러 비율이 대폭적으로 증가하여도 에러 정정 회로(300a)가 이를 처리할 수 있다.

도 12는 본 발명의 일 실시예에 따른 도 3의 에러 정정 회로와 입출력 게이팅 회로의 구성을 나타내는 블록도이다.

도 12를 참조하면, ECC 회로(300b)는 인코더(310b) 및 디코더(320b)를 포함할 수 있다. 입출력 게이팅 회로(290b)는 게이팅부(291b), 마스크 로직(292b), 기입 드라이버(293b), 래치부(294b) 및 어드레스 로직(295b)을 포함할 수 있다.

인코더(310b)는 기입 동작시에 메모리 컨트롤러(100)로부터 메인 데이터(MD, 또는 기입 메인 데이터)를 수신하고, 메인 데이터(MD)를 디코딩하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 패리티 데이터를 포함하는 코드 워드(WCW2, 또는 기입 코드 워드)를 입출력 게이팅 회로(290b)에 제공한다.

디코더(320b)는 독출 동작시에 입출력 게이팅 회로(290b)로부터 코드 워드(또는 독출 코드 워드, RCW2)를 제공받아, 코드 워드(RCW2)에 포함된 패리티 데이터를 이용하여 코드워드(RCW2)에 포함된 메인 데이터의 에러를 정정하고, 에러가 정정된 메인 데이터(또는 독출 메인 데이터, RMD)를 데이터 입출력 버퍼(299)를 통하여 메모리 컨트롤러(100)에 제공할 수 있다. 또한 디코더(320b)는 모드 신호(MS)가 부분 기입 동작을 포함하는 부분 갱신 동작을 나타내는 경우에 입출력 게이팅 회로(290b)로부터 메모리 셀 어레이에 랜덤하게 저장된 초기 코드 워드(RICW2)를 제공받고, 초기 코드 워드(RICW2)에 포함된 초기 패리티 데이터를 이용하여 초기 코드 워드(RICW2)에 포함되는 초기 데이터의 에러를 정정하고 정정된 초기 데이터(CIMD)를 인코더(310b)에 제공할 수 있다.

인코더(310b)는 모드 신호(MS)가 메인 데이터(제1 메인 데이터, MD)의 크기가 코드 워드(WCW2)에 포함되는 메인 데이터(제2 메인 데이터)의 크기보다 작은 부분 기입 동작을 나타내는 경우에 디코더(320b)로부터 제2 메인 데이터의 크기에 상응하는 정정된 초기 데이터(CIMD)를 제공받아, 메인 데이터(MD)와 정정된 초기 데이터(CIMD)에 기초하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 정정된 초기 데이터(CIMD) 및 패리티 데이터를 포함하는 코드 워드를 입출력 게이팅 회로(290b)에 제공할 수 있다. 즉, 인코더(310b)는 모드 신호(MS)가 부분 기입 동작을 나타내는 경우에 제1 메인 데이터(MD)를 수신하고, 제1 메인 데이터(MD)와 정정된 초기 데이터(CIMD)를 이용하여 패리티 데이터를 생성할 수 있다. 즉 패리티 데이터를 생성함에 있어, 제1 메인 데이터(MD)와 정정된 초기 데이터(CIMD)를 이용함으로써 패리티 데이터를 제1 메인 데이터(MD)만을 이용하여 생성하는 경우보다 더 많이 생성할 수 있어, 에러 정정 회로(300b)의 에러 정정 능력을 향상시킬 수 있다.

어드레스 로직(295b)은 모드 신호(MS)가 부분 기입 동작을 나타내는 경우에, 디코딩된 칼럼 어드레스(외부 어드레스, DCADDR)에 기초하여 내부 데이터 마스크 신호(IDM)와 내부 어드레스 신호(ICADDR)를 생성할 수 있다. 어드레스 로직(295b)은 내부 데이터 마스크 신호(IDM)는 마스크 로직(292b)에 제공하고 내부 어드레스 신호(ICADDR)는 게이팅부(291b)에 제공할 수 있다. 여기서 어드레스 로직(295b)는 디코딩된 칼럼 어드레스(DCADDR)의 최하위 비트를 생략하여 내부 어드레스 신호(ICADDR)를 생성할 수 있다. 따라서 내부 어드레스 신호(ICADDR)에 의하여 지정된 데이터의 크기는 디코딩된 칼럼 어드레스(DCADDR)에 의하여 지정된 데이터의 크기의 2배일 수 있다.

게이팅부(291b)는 내부 어드레스 신호(ICADDR)에 응답하여 기입 드라이버(293b)로부터의 기입 코드워드를 메모리 셀 어레이에 게이팅하고, 메모리 셀 어레이로부터의 독출 코드워드를 래치 유닛(294b)에 게이팅한다. 마스크 로직(292b)은 어드레스 로직(295b)으로부터 제공되는 내부 데이터 마스크 신호(IDM)에 응답하여 기입 드라이버(293b)가 부분 기입 동작을 수행하도록 기입 드라이버(293b)를 제어할 수 있다. 래치부(294b)는 모드 신호(MS)가 부분 기입 동작을 나타내는 경우에 메모리 셀 어레이에 저장된 초기 데이터(RICW2)를 ECC 회로(300b)의 디코더(320b)에 제공할 수 있다.

기입 드라이버(293b)는 마스크 로직(292b)의 제어에 따라 기입 코드 워드(WCW2)에 대한 부분 기입 동작을 수행하는 경우에, 갱신할 단위 데이터에 대하여는 메인 데이터의 상응하는 단위 데이터를 상기 메모리 셀 어레이에 기입하고, 갱신하지 않을 단위 데이터에 대하여는 에러가 정정된 초기 데이터(RICW2)의 상응하는 단위 데이터를 메모리 셀 어레이에 재기입할 수 있다.

따라서 제1 메인 데이터(MD)만을 이용하여 패리티 데이터를 생성하는 경우와 비교할 때, 제1 메인 데이터(MD)와 정정된 초기 데이터를 이용하여 패리티 데이터를 생성함으로써 에러 정정 회로(300b)의 에러 정정 능력이 증가할 수 있고, 갱신하지 않을 단위 데이터에 대하여는 에러가 정전된 초기 데이터를 메모리 셀 어레이에 재기입함으로써 하나의 코드워드에 포함되는 에러의 수를 에러 정정 회로(300b)의 에러 정정 능력 이하로 만들 수 있다. 따라서 공정 스케일링의 감소에 따라 비트 에러 비율이 대폭적으로 증가하여도 에러 정정 회로(300b)가 이를 처리할 수 있다.

도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치에 부분 기입 동작이 수행되기 전의 타겟 페이지의 상태와 반도체 메모리 장치에 기입될 데이터를 나타낸다.

도 13을 참조하면, 부분 기입 동작이 수행될 메모리 셀 어레이의 타겟 페이지는 복수의 단위 데이터들(BYTE0~BYTE7)과 패리티 데이터(PRT)를 포함한다. 도 13에서 참조 번호(521)는 로우 레벨의 데이터, 즉 데이터 '0'(또는 데이터 '0'이 저장된 메모리 셀) 나타내고, 참조 번호(522)는 하이 레벨의 데이터 즉 데이터 '1'(또는 데이터 '1'이 저장된 메모리 셀)을 나타낸다. 도 13에서 타겟 페이지(410d)에 기저장된 초기 데이터들은 반도체 메모리 장치(200a)가 초기화 된 후에 메모리 셀 어레이에 랜덤하게 저장된 데이터를 나타낸다. 또한 참조 번호(520)는 결함 셀을 나타낸다. 따라서 제4 단위 데이터(BYTE4)는 결함 셀을 포함하고 있다. 또한 도 13은 반도체 메모리 장치(200a)가 마스크된 기입 동작을 수행하는 경우에 반도체 메모리 장치(200a)의 데이터 입출력 버퍼(299)에 메모리 컨트롤러(100)로부터 제공되는 제1 메인 데이터(MD, 420b)를 나타낸다.

도 14는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 초기 데이터를 독출하여 에러를 정정하는 것을 나타낸다.

도 14를 참조하면, 부분 기입 동작의 수행시에 게이팅부(291b)는 내부 어드레스 신호(ICADDR)에 응답하여 메모리 셀 어레이에 기저장된 초기 데이터를 래치부(294b)에 제공하고, 래치부(294b)는 초기 데이터를 에러 정정 회로(300b)의 디코더(320b)에 제공하고, 디코더(320a)는 모드 신호(MS)에 응답하여 메모리 셀 어레이에 저장된 초기 패리티 데이터를 이용하여 초기 데이터의 에러를 정정하여 정정된 초기 데이터(440b)로서 인코더(310b)에 제공한다. 즉 결함 셀(520)의 에러가 정정되어 인코더(310b)에 제공됨을 알 수 있다.

도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 기입 데이터를 인코딩하는 것을 나타낸다.

도 15를 참조하면, 인코더(310b)는 갱신할 단위 데이터에 대하여는 기입 메인 데이터의 상응하는 단위 데이터를 이용하고 갱신하지 않을 단위 데이터에 대하여는 디코더(320b)로부터 제공되어 정정된 초기 데이터의 상응하는 단위 데이터를 이용하여 패리티 데이터(PRT)를 생성하고, 메인 데이터, 정정된 초기 데이터와 패리티 데이터(PRT)를 포함하는 기입 코드워드(450b)를 기입 드라이버(293a)에 제공한다. 여기서 기입 코드워드(450b)의 제1 내지 제4 단위 데이터(BYTE0~BYTE3)는 메인 데이터(420b)에 상응하고, 기입 코드워드(450b)의 제5 내지 제8 단위 데이터(BYTE4~BYTE7)는 정정된 초기 데이터에 상응한다. 또한 기입 코드워드(450b)의 제1 내지 제4 단위 데이터(BYTE0~BYTE3)의 내부 데이터 마스크 신호(IDM)는 로우 레벨이고, 제5 내지 제8 단위 데이터(BYTE4~BYTE7)의 내부 데이터 마스크 신호(IDM)는 하이 레벨이다.

도 16은 본 발명의 실시예에 따른 반도체 메모리 장치에서 부분 기입 동작이 수행되는 것을 나타낸다.

도 16을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서는 기입 드라이버(293b)가 기입 코드워드(450b)를 메모리 셀 어레이에 기입함에 있어, 갱신할 단위 데이터들(BYTE0~BYTE3)에 대하여는 메인 데이터의 상응하는 단위 데이터들을 메모리 셀 어레이에 기입하고, 갱신하지 않을 단위 데이터(BYTE4~BYTE7)에 대하여는 에러가 정정된 초기 데이터의 상응하는 단위 데이터들을 메모리 셀 어레이의 타겟 페이지에 재기입한다. 즉 타겟 페이지에서 내부 데이터 마스크 신호(IDM)에 의하여 마스크되는 단위 데이터들(BYTE4~BYTE7)에 상응하는 영역에는 정정된 초기 데이터가 재기입된다. 메인 데이터(420b)의 크기가 기입 코드워드(450b)의 크기보다 작은 경우에 메인 데이터(420b)와 정정된 초기 데이터(BYTE4~BYTE7)를 이용하여 패리티 데이터(PRT)를 생성함으로써 에러 정정 회로(300b)의 에러 정정 능력을 향상시킬 수 있다.

도 17은 본 발명의 일 실시예에 따른 도 3의 에러 정정 회로와 입출력 게이팅 회로의 구성을 나타내는 블록도이다.

도 17을 참조하면, ECC 회로(300c)는 인코더(310c) 및 디코더(320c)를 포함할 수 있다. 입출력 게이팅 회로(290c)는 게이팅부(291c), 마스크 로직(292c), 기입 드라이버(293c), 래치부(294c) 및 어드레스 로직(295c)을 포함할 수 있다.

인코더(310c)는 기입 동작시에 메모리 컨트롤러(100)로부터 메인 데이터(MD, 또는 기입 메인 데이터)를 수신하고, 메인 데이터(MD)를 디코딩하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 패리티 데이터를 포함하는 코드 워드(WCW3, 또는 기입 코드 워드)를 입출력 게이팅 회로(290c)에 제공한다.

디코더(320c)는 독출 동작시에 입출력 게이팅 회로(290c)로부터 코드 워드(또는 독출 코드 워드, RCW3)를 제공받아, 코드 워드(RCW3)에 포함된 패리티 데이터를 이용하여 코드워드(RCW3)에 포함된 메인 데이터의 에러를 정정하고, 에러가 정정된 메인 데이터(또는 독출 메인 데이터, RMD)를 데이터 입출력 버퍼(299)를 통하여 메모리 컨트롤러(100)에 제공할 수 있다. 또한 디코더(320c)는 모드 신호(MS)가 부분 갱신 동작을 나타내는 경우에 입출력 게이팅 회로(290c)로부터 메모리 셀 어레이에 랜덤하게 저장된 초기 코드 워드(RICW3)를 제공받고, 초기 코드 워드(RICW3)에 포함된 초기 패리티 데이터를 이용하여 초기 코드 워드(RICW3)에 포함되는 초기 데이터의 에러를 정정하고 정정된 초기 데이터(CIMD)를 인코더(310c)에 제공할 수 있다.

인코더(310c)는 모드 신호(MS)가 마스크된 기입 동작과 메인 데이터(제1 메인 데이터, MD)의 크기가 코드 워드(WCW3)에 포함되는 메인 데이터(제2 메인 데이터)의 크기보다 작은 부분 갱신 동작을 나타내는 경우에 디코더(320c)로부터 제2 메인 데이터의 크기에 상응하는 정정된 초기 데이터(CIMD)를 제공받아, 메인 데이터(MD)와 정정된 초기 데이터(CIMD)에 기초하여 패리티 데이터를 생성하고, 메인 데이터(MD)와 정정된 초기 데이터(CIMD) 및 패리티 데이터를 포함하는 코드 워드를 입출력 게이팅 회로(290c)에 제공할 수 있다. 즉, 인코더(310c)는 모드 신호(MS)가 부분 갱신 동작을 나타내는 경우에 제1 메인 데이터(MD)를 수신하고, 제1 메인 데이터(MD)와 정정된 초기 데이터(CIMD)를 이용하여 패리티 데이터를 생성할 수 있다. 즉 패리티 데이터를 생성함에 있어, 제1 메인 데이터(MD)와 정정된 초기 데이터(CIMD)를 이용함으로써 패리티 데이터를 제1 메인 데이터(MD)만을 이용하여 생성하는 경우보다 더 많이 생성할 수 있어, 에러 정정 회로(300b)의 에러 정정 능력을 향상시킬 수 있다.

어드레스 로직(295b)은 모드 신호(MS)가 부분 갱신 동작을 나타내는 경우에, 데이터 마스크 신호(DM)와 디코딩된 칼럼 어드레스(외부 어드레스, DCADDR)에 기초하여 내부 데이터 마스크 신호(IDM)와 내부 어드레스 신호(ICADDR)를 생성할 수 있다. 어드레스 로직(295c)은 내부 데이터 마스크 신호(IDM)는 마스크 로직(292c)에 제공하고 내부 어드레스 신호(ICADDR)는 게이팅부(291c)에 제공할 수 있다. 여기서 어드레스 로직(295c)는 디코딩된 칼럼 어드레스(DCADDR)의 최하위 비트를 생략하여 내부 어드레스 신호(ICADDR)를 생성할 수 있다. 따라서 내부 어드레스 신호(ICADDR)에 의하여 지정된 데이터의 크기는 디코딩된 칼럼 어드레스(DCADDR)에 의하여 지정된 데이터의 크기의 2배일 수 있다.

게이팅부(291c)는 내부 어드레스 신호(ICADDR)에 응답하여 기입 드라이버(293b)로부터의 기입 코드워드를 메모리 셀 어레이에 게이팅하고, 메모리 셀 어레이로부터의 독출 코드워드를 래치 유닛(294c)에 게이팅한다. 마스크 로직(292c)은 어드레스 로직(295b)으로부터 제공되는 내부 데이터 마스크 신호(IDM)에 응답하여 기입 드라이버(293b)가 마스크된 기입 동작과 부분 기입 동작을 포함하는 부분 갱신 동작을 수행하도록 기입 드라이버(293c)를 제어할 수 있다. 래치부(294c)는 모드 신호(MS)가 부분 갱신 동작을 나타내는 경우에 메모리 셀 어레이에 저장된 초기 데이터(RICW3)를 에러 정정 회로(300c)의 디코더(320c)에 제공할 수 있다.

기입 드라이버(293c)는 마스크 로직(292c)의 제어에 따라 기입 코드 워드(WCW3)에 대한 부분 갱신 동작을 수행하는 경우에, 마스크되지 않거나 갱신할 단위 데이터에 대하여는 메인 데이터의 상응하는 단위 데이터를 상기 메모리 셀 어레이에 기입하고, 마스크되거나 갱신하지 않을 단위 데이터에 대하여는 에러가 정정된 초기 데이터(RICW3)의 상응하는 단위 데이터를 메모리 셀 어레이에 재기입할 수 있다.

따라서 제1 메인 데이터(MD)만을 이용하여 패리티 데이터를 생성하는 경우와 비교할 때, 제1 메인 데이터(MD)와 정정된 초기 데이터를 이용하여 패리티 데이터를 생성함으로써 에러 정정 회로(300c)의 에러 정정 능력이 증가할 수 있고, 마스크되거나 갱신하지 않을 단위 데이터에 대하여는 에러가 정전된 초기 데이터를 메모리 셀 어레이에 재기입함으로써 하나의 코드워드에 포함되는 에러의 수를 에러 정정 회로(300c)의 에러 정정 능력 이하로 만들 수 있다. 따라서 공정 스케일링의 감소에 따라 비트 에러 비율이 대폭적으로 증가하여도 에러 정정 회로(300c)가 이를 처리할 수 있다.

도 18은 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 수행되는 데이터 기입 방법을 나타내는 흐름도이다.

도 3내지 도 18를 참조하면, 반도체 메모리 장치(200a)는 메모리 컨트롤러(100)로부터의 기입 명령이 마스크된 기입 명령인지 또는 일반 기입 명령인지 여부를 판단한다(S510). 마스크된 기입 명령인지 또는 일반 기입 명령인지 여부의 판단은 제어 로직(210)에서 수행될 수 있다. 제어 로직(210)은 마스크된 기입 명령인지 여부를 나타내는 모드 신호(MS)를 ECC 회로(300)와 입출력 게이팅 회로(290)에 제공할 수 있다.

판단 결과, 마스크된 기입 명령이 아닌 경우(S510에서 NO)에는 입출력 게이팅 회로(290)는 일반적인 기입 동작을 수행한다(S520).

판단 결과, 마스크된 기입 명령인 경우(S510에서 YES)에는 마스크된 기입 동작이 수행될 타겟 페이지로부터 초기 데이터를 독출하여 에러 정정 회로(300)에 제공한다(S531). 에러 정정 회로(300a)의 디코더(320a)는 초기 데이터에 포함되는 초기 패리티 데이터를 이용하여 초기 데이터의 에러를 정정하여 인코더(310a)에 제공한다(S532). 인코더(310a)는 기입 데이터와 에러가 정정된 초기 데이터에 기초하여 패리티 데이터를 생성하고, 상기 패리티 데이터를 포함하는 코드워드를 입출력 게이팅 회로(290a)의 기입 회로(293a)에 제공한다(S533). 마스크 로직(292a)은 코드워드에 포함되는 단위 데이터들의 상응하는 데이터 마스크 신호(DM)가 0인지 여부를 판단한다(S534). 데이터 마스크 신호(DM)가 0인 경우(S534에서 YES), 기입 드라이버(293a)는 마스크 로직(292a)의 제어에 따라 해당 단위 데이터에 대하여는 기입 데이터를 메모리 셀 어레이에 기입한다(S535). 데이터 마스크 신호(DM)가 0이 아닌 경우(S534에서 NO), 기입 드라이버(293a)는 마스크 로직(292)의 제어에 따라 해당 단위 데이터에 대하여는 에러가 정정된 초기 데이터를 메모리 셀 어레이에 재기입한다(S536).

도 19는 도 18의 데이터 기입 방법에서 일반 기입 동작을 수행하는 단계를 보다 상세히 나타내는 흐름도이다.

도 3내지 도 19를 참조하면, 일반 기입 동작을 수행하기 위하여 제1 메인 데이터(MD)의 크기가 에러 정정 회로(300)에서 수행되는 ECC 수행 단위보다 작은지 여부가 판단된다(S521). 제1 메인 데이터(MD)의 크기가 ECC 수행 단위보다 작지 않은 경우에(S521에서 NO), 제1 메인 데이터를 타겟 페이지에 기입한다(S522). 제1 메인 데이터(MD)의 크기가 ECC 수행 단위보다 작은 경우에(S521에서 YES), 외부 어드레스(DCADDR)로부터 추출된 내부 어드레스 신호(ICADDR)에 기초하여 타겟 페이지에 기저장된 초기 데이터를 독출한다(S523). 초기 데이터에 포함된 초기 패리티 데이터를 이용하여 초기 데이터의 에러를 정정하고 에러가 정정된 초기 데이터를 인코더(310b)에 제공한다(S524). 인코더(310b)에서는 제1 메인 데이터와 에러가 정정된 초기 데이터를 이용하여 제2 메인 데이터와 패리티 데이터를 생성한다(S525). 기입 드라이버(293b)는 제2 메인 데이터와 패리티 데이터를 타겟 페이지에 기입한다(S526). 여기서 제2 메인 데이터는 상기 제1 메인 데이터와 상기 에러가 정정된 초기 데이터의 조합에 해당할 수 있다. 즉 제2 메인 데이터는 상기 제1 메인 데이터에 상응하는 부분(도 16의 제1 내지 제4 단위 데이터들(BYTE0~BYTE3))과 정정된 초기 데이터에 상응하는 부분(도 16의 제5 내지 제7 단위 데이터들(BYTE4~BYTE7))을 포함할 수 있다.

도 20은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.

도 20에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAn)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAn)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제n 반도체 레이어(620)를 중심으로 하여 반도체 장치(600)의 구성 및 동작을 설명하면 다음과 같다.

제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 메모리 영역(Memory region)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다.

또한 제1 반도체 레이어(610)는 입출력되는 데이터의 에러를 정정하기 위한 에러 정정 회로(6106) 및 데이터에 대하여 마스크된 기입 동작과 부분 기입 동작을 포함하는 부분 갱신 동작을 수행하는 입출력 게이팅 회로(6107)를 더 포함할 수 있다.

한편, 제n 반도체 레이어(620)는, 메모리 셀 어레이를 포함하는 메모리 영역(621)과 메모리 영역(621)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(622)을 구비할 수 있다.

도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면이다.

도 21을 참조하면, 메모리 모듈(700)은 복수의 반도체 메모리 장치들(710)을 포함할 수 있다. 실시예에 따라, 메모리 모듈(700)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered Dual In-line Memory Module), FBDIMM(Fully Buffered Dual In-line Memory Module), LRDIMM(Load Reduced Dual In-line Memory Module) 또는 다른 메모리 모듈일 수 있다.

메모리 모듈(700)은 메모리 컨트롤러로부터 복수의 신호선들을 통하여 커맨드, 어드레스 및 데이터 및 플래그 신호를 수신하고, 상기 커맨드, 어드레스, 및 데이터를 버퍼링하여 반도체 메모리 장치들(710)에 제공하는 버퍼(720)를 더 포함할 수 있다.

버퍼(720)와 반도체 메모리 장치들(710) 사이의 데이터 전송선들은 포인트-투-포인트 방식으로 연결될 수 있다. 또한, 버퍼(720)와 반도체 메모리 장치들(710) 사이의 커맨드/어드레스 전송선들은 멀티-드롭 방식, 데이지-체인 방식, 또는 플라이-바이 데이지-체인 방식으로 연결될 수 있다. 버퍼(720)가 상기 커맨드, 어드레스, 및 데이터를 모두 버퍼링하므로, 메모리 컨트롤러는 버퍼(720)의 로드만을 구동함으로써 메모리 모듈(700)과 인터페이스 할 수 있다. 이에 따라, 메모리 모듈(700)은 보다 많은 수의 메모리 장치들 및 메모리 랭크들을 포함할 수 있고, 메모리 시스템은 보다 많은 수의 메모리 모듈들을 포함할 수 있다.

반도체 메모리 장치들(710)은 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 따라서 반도체 메모리 장치들(710) 각각은 데이터 마스크 신호(DM) 및 외부 어드레스로부터 추출된 내부 어드레스 신호 중 적어도 하나에 응답하여 부분 갱신 동작의 수행시에 마스크되거나 갱신하지 않을 단위 데이터에 대하여는 에러가 정정된 초기 데이터를 메모리 셀 어레이에 재기입함으로써 하나의 코드워드에 포함되는 에러의 수를 에러 정정 회로(300)의 에러 정정 능력 이하로 만들 수 있다. 따라서 공정 스케일링의 감소에 따라 비트 에러 비율이 대폭적으로 증가하여도 에러 정정 회로(300)가 처리할 수 있다.

도 22는 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.

도 22를 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 반도체 메모리 장치(930), 비휘발성 메모리 장치(940), 사용자 인터페이스(950) 및 파워 서플라이(960)를 포함한다. 실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

반도체 메모리 장치(930)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 반도체 메모리 장치(930)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 반도체 메모리 장치(930)는 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 따라서 반도체 메모리 장치(930)는 어플리케이션 프로세서(910)로부터 제공되는 데이터 마스크 신호(DM)또는 외부 어드레스로부터 추출된 내부 어드레스 신호에 응답하여 부분 갱신 동작의 수행시에 마스크되거나 갱신하지 않을 단위 데이터에 대하여는 에러가 정정된 초기 데이터를 메모리 셀 어레이에 재기입함으로써 하나의 코드워드에 포함되는 에러의 수를 에러 정정 회로(300)의 에러 정정 능력 이하로 만들 수 있다. 따라서 공정 스케일링의 감소에 따라 비트 에러 비율이 대폭적으로 증가하여도 에러 정정 회로(300)가 이를 처리할 수 있다. 또한 반도체 메모리 장치(930)는 LPDDR4 SDRAM일 수 있다.

비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

사용자 인터페이스(950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(900)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 23은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

도 23을 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 111에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들은 메모리 컨트롤러(1111)로부터 데이터 마스크 신호(DM)를 수신할 수 있다. 즉 반도체 메모리 장치들은 도 3의 반도체 메모리 장치(200a)로 구현될 수 있다. 따라서 반도체 메모리 장치들 각각은 데이터 마스크 신호(DM)또는 외부 어드레스로부터 추출된 내부 어드레스 신호에 응답하여 부분 갱신 동작의 수행시에 마스크되거나 갱신하지 않을 단위 데이터에 대하여는 에러가 정정된 초기 데이터를 메모리 셀 어레이에 재기입함으로써 하나의 코드워드에 포함되는 에러의 수를 에러 정정 회로(300)의 에러 정정 능력 이하로 만들 수 있다. 따라서 공정 스케일링의 감소에 따라 비트 에러 비율이 대폭적으로 증가하여도 에러 정정 회로(300)가 이를 처리할 수 있다.

입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 111에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.

입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.

본 발명의 실시예들에 따르면 반도체 메모리 장치는 데이터 마스크 신호(DM)또는 외부 어드레스로부터 추출된 내부 어드레스 신호에 응답하여 부분 갱신 동작의 수행시에 마스크되거나 갱신하지 않을 단위 데이터에 대하여는 에러가 정정된 초기 데이터를 메모리 셀 어레이에 재기입함으로써 하나의 코드워드에 포함되는 에러의 수를 에러 정정 회로(300)의 에러 정정 능력 이하로 만들 수 있다. 따라서 공정 스케일링의 감소에 따라 비트 에러 비율이 대폭적으로 증가하여도 에러 정정 회로가 이를 처리할 수 있다.

본 발명은 메모리 컨트롤러와 반도체 메모리 장치들을 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.

상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

1. 반도체 메모리 장치로서,
   메모리 셀 어레이;
   복수의 단위 데이터들을 구비하는 제1 메인 데이터를 수신하고, 상기 제1 메인 데이터와 상기 메모리 셀 어레이의 타겟 페이지에 기저장된 초기 데이터에 기초하여 제2 메인 데이터와 패리티 데이터를 생성하고, 상기 제2 메인 데이터와 상기 패리티 데이터를 구비하는 코드 워드를 제공하는 에러 정정 회로; 및
   상기 메모리 셀 어레이와 상기 에러 정정 회로 사이에 연결되는 입출력 게이팅 회로를 포함하고,
   상기 입출력 게이팅 회로는 상기 제2 메인 데이터의 일부를 상기 타겟 페이지에 기입하는 부분 갱신 동작을 수행하는 경우, 상기 제2 메인 데이터 중 상기 메모리 셀 어레이에 기입되지 않을 단위 데이터에 대하여는 상기 초기 데이터를 독출하여 상기 에러 정정 회로에 제공하고 상기 에러 정정 회로에서 정정된 초기 데이터를 제공받고, 상기 정정된 초기 데이터 중 마스크되거나 갱신하지 않을 단위 데이터에 상응하는 단위 데이터를 상기 타겟 페이지의 상기 마스크되거나 갱신하지 않을 단위 데이터에 상응하는 영역에 재기입하여 상기 타겟 페이지에 저장되는 코드워드에 포함되는 에러의 수를 상기 에러 정정 회로의 에러 정정 능력 이하로 만들고,
   상기 반도체 메모리 장치는 동적 랜덤 액세스 메모리인 반도체 메모리 장치.
2. 제1항에 있어서,
   상기 입출력 게이팅 회로는 데이터 마스크 신호 및 외부로부터 입력되는 어드레스로부터 추출된 내부 어드레스 신호 중 적어도 하나에 응답하여 상기 부분 갱신 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서,
   상기 입출력 게이팅 회로는 데이터 마스크 신호에 응답하여 상기 부분 갱신 동작을 수행하고,
   상기 에러 정정 회로는
   상기 제2 메인 데이터를 인코딩하여 상기 코드 워드를 생성하는 인코더;
   상기 입출력 게이팅 회로로부터 상기 초기 데이터를 제공받고, 상기 초기 데이터에 포함된 에러를 정정하여 상기 인코더에 제공하는 디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
4. 제3항에 있어서,
   상기 인코더는 상기 정정된 초기 데이터를 상기 제1 메인 데이터에 포함시켜 상기 제2 메인 데이터로서 상기 입출력 게이팅 회로에 제공하고,
   상기 디코더는 상기 메모리 셀 어레이에 기저장된 초기 패리티 데이터를 이용하여 상기 초기 데이터에 포함된 에러를 정정하고 상기 정정된 초기 데이터를 상기 인코더에 제공하는 것을 특징으로 하는 반도체 메모리 장치.
5. 제3항에 있어서,
   상기 입출력 게이팅 회로는 상기 데이터 마스크 신호에 응답하여 마스크되지 않는 단위 데이터에 대하여는 상기 제1 메인 데이터의 상응하는 단위 데이터를 상기 타겟 페이지에 기입하고,
   상기 입출력 게이팅 회로는
   상기 코드 워드를 수신하는 기입 드라이버;
   상기 데이터 마스크 신호를 수신하고 상기 기입 드라이버를 제어하는 마스크 로직;
   상기 기입 드라이버로부터의 기입 코드 워드와 상기 메모리 셀 어레이로부터의 독출 코드 워드를 게이팅하는 게이팅부; 및
   상기 독출 코드 워드를 저장하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
6. 제5항에 있어서,
   상기 래치부는 모드 신호가 마스크된 기입 동작을 나타내는 경우, 디코딩된 칼럼 어드레스 신호에 응답하여 상기 초기 데이터를 상기 타겟 페이지로부터 상기 에러 정정 회로에 제공하고,
   상기 기입 드라이버는 상기 마스크된 기입 동작의 수행시에 상기 마스크 로직의 제어에 따라 상기 마스크되는 단위 데이터에 대하여는 상기 정정된 초기 데이터의 상응하는 단위 데이터를 상기 타겟 페이지에 재기입하고, 마스크되지 않는 단위 데이터에 대하여는 상기 제1 메인 데이터의 상응하는 단위 데이터를 상기 타겟 페이지에 기입하는 것을 특징으로 하는 반도체 메모리 장치.
7. 제1항에 있어서,
   상기 제1 메인 데이터의 크기는 상기 제2 메인 데이터의 크기보다 작고,
   상기 입출력 게이팅 회로는 외부로부터 입력되는 어드레스로부터 추출된 내부 어드레스 신호에 응답하여 상기 부분 갱신 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
8. 제7항에 있어서, 상기 입출력 게이팅 회로는
   상기 코드 워드를 수신하는 기입 드라이버;
   상기 외부로부터 입력되는 어드레스에 응답하여 내부 데이터 마스크 신호와 상기 내부 어드레스 신호를 생성하는 어드레스 로직;
   상기 내부 데이터 마스크 신호를 수신하고 상기 기입 드라이버를 제어하는 마스크 로직;
   상기 내부 어드레스 신호에 응답하여 기입 코드 워드와 상기 타겟 페이지로부터의 독출 코드 워드를 게이팅하는 게이팅부; 및
   상기 독출 코드 워드를 저장하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
9. 제8항에 있어서,
   상기 어드레스 로직은 상기 외부로부터 입력되는 어드레스의 최하위 비트를 생략하여 상기 내부 어드레스 신호를 생성하고,
   상기 래치부는 모드 신호가 부분 기입 동작을 나타내는 경우, 상기 내부 어드레스 신호에 응답하여 상기 제2 메인 데이터에 상응하는 초기 데이터를 상기 타겟 페이지로부터 상기 에러 정정 회로에 제공하는 것을 특징으로 하는 반도체 메모리 장치.
10. 제9항에 있어서,
    상기 기입 드라이버는 상기 부분 기입 동작의 수행시에,
    상기 마스크 로직의 제어에 따라 갱신할 단위 데이터에 대하여는 상기 제1 메인 데이터의 상응하는 단위 데이터를 상기 타겟 페이지에 기입하고,
    상기 갱신하지 않을 단위 데이터에 대하여는 상기 정정된 초기 데이터의 상응하는 단위 데이터를 상기 타겟 페이지에 재기입하는 것을 특징으로 하는 반도체 메모리 장치.
11. 제1항에 있어서,
    상기 입출력 게이팅 회로는 데이터 마스크 신호 및 외부로부터 입력되는 어드레스로부터 추출된 내부 어드레스 신호에 응답하여 상기 부분 갱신 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
12. 제11항에 있어서, 상기 입출력 게이팅 회로는
    상기 코드 워드를 수신하는 기입 드라이버;
    상기 데이터 마스크 신호 및 상기 외부로부터 입력되는 어드레스에 응답하여 내부 데이터 마스크 신호와 상기 내부 어드레스 신호를 생성하는 어드레스 로직;
    상기 내부 데이터 마스크 신호를 수신하고 상기 기입 드라이버를 제어하는 마스크 로직;
    상기 내부 어드레스 신호에 응답하여 기입 코드 워드와 상기 타겟 페이지로부터의 독출 코드 워드를 게이팅하는 게이팅부; 및
    상기 독출 코드 워드를 저장하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
13. 제1항에 있어서,
    상기 에러 정정 회로는 상기 초기 데이터에 대하여 온-칩 에러 정정 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
14. 제1항에 있어서,
    상기 에러 정정 회로와 상기 입출력 게이팅 회로는 상기 초기 데이터에 대하여 온-칩(on-chip) 독출-정정-기입(read-modify-write) 동작을 수행하고,
    상기 반도체 메모리 장치는 LPDDR4(Low Power Double Date Rate4) 모바일 디램(DRAM)인 것을 특징으로 하는 반도체 메모리 장치.
15. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 상기 반도체 메모리 장치에 복수의 단위 데이터들을 포함하는 제1 메인 데이터와 상기 단위 데이터들 각각에 대한 데이터 마스크 신호를 제공하여 상기 반도체 메모리 장치가 부분 갱신 동작을 수행하도록 하고,
    상기 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 회로 및 상기 메모리 셀 어레이와 상기 에러 정정 회로 사이에 연결되는 입출력 게이팅 회로를 포함하고,
    상기 입출력 게이팅 회로는 상기 부분 갱신 동작의 수행시에 마스크되거나 갱신하지 않을 단위 데이터에 대하여는 상기 메모리 셀 어레이의 타겟 페이지에 기저장된 초기 데이터를 독출하여 상기 에러 정정 회로에 제공하고,
    상기 에러 정정 회로는 상기 독출된 초기 데이터의 에러를 정정하고 정정된 초기 데이터를 상기 입출력 게이팅 회로에 제공하고,
    상기 입출력 게이팅 회로는 상기 정정된 초기 데이터 중 상기 마스크되거나 갱신하지 않을 단위 데이터에 상응하는 단위 데이터를 상기 타겟 페이지의 상기 마스크되거나 갱신하지 않을 단위 데이터에 상응하는 영역에 재기입하여 상기 타겟 페이지에 저장되는 코드워드에 포함되는 에러의 수를 상기 에러 정정 회로의 에러 정정 능력 이하로 만들고,
    상기 반도체 메모리 장치는 동적 랜덤 액세스 메모리인 메모리 시스템.
16. 제15항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀 어레이;
    상기 제1 메인 데이터를 수신하고, 상기 제1 메인 데이터와 상기 초기 데이터에 기초하여 제2 메인 데이터와 패리티 데이터를 생성하고, 상기 제2 메인 데이터와 상기 패리티 데이터를 구비하는 코드 워드를 제공하는 상기 에러 정정 회로; 및
    상기 제2 메인 데이터의 일부를 상기 타겟 페이지에 기입하는 상기 부분 갱신 동작을 수행하는 경우, 상기 제2 메인 데이터 중 상기 타겟 페이지에 기입되지 않을 단위 데이터에 대하여는 상기 초기 데이터를 독출하여 상기 에러 정정 회로에 제공하고 상기 에러 정정 회로에서 상기 정정된 초기 데이터를 제공받아 상기 타겟 페이지에 재기입하는 상기 입출력 게이팅 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
17. 제16항에 있어서,
    상기 입출력 게이팅 회로는 데이터 마스크 신호에 응답하여 상기 부분 갱신 동작을 수행하고,
    상기 에러 정정 회로는
    상기 제2 메인 데이터를 인코딩하여 상기 코드 워드를 생성하는 인코더;
    상기 입출력 게이팅 회로로부터 상기 초기 데이터를 제공받고, 상기 초기 데이터에 포함된 에러를 정정하여 상기 인코더에 제공하는 디코더를 포함하는 것을 특징으로 하는 메모리 시스템.
18. 제16항에 있어서,
    상기 제1 메인 데이터의 크기는 상기 제2 메인 데이터의 크기보다 작고,
    상기 입출력 게이팅 회로는 외부로부터 입력되는 어드레스로부터 추출된 내부 어드레스 신호에 응답하여 상기 부분 갱신 동작을 수행하고,
    상기 입출력 게이팅 회로는
    상기 코드 워드를 수신하는 기입 드라이버;
    상기 외부로부터 입력되는 어드레스에 응답하여 내부 데이터 마스크 신호와 상기 내부 어드레스 신호를 생성하는 어드레스 로직;
    상기 내부 데이터 마스크 신호를 수신하고 상기 기입 드라이버를 제어하는 마스크 로직;
    상기 내부 어드레스 신호에 응답하여 기입 코드 워드와 상기 타겟 페이지로부터의 독출 코드 워드를 게이팅하는 게이팅부; 및
    상기 독출 코드 워드를 저장하는 래치부를 포함하는 것을 특징으로 하는 메모리 시스템.
19. 반도체 메모리 장치의 데이터 기입 방법으로서
    상기 반도체 메모리 장치에 대한 기입 동작이 마스크된 기입 동작인지 여부를 판단하는 단계;
    상기 기입 동작이 마스크된 기입 동작인 경우,
    입출력 게이팅 회로에서 상기 반도체 메모리 장치의 메모리 셀 어레이의 타겟 페이지로부터 초기 데이터를 독출하는 단계;
    에러 정정 회로에서 상기 초기 데이터에 포함된 초기 패리티 데이터를 이용하여 상기 초기 데이터의 에러를 정정하는 단계;
    상기 에러 정정 회로에서 제1 메인 데이터와 상기 정정된 초기 데이터에 기초하여 제2 메인 데이터와 패리티 데이터를 생성하는 단계;
    상기 입출력 게이팅 회로에서 상기 제1 메인 데이터의 각 단위 데이터의 마스크 비트가 0인지 여부를 판단하는 단계;
    상기 입출력 게이팅 회로에서 단위 데이터의 마스크 비트가 0인 경우, 해당 단위 데이터에 대하여 상기 제1 메인 데이터를 상기 타겟 페이지에 기입하는 단계; 및
    상기 입출력 게이팅 회로에서 단위 데이터의 마스크 비트가 0이 아닌 경우, 해당 단위 데이터에 대하여 상기 정정된 초기 데이터를 상기 타겟 페이지의 상기 마스크 비트가 0이 아닌 단위 데이터에 상응하는 영역에 재기입하여 상기 타겟 페이지에 저장되는 코드워드에 포함되는 에러의 수를 상기 에러 정정 회로의 에러 정정 능력 이하로 만드는 단계를 포함하고,
    상기 입출력 게이팅 회로는 상기 메모리 셀 어레이와 상기 에러 정정 회로 사이에 연결되고, 상기 반도체 메모리 장치는 동적 랜덤 액세스 메모리인 반도체 메모리 장치의 데이터 기입 방법.
20. 제19항에 있어서,
    상기 기입 동작이 마스크된 기입 동작이 아닌 경우,
    상기 제1 메인 데이터의 크기가 상기 제2 메인 데이터의 크기보다 작은지 여부를 판단하는 단계;
    상기 제1 메인 데이터의 크기가 상기 제2 메인 데이터의 크기보다 작은 경우,
    외부 어드레스로부터 추출된 내부 어드레스 신호에 응답하여 타겟 페이지의 초기 데이터를 독출하는 단계;
    상기 에러 정정 회로에서 상기 초기 데이터에 포함된 초기 패리티 데이터를 이용하여 상기 초기 데이터의 에러를 정정하는 단계;
    상기 에러 정정 회로에서 상기 제1 메인 데이터와 상기 에러가 정정된 초기 데이터에 기초하여 상기 제2 메인 데이터와 패리티 데이터를 생성하는 단계; 및
    상기 입출력 게이팅 회로에서 상기 제2 메인 데이터와 상기 패리티 데이터를 상기 타겟 페이지에 기입하는 단계를 포함하는 반도체 메모리 장치의 데이터 기입 방법.

Images