KR100546387B1 - 마스크 비트 전송방법 및 장치 - Google Patents

마스크 비트 전송방법 및 장치 Download PDF

Info

Publication number
KR100546387B1
KR100546387B1 KR1020030070986A KR20030070986A KR100546387B1 KR 100546387 B1 KR100546387 B1 KR 100546387B1 KR 1020030070986 A KR1020030070986 A KR 1020030070986A KR 20030070986 A KR20030070986 A KR 20030070986A KR 100546387 B1 KR100546387 B1 KR 100546387B1
Authority
KR
South Korea
Prior art keywords
data
mask pattern
address
memory device
bits
Prior art date
Application number
KR1020030070986A
Other languages
English (en)
Other versions
KR20050035567A (ko
Inventor
정인영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030070986A priority Critical patent/KR100546387B1/ko
Priority to US10/889,408 priority patent/US20050080983A1/en
Publication of KR20050035567A publication Critical patent/KR20050035567A/ko
Application granted granted Critical
Publication of KR100546387B1 publication Critical patent/KR100546387B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Storage Device Security (AREA)

Abstract

메모리 시스템에서 마스크 비트의 비트수를 감소시키는 방법 및 장치가 개시된다. 마스크된 기입 동작에서 메모리 컨트롤러는 마스크 패턴을 나타내는 마스크 비트, 즉 어드레스를 메모리 장치로 전송한다. 상기 메모리 장치는 상기 수신된 어드레스를 디코딩하여 상기 메모리 컨트롤러가 선택한 마스크 패턴과 동일한 마스크 패턴을 생성하고, 입력되는 데이터와 상기 생성된 마스크 패턴을 비트단위로 비교하고, 그 비교결과에 기초하여 마스크될 데이터는 버리도 나머지 데이터는 소정의 메모리 어레이에 기입한다. 상기 메모리 컨트롤러로부터 상기 메모리 장치로 전송되는 어드레스를 구성하는 비트수는 상기 마스크 패턴을 구성하는 비트수 보다 작다. 상기 메모리 컨트롤러와 상기 메모리 장치는 마스크 비트의 비트수를 감소시키는 방법을 수행한다.

Description

마스크 비트 전송방법 및 장치{Method and apparatus for transmitting mask bits}
도 1은 종래의 마스크된 기입 동작을 수행하는 메모리 시스템을 나타낸다.
도 2는 본 발명의 실시예에 따른 마스크된 기입 동작을 수행하는 메모리 시스템의 블락도를 나타낸다.
도 3은 도 2에 도시된 메모리 시스템에서 수행되는 마스크된 기입 동작의 흐름도를 나타낸다.
도 4는 본 발명의 다른 실시예에 따른 마스크된 기입 동작을 수행하는 메모리 시스템의 블락도를 나타낸다.
도 5는 도 4에 도시된 메모리 시스템에서 수행되는 마스크된 기입 동작의 흐름도를 나타낸다.
본 발명은 데이터 저장방법 및 데이터 저장장치에 관한 것으로, 보다 상세하게는 패킷 방식의 메모리 시스템에서 마스크 패턴을 나타내는 마스크 비트를 전송하는 방법과 장치, 그리고 데이터 저장방법 및 장치에 관한 것이다.
도 1은 종래의 마스크된 기입 동작을 수행하는 메모리 시스템을 나타낸다. 본 명세서에서 마스트된 기입 동작(masked write operation)이란 패킷 방식의 메모리 시스템에서 메모리 컨트롤러로부터 출력된 데이터 패킷의 일부만 메모리 장치에 기입하는 동작을 말하고, 상기 데이터 패킷 중에서 상기 메모리 장치에 기입되지 않을 데이터를 마스크된 데이터(masked data)라 한다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(12), 데이터 채널(14), 명령 채널(16) 및 메모리 장치(18)를 구비한다. 상기 메모리 장치(18)는 YDRAM(Yellowstone DRAM)으로 구현되는 것이 바람직하다.
패킷 방식을 사용하는 메모리 시스템(10)에서 데이터 기입 동작을 수행하는 경우, 메모리 컨트롤러(12)는 다수개의 기입 데이터(Write Byte A00 내지 B71)를 한꺼번에 메모리 장치(18)로 전송한다.
메모리 장치(18)로 전송된 다수개의 데이터 중에서 메모리 장치(18)내의 메모리 어레이(미 도시)로 기입(또는 저장)하지 않을 데이터에 대한 정보는 기입 명령 패킷에 포함되어 명령 채널(16)을 통하여 메모리 장치(18)로 전송된다. 상기 정보를 마스크 비트(Mask bit)라 한다.
메모리 컨트롤러(12)는 다수개의 마스크 바이트들(Mask Byte 0 내지 Mask Byte 31)을 구비하는 마스크 바이트 필드(13)를 구비한다. 메모리 컨트롤러(12)는 데이터 기입 동작 시 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)와 마스크 바이트 필드(13)의 각 마스크 바이트(Mask pattern 0 내지 Mask pattern 31)를 비트단위(bitwise)로 비교하고, 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)와 일치하지 않는 하나의 마스크 바이트를 선택한다.
여기서 다수개의 마스크 바이트들(Mask Byte 0 내지 Mask Byte 31)각각은 8비트로 구성되고, 각 데이터(Write Byte A00 내지 Write Byte B71)는 8비트로 구성된다.
예컨대 메모리 컨트롤러(12)는 첫 번째 마스크 바이트(Mask Byte 0)와 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)를 비트단위로 비교하고, 마스크 바이트(Mask byte 0)와 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)가 적어도 하나이상 일치하는 경우 일치신호(HIT)를 발생한다. 따라서 메모리 컨트롤러(12)는 일치신호(HIT)에 응답하여 두 번째 마스크 바이트(Mask Byte 1)와 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)를 비트단위로 비교한다. 메모리 컨트롤러(12)는 일치신호(HIT)가 발생하지 않을 때까지 상술한 비교과정을 반복적으로 수행한다.
만일 메모리 컨트롤러(12)가 마스크 바이트(Mask Byte 6)와 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)를 비트단위로 비교한 결과 마스크 바이트(Mask Byte 6)와 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)가 일치하지 않는 경우 마스크 바이트(Mask Byte 6)를 선택하고 선택신호(SEL)를 발생한다.
메모리 컨트롤러(12)는 선택신호(SEL)에 응답하여 선택된 마스크 바이트(Mask Byte 6)를 마스크될 각 데이터(Write Byte B60, B70, A31, A41 및 B71)에 겹쳐 쓴다(over-write). 따라서 각 데이터(Write Byte B60, B70, A31, A41 및 B71)는 마스크 바이트(Mask Byte 6)로 대체된다.
메모리 컨트롤러(12)는 선택된 마스크 바이트(Mask Byte 6)자체를 기입 명령 패킷에 실어 명령 채널을 통하여 메모리 장치(18)로 전송한다. 이 경우 기입 명령 패킷은 8비트의 마스크 비트를 포함한다. 현재의 YDRAM으로 구현된 메모리 장치(18)를 포함하는 메모리 시스템(10)의 마스크 비트는 1바이트이다.
따라서 본 발명이 이루고자 하는 기술적 과제는 패킷 방식의 메모리 시스템에서 마스크 비트의 비트수를 감소시키는 방법 및 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 장치는 메모리 컨트롤러 및 메모리 장치를 구비한다. 마스크된 기입 동작에서 메모리 컨트롤러는 마스크 패턴을 나타내는 마스크 비트, 즉 어드레스를 메모리 장치로 전송한다. 상기 메모리 장치는 상기 수신된 어드레스를 디코딩하여 상기 메모리 컨트롤러가 선택한 마스크 패턴과 동일한 마스크 패턴을 생성하고, 입력되는 데이터와 상기 생성된 마스크 패턴을 비트단위로 비교하고, 그 비교결과에 기초하여 마스크될 데이터는 버리도 나머지 데이터는 소정의 메모리 어레이에 기입한다. 상기 메모리 컨트롤러로부터 상기 메모리 장치로 전송되는 어드레스를 구성하는 비트수는 상기 마스크 패턴을 구성하는 비트수 보다 작다. 상기 메모리 컨트롤러와 상기 메모리 장치는 마스크 비트의 비트수를 감소시키는 방법을 수행한다.
상기 기술적 과제를 달성하기 위한 메모리 장치로 기입될 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 검출하기 위한 어드레스를 출력하는 방법은 상기 다수개의 데이터 각각과 다수개의 마스크 패턴들 각각을 비교하고, 상기 다수개의 마스크 패턴들 중에서 상기 다수개의 데이터 각각과 일치하지 않는 하나의 마스크 패턴을 선택하는 단계; 상기 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 상기 선택된 마스크 패턴으로 대체하는 단계; 및 상기 선택된 마스크 패턴을 나타내는 상기 어드레스를 출력하는 단계를 구비하며, 상기 어드레스를 구성하는 비트수는 상기 선택된 마스크 패턴을 구성하는 비트수보다 작은 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 데이터를 메모리 장치에 저장하는 방법은 어드레스를 수신하는 단계; 상기 어드레스에 기초하여 다수개의 마스크 패턴들로부터 하나의 마스크 패턴을 선택하는 단계; 데이터를 수신하는 단계; 및 상기 선택된 마스크 패턴과 상기 수신된 데이터를 비교하고, 상기 수신된 데이터가 상기 선택된 마스크 패턴과 서로 다른 경우 상기 수신된 데이터를 상기 메모리 장치에 저장하는 단계를 구비하며, 상기 선택된 마스크 패턴을 구성하는 비트수는 상기 어드레스를 구성하는 비트수보다 큰 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 메모리 장치로 기입될 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 검출하기 위한 어드레스를 출력하는 방법은 상기 다수개의 데이터 각각과 다수개의 마스크 패턴들 각각을 비교하고, 상기 다수개의 마스크 패턴들 중에서 상기 다수개의 데이터 각각과 일치하지 않는 마스크 패턴을 선택하는 단계; 상기 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 선택된 마스크 패턴으로 대체하는 단계; 및 상기 선택된 마스크 패턴을 구성하는 비트들 중에서 일부의 비트들로 구성된 상기 어드레스를 출력하는 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 데이터를 메모리 장치에 저장하는 방법은 제1군의 비트들로 구성된 어드레스를 수신하는 단계; 제2군의 비트들과 상기 제1군의 비트들을 결합하여 하나의 마스크 패턴을 생성하는 단계; 데이터를 수신하는 단계; 및 상기 생성된 마스크 패턴과 상기 수신된 데이터를 비교하고, 상기 수신된 데이터가 상기 생성된 마스크 패턴과 서로 다른 경우 상기 수신된 데이터를 상기 메모리 장치에 저장하는 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 메모리 컨트롤러로부터 출력된 데이터를 메모리 장치에 저장하는 방법은 상기 메모리 컨트롤러가 다수개의 데이터 각각과 다수개의 마스크 패턴들 각각을 비교하고, 상기 다수개의 마스크 패턴들 중에서 상기 다수개의 데이터 각각과 일치하지 않는 마스크 패턴을 선택하고, 상기 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 상기 선택된 마스크 패턴으로 대체하고, 상기 선택된 마스크 패턴을 나타내는 어드레스를 출력하는 단계; 상기 메모리 장치가 상기 메모리 컨트롤러로부터 출력되는 상기 어드레스를 수신하고, 상기 수신된 어드레스에 기초하여 상기 메모리 장치에 저장된 다수개의 마스크 패턴들로부터 하나의 마스크 패턴을 선택하는 단계; 상기 메모리 장치가 상기 메모리 컨트롤러로부터 출력되는 다수개의 데이터 각각을 수신하는 단계; 및 상기 메모리 장치가 선택된 마스크 패턴과 상기 수신된 데이터를 비교하고, 상기 수신된 데이터가 상기 선택된 마스크 패턴과 서로 다른 경우 상기 수신된 데이터를 상기 메모리 장치에 저장하는 단계를 구비하며, 상기 선택된 마스크 패턴을 구성하는 비트수는 상기 어드레스를 구성하는 비트수보다 큰 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 메모리 장치로 기입될 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 검출하기 위한 어드레스를 출력하는 메모리 컨트롤러는 상기 메모리 컨트롤러는 상기 다수개의 데이터 각각과 다수개의 마스크 패턴들 각각을 비교하고, 상기 다수개의 마스크 패턴들 중에서 상기 다수개의 데이터 각각과 일치하지 않는 마스크 패턴을 선택하고, 상기 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 상기 선택된 마스크 패턴으로 대체하고, 상기 선택된 마스크 패턴을 나타내는 상기 어드레스를 출력하고, 상기 어드레스를 구성하는 비트수는 상기 선택된 마스크 패턴을 구성하는 비트수보다 작은 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 메모리 장치는 메모리 어레이; 데이터를 수신하는 제1포트; 마스크 패턴을 선택하기 위한 어드레스를 수신하는 제2포트; 다수개의 마스크 패턴들을 저장하는 마스크 패턴 필드; 및 상기 어드레스에 기초하여 상기 다수개의 마스크 패턴들로부터 하나의 마스크 패턴을 선택하고, 상기 선택된 마스크 패턴과 수신된 데이터를 비교하고, 상기 수신된 데이터가 상기 선택된 마스크 패턴과 서로 다른 경우 상기 수신된 데이터를 상기 메모리 어레이로 출력하는 비교회로를 구비하며, 상기 선택된 마스크 패턴을 구성하는 비트수는 상기 어드레스를 구성하는 비트수보다 큰 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 메모리 시스템은 다수개의 마스크 패턴들을 구비하고, 마스크될 적어도 하나의 데이터 및 상기 다수개의 마스크 패턴들 중에서 선택된 하나의 마스크 패턴을 나타내는 어드레스를 출력하는 메모리 컨트롤러; 상기 다수개의 마스크 패턴들을 구비하는 메모리 장치; 상기 메모리 장치와 상기 메모리 컨트롤러사이에 접속되고 상기 데이터를 전송하는 데이터 채널; 및 상기 메모리 장치와 상기 메모리 컨트롤러사이에 접속되고 상기 어드레스를 전송하는 명령 채널을 구비하며, 상기 메모리 장치는 메모리 어레이; 및 상기 명령 채널을 통하여 수신된 상기 어드레스에 기초하여 상기 다수개의 마스크 패턴들로부터 하나의 마스크 패턴을 선택하고, 상기 선택된 마스크 패턴과 상기 데이터 채널을 통하여 수신된 데이터를 비교하고, 상기 수신된 데이터가 상기 선택된 마스크 패턴과 서로 다른 경우 상기 수신된 데이터를 상기 메모리 어레이로 출력하는 비교회로를 구비하며, 상기 선택된 마스크 패턴을 구성하는 비트수는 상기 어드레스를 구성하는 비트수보다 큰 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 메모리 시스템은 다수개의 마스크 패턴들을 구비하고, 마스크될 적어도 하나의 데이터 및 상기 다수개의 마스크 패턴들 중에서 선택된 하나의 마스크 패턴을 구성하는 비트들 중에서 제1군의 비트들로 구성된 어드레스를 출력하는 메모리 컨트롤러; 제2군의 비트들을 구비하는 메모리 장치; 상기 메모리 장치와 상기 메모리 컨트롤러사이에 접속되고 상기 데이터를 전송하는 데이터 채널; 및 상기 메모리 장치와 상기 메모리 컨트롤러사이에 접속되고 상기 어드레스를 전송하는 명령 채널을 구비하며, 상기 메모리 장치는 메모리 어레 이; 및 상기 제2군의 비트들과 상기 명령 채널을 통하여 수신된 상기 어드레스를 결합하여 상기 메모리 컨트롤러에 의하여 선택된 마스크 패턴과 동일한 마스크 패턴을 생성하고, 상기 생성된 마스크 패턴과 상기 데이터 채널을 통하여 수신된 데이터를 비교하고, 상기 수신된 데이터가 상기 생성된 마스크 패턴과 서로 다른 경우 상기 수신된 데이터를 상기 메모리 어레이로 출력하는 비교회로를 구비하며, 상기 선택된 마스크 패턴을 구성하는 비트수는 상기 어드레스를 구성하는 비트수보다 큰 것이 바람직하다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 마스크된 기입 동작을 수행하는 메모리 시스템의 블락도를 나타낸다.
도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(21) 및 메모리 장치(25)를 구비한다. 메모리 컨트롤러(21)로부터 전송될 데이터 패킷(또는 데이터)은 데이터 채널(14)을 통하여 메모리 장치(25)로 전송되고, 마스크 비트를 포함하는 명령 패킷은 명령 채널(16)을 통하여 메모리 장치(25)로 전송된다.
데이터 채널(14)과 접속되는 메모리 컨트롤러(21)와 메모리 장치(25)의 각 포트를 제1포트라 하고, 명령 채널(16)과 접속되는 메모리 컨트롤러(21)와 메모리 장치(25)의 각 포트를 제2포트라 한다. 데이터 채널(14)과 명령 채널(16)은 버스를 의미한다. 메모리 장치(25)는 YDRAM으로 구현되는 것이 바람직하다.
메모리 컨트롤러(21) 및 메모리 장치(25)는 동일한 마스크 패턴 필드(23과 27)를 구비한다. 각 마스크 패턴 필드(23과 27)를 구성하는 다수개의 마스크 패턴들(Mask pattern 1 내지 Mask pattern 31)각각은 서로 일치한다. 또한, 다수개의 마스크 패턴들(Mask pattern 1 내지 Mask pattern 31)각각은 M(M은 자연수)비트로 유일하게 어드레싱 될 수 있다.
본 발명에서는 설명의 편의를 위하여 2M(예컨대 M=5, 2M=32)개의 각 데이터(Write Byte A00 내지 Write Byte B71)는 8비트로 구성되고, 2M(예컨대 M=5, 2M=32)개의 각 마스크 패턴(Mask pattern 1 내지 Mask pattern 31)도 8비트로 구성되는 경우를 예로 들어 설명한다. 그리고 마스크 패턴들의 수는 전송될 데이터의 수보다 같거나 작은 것이 바람직하다.
그러나 본 발명의 사상은 데이터 패킷(또는 데이터)의 수, 마스크 패턴들의 개수, 및 데이터 및 마스크 패턴을 구성하는 비트수로 한정되는 것은 아니다.
도 3은 도 2에 도시된 메모리 시스템에서 수행되는 마스크된 기입 동작의 흐름도를 나타낸다. 도 2 및 도 3을 참조하여 메모리 컨트롤러(21)가 각 데이터(Write Byte B60, Write Byte B70, Write Byte A31, Write Byte A41 및 Write Byte B71)를 메모리 장치(25)에 저장(또는 기입)하지 않는 경우를 설명하면 다음과 같다.
31단계에서 메모리 컨트롤러(21)는 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)와 마스크 패턴 필드(23)의 각 마스크 패턴(Mask pattern 0 내지 Mask pattern 31)을 비트단위(bitwise)로 비교하고, 전송될 각 데이터와 일치하지 않는 마스크 패턴을 선택한다.
예컨대 메모리 컨트롤러(21)는 첫 번째 마스크 패턴(Mask pattern 0)과 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)를 비트단위로 비교하고, 마스크 패턴(Mask pattern 0)과 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)가 적어도 하나이상 일치하는 경우 일치신호(HIT)를 발생한다. 따라서 메모리 컨트롤러(21)는 일치신호(HIT)에 응답하여 두 번째 마스크 패턴(Mask pattern 1)과 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)를 비트단위로 비교한다. 메모리 컨트롤러(21)는 일치신호(HIT)가 발생하지 않을 때까지 상술한 비교과정을 반복적으로 수행한다.
만일 메모리 컨트롤러(21)가 마스크 패턴(Mask pattern 6)과 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)를 비트단위로 비교한 결과, 마스크 패턴(Mask pattern 6)과 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)가 일치하지 않는 경우 마스크 패턴(Mask pattern 6)을 선택하고 선택신호(SEL)를 발생한다.
메모리 컨트롤러(21)는 선택신호(SEL)에 응답하여 선택된 마스크 패턴(Mask pattern 6)을 각 데이터(Write Byte B60, B70, A31, A41 및 B71)에 겹쳐 쓴다(over-write). 따라서 각 데이터(Write Byte B60, B70, A31, A41 및 B71)는 마스크 패턴(Mask pattern 6)으로 대체된다. 즉, 33단계에서 메모리 컨트롤러(21)는 마스크될 적어도 하나의 데이터를 선택된 마스크 패턴(Mask pattern 6)으로 대체한다.
그리고 35단계에서 메모리 컨트롤러(21)는 선택된 마스크 패턴(Mask pattern 6)을 나타내는 마스크 비트(이하 '어드레스'라 한다; IMB)를 포함하는 기입 명령 패킷을 명령 채널(16)을 통하여 메모리 장치(25)로 전송한다. 예컨대 선택된 마스크 패턴(Mask pattern 6)은 00110으로 어드레싱된다.
즉, 본 발명에 따른 메모리 컨트롤러(21)는 선택된 마스크 패턴 자체를 전송하는 것이 아니라 선택된 마스크 패턴을 나타내는 어드레스(IMB)를 기입 명령 패킷에 실어 전송한다. 예컨대 마스크 패턴이 1바이트(=8비트)로 구성된 경우, 메모리 컨트롤러(21)는 2M(M=5, 32)개의 마스크 패턴들 중에서 선택된 하나의 마스크 패턴을 나타내는 어드레스(IMB), 즉 M(M=5)비트로 구성된 어드레스(IMB)를 전송할 수 있다.
37단계에서 메모리 장치(25)는 선택된 마스크 패턴(Mask pattern 6)을 포함하는 기입 명령 패킷을 수신하고, 상기 기입 명령 패킷에 포함된 어드레스(IMB; 어드레스로 표현한다.)를 찾아내고, 수신된 어드레스(IMB)에 기초하여 마스크 패턴 필드(27)로부터 마스크 패턴((Mask pattern 6)을 선택한다. 예컨대 어드레스 (00110)는 8비트로 구성된 마스크 패턴(Mask pattern 6)을 나타낸다.
즉, 메모리 장치(25)는 메모리 컨트롤러(21)가 선택한 마스크 패턴과 동일한 마스크 패턴을 사용하여 마스크된 기입 동작을 수행한다.
39단계에서 메모리 장치(25)는 데이터 채널(14)을 통하여 입력되는 각 데이터(Write Byte A00 내지 Write Byte B71)를 수신하고, 각 데이터(Write Byte A00 내지 Write Byte B71)와 마스크 패턴(Mask pattern 6)을 비트 단위로 비교하고, 각 데이터(Write Byte A00 내지 Write Byte B71)와 마스크 패턴(Mask pattern 6)이 일치하는 경우 일치하는 데이터는 메모리 장치(25)에 기입될 데이터가 아니므로 상기 일치하는 데이터를 버린다.
예컨대 마스크된 각 데이터(Write Byte B60, B70, A31, A41 및 B71)와 마스크 패턴(Mask pattern 6)은 서로 일치하므로, 메모리 장치(25)는 각 데이터(Write Byte B60, B70, A31, A41 및 B71)를 소정의 메모리 어레이(미 도시)에 저장하지 않는다. 각 데이터(Write Byte A00 내지 Write Byte B71)와 마스크 패턴(Mask pattern 6)을 비트 단위로 비교하기 위한 비교회로는 배타 논리합회로 등으로 용이하게 구현될 수 있다.
메모리 장치(25)의 비교회로는 명령 채널(16)을 통하여 수신된 어드레스 (IMB=00110)에 기초하여 마스크 패턴 필드(27)를 구성하는 다수개의 마스크 패턴들로부터 하나의 마스크 패턴(Mask pattern 6)을 선택하고, 상기 선택된 마스크 패턴(Mask pattern 6)과 데이터 채널(14)을 통하여 수신된 데이터(Write Byte A00 내지 Write Byte B71)를 비교하고, 상기 수신된 데이터(Write Byte A00 내지 Write Byte B71)가 상기 선택된 마스크 패턴(Mask pattern 6)과 서로 다른 경우 상기 수 신된 데이터를 상기 메모리 어레이로 출력한다.
도 4는 본 발명의 다른 실시예에 따른 마스크된 기입 동작을 수행하는 메모리 시스템의 블락도를 나타낸다. 도 4를 참조하면, 메모리 시스템(40)은 메모리 컨트롤러(41) 및 메모리 장치(45)를 구비하고, 메모리 컨트롤러(41)와 메모리 장치(45)는 데이터 채널(14)과 명령 채널(16)을 통하여 접속된다.
메모리 컨트롤러(41)는 마스크 패턴 필드(43)를 구비한다. 메모리 컨트롤러 (41)가 2M(예컨대 M=5, 2M=32)개의 데이터를 전송하고자 하는 경우, 마스크 패턴 필드(43)는 2M(예컨대 M=5, 2M=32)개의 마스크 패턴들을 구비한다.
예컨대 32개의 마스크 패턴들 각각이 8비트로 구성되는 경우, 8비트 중에서 5비트만(예컨대 1군의 비트들)으로 32개의 마스크 패턴들 각각을 서로 중복되지 않게 설정할 수 있다. 따라서 8비트 중에서 임의의 3비트(예컨대, 2군의 비트들)는 메모리 컨트롤러(41)와 메모리 장치(45)가 디폴트로 사용할 수 있다.
도 5는 도 4에 도시된 메모리 시스템에서 수행되는 마스크된 기입 동작의 흐름도를 나타낸다. 도 4 및 도 5를 참조하여 메모리 컨트롤러(41) 및 메모리 장치(45)가 마스크된 각 데이터(Write Byte B60, B70, A31, A41 및 B71)를 처리하는 방법을 설명하면 다음과 같다.
51단계에서 사용자 또는 메모리 시스템의 제조업자는 제2군의 비트들(예컨대 MSB를 포함하는 상위 3비트=100)을 선택한다. 따라서 제2군의 비트들(100)은 메모리 컨트롤러(41)와 메모리 장치(45)에 각각 저장된다.
52단계에서 메모리 컨트롤러(41)는 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)와 마스크 패턴 필드(43)의 각 마스크 패턴(10000000 내지 10011111)을 비트단위로 비교하고, 전송될 각 데이터와 일치하지 않는 마스크 패턴을 선택한다.
예컨대 메모리 컨트롤러(41)는 첫 번째 마스크 패턴(100 00000)과 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)를 비트단위로 비교하고, 마스크 패턴(100 000000)과 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)가 적어도 하나이상 일치하는 경우 일치신호(HIT)를 발생한다.
따라서 메모리 컨트롤러(41)는 일치신호(HIT)에 응답하여 두 번째 마스크 패턴(100 00001)과 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)를 비트단위로 비교한다. 메모리 컨트롤러(41)는 일치신호(HIT)가 발생하지 않을 때까지 상술한 비교과정을 반복적으로 수행한다.
만일 메모리 컨트롤러(41)가 마스크 패턴(100 00110)과 전송될 각 데이터 (Write Byte A00 내지 Write Byte B71)를 비트단위로 비교한 결과 마스크 패턴(100 00110)과 전송될 각 데이터(Write Byte A00 내지 Write Byte B71)가 일치하지 않는 경우 마스크 패턴(100 00110)을 선택하고, 선택신호(SEL)를 발생한다.
메모리 컨트롤러(41)는 선택신호(SEL)에 응답하여 선택된 마스크 패턴(100 00110)을 메모리 장치(45)에서 마스크될 각 데이터(Write Byte B60, B70, A31, A41 및 B71)에 겹쳐 쓴다(over-write). 따라서 마스크될 각 데이터(Write Byte B60, B70, A31, A41 및 B71)는 마스크 패턴(100 00110)으로 대체된다. 즉, 53단계에서 메모리 컨트롤러(41)는 메모리 장치(45)에서 마스크될 적어도 하나의 데이터를 선택된 마스크 패턴(100 00110)으로 대체한다.
그리고 54단계에서 메모리 컨트롤러(41)는 선택된 마스크 패턴(100 00110)중에서 제2군의 3비트들(100)을 제외한 나머지 제1군의 5비트(00110)로만 구성된 어드레스(SMPA)를 기입 명령 패킷에 실어 명령 채널(16)을 통하여 메모리 장치(45)로 전송한다.
상기 어드레스(SMPA=00110)는 선택된 마스크 패턴(100 00110)중에서 고정된 제1군의 비트들(100)을 제외한 마스크 패턴인 동시에 선택된 마스크 패턴을 나타내는 어드레스이다.
즉, 본 발명에 따른 메모리 컨트롤러(41)는 선택된 마스크 패턴(100 00110) 자체를 전송하는 것이 아니라 선택된 마스크 패턴을 나타내는 어드레스 (SMPA=00110)를 전송한다. 예컨대 마스크 패턴이 1바이트(=8비트)로 구성된 경우, 메모리 컨트롤러(21)는 2M(M=5, 32)개의 마스크 패턴들 중에서 선택된 하나의 마스크 패턴(100 00110)을 나타내는 어드레스(SMPA=00110), 즉 M(M=5)비트로 구성된 어드레스(SMPA)를 전송할 수 있다.
55단계에서 메모리 장치(45)는 선택된 마스크 패턴(100 00110)을 나타내는 어드레스(SMPA=00110)를 수신하고, 수신된 어드레스(SMPA=00110)와 고정된 제1군의 비트들(100)을 미리 약속된 순서에 따라 결합하고, 메모리 컨트롤러(41)가 선택한 마스크 패턴(100 00110)과 동일한 마스크 패턴(100 00110)을 만든다.
56단계에서 메모리 장치(45)는 데이터 채널(14)을 통하여 입력되는 각 데이터(Write Byte A00 내지 Write Byte B71)를 수신하고, 각 데이터(Write Byte A00 내지 Write Byte B71)와 마스크 패턴(100 00110)을 비트 단위로 비교하고, 각 데이터(Write Byte A00 내지 Write Byte B71) 중에서 마스크될 데이터는 버린다.
예컨대 마스크될 각 데이터(Write Byte B60, Write Byte B70, Write Byte A31, Write Byte A41 및 Write Byte B71)와 마스크 패턴(100 00110)은 서로 일치하므로, 메모리 장치(45)는 각 데이터(Write Byte B60, Write Byte B70, Write Byte A31, Write Byte A41 및 Write Byte B71)를 저장하지 않는다. 각 데이터(Write Byte A00 내지 Write Byte B71)와 마스크 패턴(100 00110)을 비트 단위로 비교하기 위한 비교회로는 배타 논리합회로 등으로 용이하게 구현될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 패킷 방식의 메모리 시스템에서 마스크 비트의 비트수를 감소시키는 방법 및 장치는 마스크된 기입 동작에서 마스크 비트를 감소시킬 수 있으므로 명령 채널의 폭을 감소시킬 수 있는 효과가 있다. 또한, 명령 채널과 접속되는 패드들의 수를 감소시킬 수 있는 효과가 있다.

Claims (15)

  1. 메모리 장치로 기입될 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 검출하기 위한 어드레스를 출력하는 방법에 있어서,
    상기 다수개의 데이터 각각과 다수개의 마스크 패턴들 각각을 비교하고, 상기 다수개의 마스크 패턴들 중에서 상기 다수개의 데이터 각각과 일치하지 않는 하나의 마스크 패턴을 선택하는 단계;
    상기 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 상기 선택된 마스크 패턴으로 대체하는 단계; 및
    상기 선택된 마스크 패턴을 나타내는 상기 어드레스를 출력하는 단계를 구비하며,
    상기 어드레스를 구성하는 비트수는 상기 선택된 마스크 패턴을 구성하는 비트수보다 작은 것을 특징으로 하는 마스크될 적어도 하나의 데이터를 검출하기 위한 어드레스 출력방법.
  2. 제1항에 있어서, 상기 선택된 마스크 패턴을 나타내는 상기 어드레스는 명령 패킷을 구성하는 것을 특징으로 하는 마스크될 적어도 하나의 데이터를 검출하기 위한 어드레스 출력방법.
  3. 제1항에 있어서, 상기 마스크될 적어도 하나의 데이터를 검출하기 위한 어드 레스 출력방법은 상기 다수개의 데이터 각각을 상기 메모리 장치로 출력하는 단계를 더 구비하는 것을 특징으로 하는 마스크될 적어도 하나의 데이터를 검출하기 위한 어드레스 출력방법.
  4. 메모리 장치로 기입될 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 검출하기 위한 어드레스를 출력하는 방법에 있어서,
    상기 다수개의 데이터 각각과 2M개의 마스크 패턴들 각각을 비교하고, 상기 2M개의 마스크 패턴들 중에서 상기 다수개의 데이터 각각과 일치하지 않는 하나의 마스크 패턴을 선택하는 단계;
    상기 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 선택된 마스크 패턴으로 대체하는 단계; 및
    상기 선택된 마스크 패턴을 나타내는 M비트로 구성된 상기 어드레스를 출력하는 단계를 구비하며,
    상기 2M개의 마스크 패턴들 각각 N비트로 구성되고, 상기 N과 M은 자연수이고 상기 N은 상기 M보다 큰 것을 특징으로 하는 마스크될 적어도 하나의 데이터를 검출하기 위한 어드레스 출력방법.
  5. 데이터를 메모리 장치에 저장하는 방법에 있어서,
    어드레스를 수신하는 단계;
    상기 어드레스에 기초하여 다수개의 마스크 패턴들로부터 하나의 마스크 패턴을 선택하는 단계;
    데이터를 수신하는 단계; 및
    상기 선택된 마스크 패턴과 상기 수신된 데이터를 비교하고, 상기 수신된 데이터가 상기 선택된 마스크 패턴과 서로 다른 경우 상기 수신된 데이터를 상기 메모리 장치에 저장하는 단계를 구비하며,
    상기 선택된 마스크 패턴을 구성하는 비트수는 상기 어드레스를 구성하는 비트수보다 큰 것을 특징으로 하는 메모리 장치에 데이터를 저장하는 방법.
  6. 데이터를 메모리 장치에 저장하는 방법에 있어서,
    M비트로 구성된 어드레스를 포함하는 명령 패킷을 수신하는 단계;
    상기 어드레스에 기초하여 각각이 N비트로 구성된 2M개의 마스크 패턴들로부터 하나의 마스크 패턴을 선택하는 단계;
    데이터를 수신하는 단계; 및
    상기 선택된 마스크 패턴과 상기 수신된 데이터를 비교하고, 상기 수신된 데이터가 상기 선택된 마스크 패턴과 서로 다른 경우 상기 수신된 데이터를 상기 메모리 장치에 저장하는 단계를 구비하며,
    상기 N과 M은 자연수이고 상기 N은 상기 M보다 큰 것을 특징으로 하는 데이터를 메모리 장치에 저장하는 방법.
  7. 메모리 장치로 기입될 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 검출하기 위한 어드레스를 출력하는 방법에 있어서,
    상기 다수개의 데이터 각각과 다수개의 마스크 패턴들 각각을 비교하고, 상기 다수개의 마스크 패턴들 중에서 상기 다수개의 데이터 각각과 일치하지 않는 마스크 패턴을 선택하는 단계;
    상기 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 선택된 마스크 패턴으로 대체하는 단계; 및
    상기 선택된 마스크 패턴을 구성하는 비트들 중에서 일부의 비트들로 구성된 상기 어드레스를 출력하는 단계를 구비하는 것을 특징으로 하는 마스크될 적어도 하나의 데이터를 검출하기 위한 어드레스 출력방법.
  8. 데이터를 메모리 장치에 저장하는 방법에 있어서,
    제1군의 비트들로 구성된 어드레스를 수신하는 단계;
    제2군의 비트들과 상기 제1군의 비트들을 결합하여 하나의 마스크 패턴을 생성하는 단계;
    데이터를 수신하는 단계; 및
    상기 생성된 마스크 패턴과 상기 수신된 데이터를 비교하고, 상기 수신된 데이터가 상기 생성된 마스크 패턴과 서로 다른 경우 상기 수신된 데이터를 상기 메모리 장치에 저장하는 단계를 구비하는 것을 특징으로 하는 데이터를 메모리 장치 에 저장하는 방법.
  9. 메모리 컨트롤러로부터 출력된 데이터를 메모리 장치에 저장하는 방법에 있어서,
    상기 메모리 컨트롤러가 다수개의 데이터 각각과 다수개의 마스크 패턴들 각각을 비교하고, 상기 다수개의 마스크 패턴들 중에서 상기 다수개의 데이터 각각과 일치하지 않는 마스크 패턴을 선택하고, 상기 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 상기 선택된 마스크 패턴으로 대체하고, 상기 선택된 마스크 패턴을 나타내는 어드레스를 출력하는 단계;
    상기 메모리 장치가 상기 메모리 컨트롤러로부터 출력되는 상기 어드레스를 수신하고, 상기 수신된 어드레스에 기초하여 상기 메모리 장치에 저장된 다수개의 마스크 패턴들로부터 하나의 마스크 패턴을 선택하는 단계;
    상기 메모리 장치가 상기 메모리 컨트롤러로부터 출력되는 다수개의 데이터 각각을 수신하는 단계; 및
    상기 메모리 장치가 선택된 마스크 패턴과 상기 수신된 데이터를 비교하고, 상기 수신된 데이터가 상기 선택된 마스크 패턴과 서로 다른 경우 상기 수신된 데이터를 상기 메모리 장치에 저장하는 단계를 구비하며,
    상기 선택된 마스크 패턴을 구성하는 비트수는 상기 어드레스를 구성하는 비트수보다 큰 것을 특징으로 하는 메모리 장치에 데이터를 저장하는 방법.
  10. 메모리 장치로 기입될 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 검출하기 위한 어드레스를 출력하는 메모리 컨트롤러에 있어서,
    상기 메모리 컨트롤러는 상기 다수개의 데이터 각각과 다수개의 마스크 패턴들 각각을 비교하고, 상기 다수개의 마스크 패턴들 중에서 상기 다수개의 데이터 각각과 일치하지 않는 마스크 패턴을 선택하고, 상기 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 상기 선택된 마스크 패턴으로 대체하고, 상기 선택된 마스크 패턴을 나타내는 상기 어드레스를 출력하고,
    상기 어드레스를 구성하는 비트수는 상기 선택된 마스크 패턴을 구성하는 비트수보다 작은 것을 특징으로 하는 메모리 컨트롤러.
  11. 제10항에 있어서, 상기 메모리 컨트롤러는 상기 마스크 패턴으로 대체된 데이터를 포함하는 상기 다수개의 데이터를 상기 메모리 장치로 출력하는 것을 특징으로 하는 메모리 컨트롤러.
  12. 2M개의 마스크 패턴들을 구비하는 마스크 패턴 필드를 구비하고, 메모리 장치로 기입될 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 검출하기 위한 어드레스를 출력하는 메모리 컨트롤러에 있어서,
    제1포트; 및
    제2포트를 구비하며,
    상기 메모리 컨트롤러는 상기 다수개의 데이터 각각과 상기 2M개의 마스크 패턴들 각각을 비교하고, 상기 2M개의 마스크 패턴들 중에서 상기 다수개의 데이터 각각과 일치하지 않는 마스크 패턴을 선택하고, 상기 다수개의 데이터 중에서 마스크될 적어도 하나의 데이터를 선택된 마스크 패턴으로 대체하고, 상기 선택된 마스크 패턴을 나타내는 M비트로 구성된 상기 어드레스를 상기 제2포트를 통하여 출력하고,
    상기 선택된 마스크 패턴으로 대체된 적어도 하나의 데이터를 포함하는 상기 다수개의 데이터를 상기 제1포트로 출력하고,
    상기 2M개의 마스크 패턴들 각각 N비트로 구성되고, 상기 N과 M은 자연수이고 상기 N은 상기 M보다 큰 것을 특징으로 하는 메모리 컨트롤러.
  13. 메모리 장치에 있어서,
    메모리 어레이;
    데이터를 수신하는 제1포트;
    마스크 패턴을 선택하기 위한 어드레스를 수신하는 제2포트;
    다수개의 마스크 패턴들을 저장하는 마스크 패턴 필드; 및
    상기 어드레스에 기초하여 상기 다수개의 마스크 패턴들로부터 하나의 마스크 패턴을 선택하고, 상기 선택된 마스크 패턴과 수신된 데이터를 비교하고, 상기 수신된 데이터가 상기 선택된 마스크 패턴과 서로 다른 경우 상기 수신된 데이터를 상기 메모리 어레이로 출력하는 비교회로를 구비하며,
    상기 선택된 마스크 패턴을 구성하는 비트수는 상기 어드레스를 구성하는 비트수보다 큰 것을 특징으로 하는 메모리 장치.
  14. 메모리 시스템에 있어서,
    다수개의 마스크 패턴들을 구비하고, 마스크될 적어도 하나의 데이터 및 상기 다수개의 마스크 패턴들 중에서 선택된 하나의 마스크 패턴을 나타내는 어드레스를 출력하는 메모리 컨트롤러;
    상기 다수개의 마스크 패턴들을 구비하는 메모리 장치;
    상기 메모리 장치와 상기 메모리 컨트롤러사이에 접속되고 상기 데이터를 전송하는 데이터 채널; 및
    상기 메모리 장치와 상기 메모리 컨트롤러사이에 접속되고 상기 어드레스를 전송하는 명령 채널을 구비하며,
    상기 메모리 장치는,
    메모리 어레이; 및
    상기 명령 채널을 통하여 수신된 상기 어드레스에 기초하여 상기 다수개의 마스크 패턴들로부터 하나의 마스크 패턴을 선택하고, 상기 선택된 마스크 패턴과 상기 데이터 채널을 통하여 수신된 데이터를 비교하고, 상기 수신된 데이터가 상기 선택된 마스크 패턴과 서로 다른 경우 상기 수신된 데이터를 상기 메모리 어레이로 출력하는 비교회로를 구비하며,
    상기 선택된 마스크 패턴을 구성하는 비트수는 상기 어드레스를 구성하는 비트수보다 큰 것을 특징으로 하는 메모리 시스템.
  15. 메모리 시스템에 있어서,
    다수개의 마스크 패턴들을 구비하고, 마스크될 적어도 하나의 데이터 및 상기 다수개의 마스크 패턴들 중에서 선택된 하나의 마스크 패턴을 구성하는 비트들 중에서 제1군의 비트들로 구성된 어드레스를 출력하는 메모리 컨트롤러;
    제2군의 비트들을 구비하는 메모리 장치;
    상기 메모리 장치와 상기 메모리 컨트롤러사이에 접속되고 상기 데이터를 전송하는 데이터 채널; 및
    상기 메모리 장치와 상기 메모리 컨트롤러사이에 접속되고 상기 어드레스를 전송하는 명령 채널을 구비하며,
    상기 메모리 장치는,
    메모리 어레이; 및
    상기 제2군의 비트들과 상기 명령 채널을 통하여 수신된 상기 어드레스를 결합하여 상기 메모리 컨트롤러에 의하여 선택된 마스크 패턴과 동일한 마스크 패턴을 생성하고, 상기 생성된 마스크 패턴과 상기 데이터 채널을 통하여 수신된 데이터를 비교하고, 상기 수신된 데이터가 상기 생성된 마스크 패턴과 서로 다른 경우 상기 수신된 데이터를 상기 메모리 어레이로 출력하는 비교회로를 구비하며,
    상기 선택된 마스크 패턴을 구성하는 비트수는 상기 어드레스를 구성하는 비 트수보다 큰 것을 특징으로 하는 메모리 시스템.
KR1020030070986A 2003-10-13 2003-10-13 마스크 비트 전송방법 및 장치 KR100546387B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030070986A KR100546387B1 (ko) 2003-10-13 2003-10-13 마스크 비트 전송방법 및 장치
US10/889,408 US20050080983A1 (en) 2003-10-13 2004-07-12 Method and apparatus for transmitting and storing data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030070986A KR100546387B1 (ko) 2003-10-13 2003-10-13 마스크 비트 전송방법 및 장치

Publications (2)

Publication Number Publication Date
KR20050035567A KR20050035567A (ko) 2005-04-19
KR100546387B1 true KR100546387B1 (ko) 2006-01-26

Family

ID=34420629

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030070986A KR100546387B1 (ko) 2003-10-13 2003-10-13 마스크 비트 전송방법 및 장치

Country Status (2)

Country Link
US (1) US20050080983A1 (ko)
KR (1) KR100546387B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8429356B2 (en) * 2005-11-02 2013-04-23 Ati Technologies Ulc Write data mask method and system
JP2009187615A (ja) * 2008-02-05 2009-08-20 Elpida Memory Inc 半導体記憶装置
KR102133233B1 (ko) * 2013-05-06 2020-07-13 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템
WO2016048333A1 (en) * 2014-09-25 2016-03-31 Hewlett Packard Enterprise Development Lp A report comprising a masked value

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6009504A (en) * 1996-09-27 1999-12-28 Intel Corporation Apparatus and method for storing data associated with multiple addresses in a storage element using a base address and a mask
US6223268B1 (en) * 1999-01-08 2001-04-24 Sony Corporation System and method for writing specific bytes in a wide-word memory
US6611211B2 (en) * 2001-05-04 2003-08-26 International Business Machines Corporation Data mask coding
US6957307B2 (en) * 2002-03-22 2005-10-18 Intel Corporation Mapping data masks in hardware by controller programming
US7313639B2 (en) * 2003-01-13 2007-12-25 Rambus Inc. Memory system and device with serialized data transfer

Also Published As

Publication number Publication date
KR20050035567A (ko) 2005-04-19
US20050080983A1 (en) 2005-04-14

Similar Documents

Publication Publication Date Title
US6526474B1 (en) Content addressable memory (CAM) with accesses to multiple CAM arrays used to generate result for various matching sizes
US5841874A (en) Ternary CAM memory architecture and methodology
US7526709B2 (en) Error detection and correction in a CAM
US20060282717A1 (en) Memory device
US20090307175A1 (en) Parallel pattern matching on multiple input streams in a data processing system
US20080075279A1 (en) Encryption processor of memory card and method for writing and reading data using the same
US20210284703A1 (en) Encryption device and operation method thereof
WO2016144362A1 (en) Memory device write based on mapping
KR20190083103A (ko) 메모리 장치
KR101311963B1 (ko) 파워 어택으로부터 안전하게 데이터를 쓰고 읽을 수 있는반도체 메모리 장치 및 그 방법
CN112416824A (zh) efuse读写控制器、芯片、电子设备及控制方法
KR100546387B1 (ko) 마스크 비트 전송방법 및 장치
US11928077B2 (en) Data processing circuit, data storage device including the same, and operating method thereof
US20040177256A1 (en) Semiconductor apparatus
JP2020009146A (ja) 共有型ｆｉｆｏ装置
WO2017024873A1 (zh) 一种存储单元和处理系统
KR0147476B1 (ko) 컴퓨터의 입/출력 컨피그레이션 셋팅 시스템 및 방법
JP2012014397A (ja) 入出力制御装置、及び情報処理装置
US8037282B2 (en) Register having security function and computer system including the same
US5450543A (en) Flag-based high-speed I/O data transfer
US20080263328A1 (en) Orthogonal register access
JP3251265B2 (ja) メモリ出力制御回路
KR20080010022A (ko) ｎ 비트의 ＣＰＵ 및 이를 이용한 ｎ 비트보다 큰 대역폭을갖는 주변장치와의 연결 방법
JPH0695272B2 (ja) 画像表示装置
JPH0721143A (ja) 出力選択回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100114

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee