TWI413128B - 具有可組態輸入／輸出埠之記憶體模組 - Google Patents

具有可組態輸入／輸出埠之記憶體模組 Download PDF

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TWI413128B
TWI413128B TW098114842A TW98114842A TWI413128B TW I413128 B TWI413128 B TW I413128B TW 098114842 A TW098114842 A TW 098114842A TW 98114842 A TW98114842 A TW 98114842A TW I413128 B TWI413128 B TW I413128B
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Description

具有可組態輸入/輸出埠之記憶體模組
本揭示案大體而言係關於記憶體模組且詳言之，本揭示案係關於具有可組態輸入/輸出埠之記憶體模組。
諸如記憶卡之記憶體模組通常用於諸如個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、蜂巢式電話之電子裝置中。對於各種儲存應用，可將諸如快閃記憶體模組之記憶體模組組態為能夠可抽取地耦接至主機裝置(諸如，電子裝置之處理器)之抽取式記憶體。
典型記憶體模組可包括耦接至記憶體控制器之一或多個記憶體裝置。每一記憶體裝置可為「反及」或「反或」快閃記憶體裝置、動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置或其類似者且可包括記憶體單元(諸如，非揮發性記憶體單元)之陣列。記憶體控制器將資料信號、位址信號及控制信號提供給該一或多個記憶體裝置中之每一者。
記憶體控制器通常經由輸入/輸出介面(例如，其常常被稱作輸入/輸出匯流排)而與主機通信地置放以用於耦接至主機裝置以形成電子系統之一部分。輸入/輸出匯流排之實例為USB(通用串列匯流排)介面。
輸入/輸出介面通常提供一或多個資料信號鏈路(常常被稱作通道)(例如，1、4、8、16等)，控制器可經由該一或多個資料信號鏈路而接收來自主機之資料信號及/或控制器可經由該一或多個資料信號鏈路而將資料信號發送至主機。舉例而言，輸入/輸出資料信號通道可包括單向或雙向資料信號線。輸入/輸出資料信號通道之數目常常被稱作輸入/輸出介面之輸入/輸出匯流排寬度。然而，習知介面受限在於：用於輸出之同一輸入/輸出資料信號通道通常亦用於輸入。
由於上文所陳述之原因，且由於下文所陳述的對於彼等熟習此項技術者而言在閱讀及理解本說明書之後即將變得顯而易見之其他原因，此項技術中存在對於用於組態記憶體模組上之輸入/輸出介面之資料信號線的替代方法的需要。
在以下詳細描述中，參看形成其一部分之附圖，且在附圖中，借助於說明來展示特定實施例。在該等圖式中，相似數字貫穿若干視圖描述大體上類似之組件。可利用其他實施例且可在不偏離本揭示案之範疇之情況下進行結構、邏輯及電改變。因此，以下詳細描述不應以限制意義加以理解，且本揭示案之範疇僅藉由附加申請專利範圍及其均等物來界定。
圖1為根據一實施例之(例如)作為電子系統之一部分的耦接至主機控制器110之記憶體模組100(諸如，記憶卡)的方塊圖說明。電子系統之實例包括諸如電腦系統、周邊裝置、蜂巢式裝置及無線裝置、數位相機、音訊記錄器、個人數位助理(PDA)等之系統。
對於一實施例，記憶體模組100可包括與記憶體控制器130通信之一或多個記憶體裝置120(諸如，記憶體晶片或晶粒)。記憶體裝置之實例包括「反及」記憶體裝置、「反或」記憶體裝置或其他非揮發性記憶體裝置、動態隨機存取記憶體裝置(DRAM)、靜態隨機存取記憶體裝置(SRAM)，或其類似者。每一記憶體裝置120可包括記憶體單元(諸如，非揮發性記憶體單元)之陣列。
主機控制器110經由在記憶體模組100外部且耦接於主機控制器110與記憶體控制器130之間的外部控制信號鏈路140而將諸如命令信號(命令)及位址信號(位址)之控制信號提供至記憶體控制器130。對於一實施例，記憶體控制器130可經由控制信號鏈路140而將(例如)指示其組態及/或記憶體模組100之組態之組態信號(組態資訊)發送至主機控制器110。可在寫入操作期間經由外部資料鏈路150(亦被稱作資料通道)而將資料信號(資料)自主機控制器110之輸入/輸出埠142發送至記憶體控制器130之輸入/輸出埠144。可在讀取操作期間經由資料鏈路150而在主機控制器110之輸入/輸出埠142處接收來自記憶體控制器130之輸入/輸出埠144之資料信號。
記憶體控制器130(例如)回應於自主機控制器110所接收之命令及/或位址而經由在記憶體模組100內部之內部控制鏈路160而將位址信號及/或命令信號提供至記憶體裝置120中之一或多者。記憶體控制器130在寫入操作期間亦經由在記憶體模組100內部之內部資料鏈路170而將自主機控制器110所接收之資料發送至記憶體裝置120中之一或多者。記憶體控制器130在讀取操作期間亦經由資料鏈路170而接收來自記憶體裝置120中之一或多者之資料以用於隨後傳輸至主機控制器110。對於一實施例，資料鏈路170可為具有1個、2個、4個、8個、16個、32個或64個位元等之匯流排寬度之資料匯流排。
對於一實施例，第一數目之資料鏈路150可為單向的且可經組態以(例如)在寫入操作期間在第一方向上將資料(例如)自主機控制器110傳送至記憶體控制器130。將主機控制器110之耦接至第一數目之資料鏈路150的輸入/輸出埠142組態為輸出端且將記憶體控制器130之藉由第一數目之資料鏈路150而耦接至輸入/輸出埠142的各別者之輸入/輸出埠144組態為輸入端可實現此目的。第二(例如，剩餘)數目之資料鏈路150可為單向的且經組態以(例如)在讀取操作期間在與第一方向相反之第二方向上將資料(例如)自記憶體控制器130傳送至主機控制器110。將主機控制器110之耦接至第二數目之資料鏈路150的輸入/輸出埠142組態為輸入端且將記憶體控制器130之藉由第二數目之資料鏈路150而耦接至輸入/輸出埠142的各別者之輸入/輸出埠144組態為輸出埠可實現此目的。
在一實例中，圖1中對於N=4，亦即，對於四個資料鏈路150，分別耦接至資料鏈路1501 -1503 之輸入/輸出埠1421 -1423 可經組態為輸出埠且分別耦接至資料鏈路1501 -1503 之輸入/輸出埠1441 -1443 可經組態為輸入埠，而耦接至資料 鏈路1504 之輸入/輸出埠1424 可經組態為輸入埠且耦接至資料鏈路1504 之輸入/輸出埠1444 可經組態為輸出埠。此組態資料鏈路1501 -1503 以將資料自主機控制器110傳送至記憶體控制器130且組態資料鏈路1504 以將資料自記憶體控制器130傳送至主機控制器110。在另一實例中，資料鏈路1501 -1502 可經組態以將資料自主機控制器110傳送至記憶體控制器130，且資料鏈路1503 -1504 可經組態以將資料自記憶體控制器130傳送至主機控制器110。對於一實施例，可同時發生讀取操作與寫入操作，以使得同時經由第一數目之資料鏈路150而將資料自主機控制器110傳送至記憶體控制器130且經由第二數目之資料鏈路150而將資料自記憶體控制器130傳送至主機控制器110。
對於另一實施例，所有資料鏈路150可經組態以在第一方向上將資料(例如)自主機控制器110傳送至記憶體控制器130，而所有資料鏈路150中之一數目者(例如，一小部分)可經組態以在與第一方向相反之第二方向上將資料(例如)自記憶體控制器130傳送至主機控制器110。舉例而言，當在第一方向上傳送資料時，主機控制器110之所有輸入/輸出埠142經組態為輸出端且記憶體控制器130之所有輸入/輸出埠144經組態為輸入端，且當在第二方向上傳送資料時，主機控制器110之所有輸入/輸出埠142中耦接至所有資料鏈路150之部分的一數目者經組態為輸入埠且記憶體控制器130之所有輸入/輸出埠144中耦接至所有資料鏈路150之部分的一部分經組態為輸出埠。或者，所有資料鏈路150可經組態以將資料自記憶體控制器130傳送至主機控制器110，而所有資料鏈路150中之一數目者(例如，一小部分)可經組態以將資料自主機控制器110傳送至記憶體控制器130。
對於另一實施例，資料鏈路150中之一或多者可經組態為雙向資料鏈路。將主機控制器110之一或多個輸入/輸出埠142組態為雙向輸入/輸出端且將記憶體控制器130之分別藉由資料鏈路150而耦接至該一或多個輸入/輸出埠142之一或多個輸入/輸出埠144組態為雙向輸入/輸出端(亦即，輸入端與輸出端兩者)可實現此目的。對於一實施例，可經由雙向資料鏈路中之第一數目者而將資料自主機控制器110傳送至記憶體控制器130且同時可經由雙向資料鏈路中之第二數目者而將資料自記憶體控制器傳送至主機控制器110。
對於一實施例，可(例如)在記憶體模組100之製造期間將資料鏈路150之組態(例如)作為組態資料儲存於(例如)記憶體控制器130之暫存器180中。接著，在記憶體模組100啟動之後，(例如)記憶體控制器130讀取暫存器180且根據儲存於暫存器180中之組態藉由將輸入/輸出埠144相應地組態為(例如)用於自主機控制器110之資料寫入之輸入埠及/或用於至主機控制器110之資料讀取之輸出埠而組態資料鏈路150。舉例而言，暫存器180可含有用於每一輸入/輸出埠144之指示每一輸入/輸出埠144之組態(亦即，組態為輸入端或組態為輸出端)的位元。
對於另一實施例，記憶體控制器130可向主機控制器110發送指示輸入/輸出埠144之組態之信號，以使得主機控制器110可組態輸入/輸出埠142以對應於輸入/輸出埠144之組態。舉例而言，對於自主機控制器110至記憶體控制器130之資料寫入，主機控制器110可將耦接至經組態為輸入埠之輸入/輸出埠144之輸入/輸出埠142組態為輸出埠，而對於自記憶體控制器130至主機控制器110之資料讀取，主機控制器110可將耦接至經組態為輸出埠之輸入/輸出埠144之輸入/輸出埠142組態為輸入埠。
對於一實施例，可根據記憶體模組100之作業屬性(operational attribute)來組態資料鏈路150，作業屬性諸如每一輸入/輸出埠144之功率消耗、供應至記憶體模組100之功率、記憶體裝置120經程式化及/或經讀取之次數、每一輸入/輸出埠144之資料速率容量(data rate capacity)等。舉例而言，主機控制器110可向記憶體控制器130發送指示應以特定速率在主機控制器110與記憶體控制器130之間傳送資料之命令。基於所要速率，記憶體控制器130可組態其輸入/輸出埠144以達到所要速率。或者，記憶體控制器130可回應於該命令而將其屬性發送至主機控制器110，且主機控制器110可基於記憶體模組100之屬性而判定待組態用於傳送資料之資料鏈路150的數目。反過來，主機控制器110可相應地組態其輸入/輸出埠142且可指導記憶體控制器130將其輸入/輸出埠144組態為輸入埠(若輸入/輸出埠144耦接至經組態為輸出埠之輸入/輸出埠142)且將其輸入/輸出埠144組態為輸出埠(若輸入/輸出埠144耦接至經組態為輸入埠之輸入/輸出埠142)。對於一實施例，可將記憶體模組100之屬性儲存於暫存器(諸如，記憶體控制器130之暫存器180)中。
對於另一實施例，可(例如)回應於來自主機控制器110之命令而「即時」組態資料鏈路150。舉例而言，主機控制器110可向記憶體控制器130發送指示應以特定總資料速率在主機控制器110與記憶體控制器130之間傳送資料之命令。記憶體控制器130可接著基於彼速率而判定使用多少個資料鏈路150來在主機控制器110與記憶體控制器130之間傳送資料。資料鏈路150之數目可自總資料速率及記憶體模組100之屬性(諸如，每一鏈路之資料速率、每一鏈路之功率消耗、供應至記憶體模組100之功率等)來判定。舉例而言，記憶體控制器130可具有查詢表185，查詢表185回應於輸入總資料速率而輸出將用於傳送資料之資料鏈路150之數目。記憶體控制器130可接著相應地組態其輸入/輸出埠144且將輸入/輸出埠144之組態之指示發送至主機控制器110，以使得主機控制器110可組態其輸入/輸出埠142以對應於輸入/輸出埠144之組態，(例如)以使得經組態為輸出埠之輸入/輸出埠142耦接至經組態為輸入埠之輸入/輸出埠144，或經組態為輸入埠之輸入/輸出埠142耦接至經組態為輸出埠之輸入/輸出埠144。
對於另一實施例，記憶體控制器130可(例如)回應於主機控制器110之指示應以特定速率在記憶體控制器130與主機控制器110之間傳送資料的命令而將記憶體模組100之一或多個屬性發送至主機控制器110。主機控制器110可接著自接收自記憶體控制器130的記憶體模組100之該一或多個屬性判定以特定速率在主機控制器110與記憶體控制器130之間傳送資料可能需要的資料鏈路150之數目。主機控制器110可接著藉由相應地組態彼數目之其輸入/輸出端142以用於輸入或輸出且藉由指導記憶體控制器130相應地組態彼數目之其輸入/輸出端144以用於輸入或輸出，以使得經組態用於輸出之輸入/輸出端142耦接至經組態用於輸入之輸入/輸出端144，或經組態用於輸入之輸入/輸出端142耦接至經組態用於輸出之輸入/輸出端144來組態彼數目之資料鏈路150。
對於特定情形，將資料自記憶體控制器130傳送至主機控制器110之讀取操作之資料速率可小於將資料自主機控制器110傳送至記憶體控制器130之寫入操作之資料速率，或將資料自主機控制器110傳送至記憶體控制器130之寫入操作之資料速率可小於將資料自記憶體控制器130傳送至主機控制器110之讀取操作之資料速率。因此，較大數目之資料鏈路150可用於寫入操作(與讀取操作相比較)或較大數目之資料鏈路150可用於讀取操作(與寫入操作相比較)。
對於一實施例，待用於將資料傳送至記憶體控制器130或自記憶體控制器130傳送資料的資料鏈路150之數目可視諸如記憶體模組100之每一線路之功率要求的屬性而定。對於一實例，記憶體模組100可藉由限制待用於傳送資料之資料鏈路150之數目而在多個功率消耗位準下操作。因此，記憶體模組100可組態其輸入/輸出埠144以將功率消耗維持在某一所要位準之下。因為功率消耗在輸入/輸出埠144用於資料輸入時與輸入/輸出埠144用於資料輸出時將大體不同，所以經指定用於輸入之輸入/輸出埠144之數目無需與經指定用於輸出之數目相同。對於一實施例，可(例如)在記憶體模組100之製造期間將功率消耗資訊(諸如，每一資料鏈路150之功率消耗)儲存於暫存器(諸如，記憶體控制器130之暫存器180)中。
對於一實施例，記憶體控制器130可經組態以回應於屬性(諸如，供應至記憶體模組100之功率)而組態資料鏈路150。舉例而言，當記憶體模組100在第一功率模式中操作時(例如，記憶體模組100由諸如公眾電力網之高功率源供電)，與記憶體模組100在第二功率模式中操作時(例如，記憶體模組100由諸如電池之低功率源供電)相比較，較大數目之資料鏈路可用於在主機控制器110與記憶體控制器130之間傳送資料。舉例而言，當記憶體模組100由高功率源供電時，所有資料鏈路150可用於傳送資料，且當記憶體模組100由低功率源供電時，少於所有之資料鏈路150可用於傳送資料。
對於一實施例，當記憶體模組100由高功率源供電時，記憶體控制器130可將所有其輸入/輸出埠144組態為輸入端或輸出端且可隨後向主機控制器110發送指示輸入/輸出埠144之組態之信號。主機控制器110可接著回應於該信號而組態所有其輸入/輸出埠142以用於輸入或輸出，以使得經組態用於輸出之輸入/輸出埠142分別耦接至經組態用於輸入之輸入/輸出埠144，或經組態用於輸入之輸入/輸出埠142分別耦接至經組態用於輸出之輸入/輸出埠144。
當記憶體模組100由低功率源供電時，記憶體控制器130可將少於所有之其輸入/輸出埠144組態為輸入或輸出埠且防止使用(例如，停用)剩餘輸入/輸出埠144。記憶體控制器130可接著向主機控制器110發送指示輸入/輸出埠144之組態之信號。主機控制器110可接著回應於該信號而組態少於所有之其輸入/輸出埠142(例如，將組態相同數目之輸入/輸出埠142與144)以用於輸入或輸出，以使得經組態用於輸出之輸入/輸出埠142分別耦接至經組態用於輸入之輸入/輸出埠144，或經組態用於輸入之輸入/輸出埠142分別耦接至經組態用於輸出之輸入/輸出埠144。注意，主機控制器110可防止使用(例如，停用)分別耦接至經停用之輸入/輸出埠144之剩餘輸入/輸出埠142。
對於一實施例，用於將資料自主機控制器110傳送至記憶體控制器130之資料鏈路150的數目可係基於對記憶體裝置120所執行的程式化操作及讀取操作之相對數目。因此，記憶體控制器130可記錄程式化操作及讀取操作之數目，且組態其輸入/輸出埠144以使得經組態為輸入端之埠之數目與寫入操作之數目成比例且經組態為輸出端之埠之數目與讀取操作之數目成比例。
圖2為根據另一實施例之經組態為環網路之電子系統200的方塊圖說明。對於一實施例，環網路200包括藉由單向資料鏈路212而串聯地(點到點)耦接至記憶體模組220之控制器210(諸如，主機控制器)，記憶體模組220可大體上類似於上文所描述之記憶體模組100。對於一實施例，記憶體模組220藉由單向資料鏈路214而串聯地(點到點)耦接至裝置230之串225之第一裝置(裝置2301 )。裝置230藉由單向資料鏈路216而串聯地(點到點)耦接至彼此以形成串225。串225之最後裝置(裝置230M )藉由資料鏈路218而串聯地(點到點)耦接至控制器210以完成環網路200。儘管當前實例將每一資料鏈路說明為具有兩個線路，但每一資料鏈路可具有一或多個線路。對於一實施例，裝置230中之每一者可為類似於記憶體模組220之記憶體模組、硬碟機、相機、從屬控制器等。
對於另一實施例，記憶體模組220包括(例如)類似於上文所描述之記憶體控制器130之控制器222，且裝置230中之每一者包括(例如)類似於記憶體控制器130之控制器232。舉例而言，記憶體模組220之控制器222經組態以將記憶體模組220之輸入/輸出埠240組態為輸入端且將記憶體模組220之輸入/輸出埠242組態為輸出端。裝置230中之每一者之控制器232經組態以將彼裝置之輸入/輸出埠244組態為輸入端且將彼裝置之輸入/輸出埠246組態為輸出端。控制器210經組態以使得其輸入/輸出埠248經組態為輸入端且其輸入/輸出埠250經組態為輸出端。
對於一實施例，記憶體模組220及裝置230經組態以在通過模式中操作，以使得可在環200中傳遞資料。對於另一實施例，當記憶體模組220耦接至控制器210時，控制器210可向控制器222發送指導控制器222以特定方式組態記憶體模組220之輸入/輸出埠之信號。另外，可將信號發送至裝置230之控制器232以用於指導控制器232以特定方式組態各別裝置230之輸入/輸出埠。
記憶體模組220之控制器222亦可經組態以判定彼處自主機控制器210所接收之資料是意欲用於記憶體模組220且應由控制器222來作用還是該資料並非意欲用於記憶體模組220且應傳遞至裝置2301。每一裝置230之控制器232可經組態以判定彼處所接收之資料是意欲用於彼裝置230且應由彼控制器232來作用還是該資料並非意欲用於彼裝置230且應傳遞至另一裝置230或控制器210(在裝置230M 之狀況下)。
對於一實施例，由控制器210發送之所有資料在環200中傳遞且在記憶體模組220及裝置230中之每一者處加以接收。若記憶體模組220之控制器222判定該資料意欲用於記憶體模組220，則控制器222作用於該資料及/或若裝置230之控制器232判定該資料意欲用於彼裝置230，則彼控制器232作用於該資料。
圖3至圖5提供根據其他實施例的記憶體模組320可能組態固定數目(例如，四個)之資料輸入/輸出埠350之方式的實例。在圖3中，輸入/輸出埠350中之每一者經組態用於與控制器310中之一各別者雙向通信。雙向資料鏈路340耦接於每一輸入/輸出埠350與控制器310之一各別者之間。控制器310中之每一者可為類似於上文結合圖1所論述之主機控制器110之主機控制器。記憶體模組320可類似於上文結合圖1所論述之記憶體模組100。控制器330經組態以將資料及組態信號輸出至控制器310，自該控制器310接收到對應存取命令。舉例而言，若在資料鏈路3402 上接收到來自控制器3102 之讀取請求，則將回應於彼讀取請求之資料輸出至輸入/輸出埠3502 。類似地，若在資料鏈路3403 上接收到來自控制器3103 之寫入命令，則將回應於彼寫入命令之組態信號輸出至輸入/輸出埠3503 。
在圖4中，輸入/輸出埠350中之每一者經組態用於單向通信。舉例而言，輸入/輸出埠3501 及3503 經組態為用於分別經由單向資料鏈路4401 及4403 接收來自控制器3101 及3102 之資料的輸入端，且輸入/輸出埠3502 及3504 經組態為用於分別經由單向資料鏈路4402 及4404 將資料發送至控制器3101 及3102 之輸出端。控制器330經組態以將資料及組態信號輸出至控制器310，自該控制器310接收到對應存取命令。舉例而言，若在資料鏈路4401 上接收到來自控制器3101 之讀取請求，則將回應於彼讀取請求之資料輸出至輸入/輸出埠3502 。類似地，若在資料鏈路4403 上接收到來自控制器3102 之寫入命令，則將回應於彼寫入命令之狀態信號輸出至輸入/輸出埠3504 。
在圖5中，輸入/輸出埠350中之每一者經組態用於雙向通信。舉例而言，輸入/輸出埠3501 及3502 經組態用於經由雙向資料鏈路5401 與控制器3101 雙向通信，且輸入/輸出埠3503 及3504 經組態用於經由雙向資料鏈路5402 與控制器3102 雙向通信。控制器330經組態以將資料及組態信號輸出至控制器310，自該控制器310接收到對應存取命令。舉例而言，若在資料鏈路5401 上接收到來自控制器3101 之讀取請求，則將回應於彼讀取請求之資料輸出至資料鏈路5401 。類似地，若在資料鏈路5402 上接收到來自控制器3102 之寫入命令，則將回應於彼寫入命令之組態信號輸出至資料鏈路5402 。
對於一實施例，記憶體模組320之記憶體控制器330根據圖3至圖5之實例組態來組態輸入/輸出埠350中之每一者。舉例而言，控制器310中之一者(例如，控制器3101 )可暫時充當指導記憶體控制器330組態輸入/輸出埠350中之每一者之主控制器。視需要，控制器3101 亦可指導記憶體控制器330分割記憶體模組320以使得每一記憶體分割對應於控制器310中之一各別者。對於另一實施例，記憶體模組320可具有暫存器，該等暫存器可由記憶體控制器330在對記憶體模組320供電之後讀取且指導控制器330組態輸入/輸出埠350並視需要而分割記憶體模組320。
圖6為(例如)經組態為「鏈狀」網路之電子系統600的方塊圖說明。對於一實施例，電子系統600包括藉由單向資料鏈路612及613而串聯地(點到點)耦接至記憶體模組620之控制器610(諸如，主機控制器)，記憶體模組620可大體上類似於上文所描述之記憶體模組100。對於一實施例，記憶體模組620藉由單向資料鏈路614及單向資料鏈路615而串聯地(點到點)耦接至裝置630之串(例如，「鏈」)625之第一裝置(裝置6301 )。裝置630藉由單向資料鏈路616及單向資料鏈路618而串聯地(點到點)耦接至彼此以形成串625，以使得裝置630中之每一者形成「鏈」中之一「鏈路」。儘管當前實例將每一資料鏈路說明為具有兩個線路，但每一資料鏈路可具有一或多個線路。對於一實施例，裝置630中之每一者可為類似於記憶體模組620之記憶體模組、硬碟機、相機、從屬控制器等。
對於另一實施例，記憶體模組620包括(例如)類似於上文所描述之記憶體控制器130之控制器622，且裝置630中之每一者包括(例如)類似於記憶體控制器130之控制器632。舉例而言，記憶體模組620之控制器622經組態以將記憶體模組620之輸入/輸出埠640組態為輸入端，將記憶體模組620之輸入/輸出埠645組態為輸出端，且將記憶體模組620之輸入/輸出埠642組態為輸出端。裝置630中之每一者之控制器632經組態以將彼裝置之輸入/輸出埠644組態為輸入端且將彼裝置之輸入/輸出埠646組態為輸出端。(例如)除最後裝置(裝置630K )之外，裝置630中之每一者(例如，裝置6301 及6302 )之控制器632經組態以將彼裝置之輸入/輸出埠650組態為輸入端且將彼裝置之輸入/輸出埠652組態為輸出端。控制器610經組態以使得其輸入/輸出埠660經組態為輸入端且其輸入/輸出埠662經組態為輸出端。
對於一實施例，記憶體模組620及裝置630可經組態以在通過模式中操作，以使得可經由記憶體模組620且經由連續裝置630(例如，接連的裝置6301 及6302 )將資料自控制器610傳遞至裝置630K 。可經由連續裝置630(例如，接連的裝置6302 及6301 )將資料自裝置630K 傳遞至控制器610。
對於另一實施例，在資料經傳回至控制器610之前，資料無需通過隨後之裝置630，如藉由記憶體模組620之虛線箭頭670及裝置630之虛線箭頭672指示。舉例而言，可經由記憶體模組620之輸出端645(而不通過裝置630中之任一者)將在記憶體模組620之輸入端640處自控制器610所接收之資料傳回至控制器610，如藉由虛線箭頭670指示。類似地，可藉由在來自控制器610之方向上通過記憶體模組620且不通過裝置6301 之下游之剩餘裝置630(例如，裝置6302 及630K )中的任一者而經由裝置6301 之輸出端652將在裝置6301 之輸入端644處自記憶體模組620所接收之資料傳回至控制器610，如藉由裝置6301 之虛線箭頭672指示。又，可藉由通過裝置6301 及記憶體模組620且不通過裝置6302 之下游之剩餘裝置630(例如，裝置630K )中的任一者而經由裝置6302 之輸出端652將在裝置6302 之輸入端644處自裝置6301 所接收之資料傳回至控制器610，如藉由裝置6302 之虛線箭頭672指示。
對於一實施例，當記憶體模組620耦接至控制器610時，控制器610可向控制器622發送指導控制器622以特定方式組態記憶體模組620之輸入/輸出埠之信號。另外，可將信號發送至裝置630之控制器632以用於指導控制器632以特定方式組態各別裝置630之輸入/輸出埠。對於另一實施例，定位於下游裝置630(例如，裝置6302 )之上游(例如，在朝向控制器610之方向上)之裝置630(例如，裝置6301 )可以特定方式組態下游裝置630，或定位於上游裝置630之下游之裝置630可以特定方式組態上游裝置630(例如，下游裝置6302 可組態上游裝置6301 )。
記憶體模組620之控制器622亦可經組態以判定彼處自主機控制器610所接收之資料是意欲用於記憶體模組620且應由控制器622來作用還是彼資料並非意欲用於記憶體模組620且應傳遞至裝置6301 。每一裝置630之控制器632可經組態以判定彼處所接收之資料是意欲用於彼裝置630且應由彼控制器632來作用還是該資料並非意欲用於彼裝置630且應傳送至另一裝置630或控制器610。
對於一實施例，由控制器610發送之所有資料可沿著鏈傳遞且可在記憶體模組620及裝置630中之每一者處加以接收。若記憶體模組620之控制器622判定該資料意欲用於記憶體模組620，則控制器622作用於該資料及/或若裝置630之控制器632判定該資料意欲用於彼裝置630，則彼控制器632作用於該資料。
對於另一實施例，記憶體模組620及裝置630中之每一者可同時執行不同操作。舉例而言，記憶體模組620或裝置630可接收在來自控制器610之方向上(例如，下游)移動之資料並作用於該資料且可獨立地並同時地接收在朝向控制 器610之相反方向上(例如，上游)移動之資料並作用於該資料。對於另一實施例，記憶體模組620及裝置630中之每一者可經組態而以不同速率操作。
結論
儘管已在本文中說明並描述特定實施例，但彼等一般熟習此項技術者應瞭解，經計算以達成同一目的之任何配置可取代所展示之特定實施例。該等實施例之許多調適對於彼等一般熟習此項技術者而言將顯而易見。因此，本申請案意欲涵蓋該等實施例之任何調適或變化。顯然，意欲該等實施例僅藉由以下申請專利範圍及其均等物來限制。
100．．．記憶體模組
110．．．主機控制器
120．．．記憶體裝置
130．．．記憶體控制器
140．．．外部控制信號鏈路
142．．．輸入/輸出埠/輸入/輸出端
1421 ．．．輸入/輸出埠
1422 ．．．輸入/輸出埠
1423 ．．．輸入/輸出埠
1424 ．．．輸入/輸出埠
144．．．輸入/輸出埠/輸入/輸出端
1441 ．．．輸入/輸出埠
1442 ．．．輸入/輸出埠
1443 ．．．輸入/輸出埠
1444 ．．．輸入/輸出埠
150．．．外部資料鏈路
1501 ．．．資料鏈路
1502 ．．．資料鏈路
1503 ．．．資料鏈路
1504 ．．．資料鏈路
160．．．內部控制鏈路
170．．．內部資料鏈路
180．．．暫存器
185．．．查詢表
200．．．電子系統/環網路/環
210．．．主機控制器
212．．．單向資料鏈路
214．．．單向資料鏈路
216．．．單向資料鏈路
218．．．資料鏈路
220．．．記憶體模組
222．．．控制器
225．．．串
230．．．裝置
2301 ．．．裝置
230M ．．．裝置
232．．．控制器
240．．．輸入/輸出埠
242．．．輸入/輸出埠
244．．．輸入/輸出埠
246．．．輸入/輸出埠
248．．．輸入/輸出埠
250．．．輸入/輸出埠
310．．．控制器
3101 ．．．控制器
3102 ．．．控制器
3103 ．．．控制器
3104 ．．．控制器
320．．．記憶體模組
330．．．記憶體控制器
340．．．雙向資料鏈路
3401 ．．．資料鏈路
3402 ．．．資料鏈路
3403 ．．．資料鏈路
3404 ．．．資料鏈路
350．．．資料輸入/輸出埠
3501 ．．．輸入/輸出埠
3502 ．．．輸入/輸出埠
3503 ．．．輸入/輸出埠
3504 ．．．輸入/輸出埠
4401 ．．．單向資料鏈路
4402 ．．．單向資料鏈路
4403 ．．．單向資料鏈路
4404 ．．．單向資料鏈路
5401 ．．．雙向資料鏈路
5402 ．．．雙向資料鏈路
600．．．電子系統
610．．．控制器
612．．．單向資料鏈路
613．．．單向資料鏈路
614．．．單向資料鏈路
615．．．單向資料鏈路
616．．．單向資料鏈路
618．．．單向資料鏈路
620．．．記憶體模組
622．．．控制器
625．．．串
630．．．裝置
6301 ．．．裝置/上游裝置
6302 ．．．裝置/下游裝置
630K ．．．裝置
632．．．控制器
640．．．輸入/輸出埠/輸入端
642．．．輸入/輸出埠
644．．．輸入/輸出埠/輸入端
645．．．輸入/輸出埠/輸出端
646．．．輸入/輸出埠
650．．．輸入/輸出埠
652．．．輸入/輸出埠/輸出端
660．．．輸入/輸出埠
662．．．輸入/輸出埠
670．．．虛線箭頭
672．．．虛線箭頭
圖1為根據本揭示案之一實施例之電子系統的一實施例之方塊圖說明；圖2為根據本揭示案之另一實施例的組態為環之電子系統之一實施例的方塊圖說明；圖3為根據本揭示案之另一實施例之電子系統的另一實施例之方塊圖說明；圖4為根據本揭示案之另一實施例之電子系統的另一實施例之方塊圖說明；圖5為根據本揭示案之另一實施例之電子系統的另一實施例之方塊圖說明；及圖6為根據本揭示案之另一實施例之電子系統的另一實施例之方塊圖說明。
100．．．記憶體模組
110．．．主機控制器
120．．．記憶體裝置
130．．．記憶體控制器
140．．．外部控制信號鏈路
142．．．輸入/輸出埠/輸入/輸出端
1421 ．．．輸入/輸出埠
1422 ．．．輸入/輸出埠
1423 ．．．輸入/輸出埠
1424 ．．．輸入/輸出埠
144．．．輸入/輸出埠/輸入/輸出端
1441 ．．．輸入/輸出埠
1442 ．．．輸入/輸出埠
1443 ．．．輸入/輸出埠
1444 ．．．輸入/輸出埠
150．．．外部資料鏈路
1501 ．．．資料鏈路
1502 ．．．資料鏈路
1503 ．．．資料鏈路
1504 ．．．資料鏈路
160．．．內部控制鏈路
170．．．內部資料鏈路
180．．．暫存器
185．．．查詢表

Claims (29)

  1. 一種記憶體模組，其包含：一或多個記憶體裝置；一記憶體模組控制器，其與該一或多個記憶體裝置通信；及複數個輸入/輸出埠；其中該記憶體模組控制器經組態以回應於一來自複數個主機控制器中一第一主機控制器之第一命令將該記憶體模組之該等輸入/輸出埠中之每一者組態為一輸入端及一輸出端中之至少一者，其中該複數個主機控制器之該等主機控制器係併聯地耦接至該記憶體模組；其中該記憶體模組經組態以接收來自該複數個主機控制器中該第一主機控制器之一第二命令；其中該記憶體模組經組態以回應於該第二命令將該記憶體模組本身分割成複數個記憶體分割俾使該複數個記憶體分割之每一記憶體分割對應於該複數個主機控制器之一各別者；且其中該複數個主機控制器之複數個資料輸入/輸出埠之每一者可組態為一輸入端及一輸出端之至少一者以對應於該記憶體模組之該等輸入/輸出埠之一各別者。
  2. 如請求項1之記憶體模組，其中該記憶體模組控制器經組態以將該記憶體模組之該等輸入/輸出埠中之一第一數目者組態為輸入端且將該記憶體模組之該等輸入/輸出埠中之一第二數目者組態為輸出端。
  3. 如請求項1之記憶體模組，其進一步包含一經組態以儲存用於組態該記憶體模組之該等輸入/輸出埠之組態資料之暫存器。
  4. 如請求項3之記憶體模組，其中該記憶體模組控制器經組態以自該暫存器讀取該組態資料且至少部分地根據該組態資料而組態該記憶體模組之該等輸入/輸出埠。
  5. 如請求項1之記憶體模組，其中該來自該複數個主機控制器中該第一主機控制器之第一命令指示介於該複數個主機控制器中該第一主機控制器與該記憶體模組之間之一所要資料速率。
  6. 如請求項3之記憶體模組，其中該組態資料在該記憶體模組之製造期間經程式化於該暫存器中。
  7. 如請求項1之記憶體模組，其中該記憶體模組控制器經組態以同時經由該記憶體模組之經組態為輸出埠之輸入/輸出埠輸出資料且經由該記憶體模組之經組態為輸入埠之輸入/輸出埠輸入資料及/或經組態以同時經由該記憶體模組之經組態為雙向輸入/輸出端之輸入/輸出埠輸出資料且經由該記憶體模組之經組態為雙向輸入/輸出端之輸入/輸出埠輸入資料。
  8. 如請求項1至7中任一項之記憶體模組，其中該記憶體模組控制器經組態以根據該記憶體模組之一作業屬性組態該記憶體模組之輸入/輸出埠。
  9. 如請求項8之記憶體模組，其中該作業屬性包含以下各項中之至少一者：每一輸入/輸出埠之一功率消耗、一供 應至該記憶體模組之功率、該一或多個記憶體裝置經程式化及/或經讀取之一次數，及每一輸入/輸出埠之一資料速率容量。
  10. 一種電子系統，其包含：一記憶體模組，其包含複數個資料輸入/輸出埠；複數個主機控制器，其中該複數個主機控制器之該等主機控制器係併聯地耦接至該記憶體模組；其中該記憶體模組經組態以回應於一來自複數個主機控制器中一第一主機控制器之第一命令將該記憶體模組之該複數個資料輸入/輸出埠中之每一者組態為一輸入端及一輸出端中之至少一者；其中該記憶體模組經組態以回應於一來自該複數個主機控制器中該第一主機控制器之第二命令將該記憶體模組本身分割成複數個記憶體分割俾使該複數個記憶體分割之每一記憶體分割對應於該複數個主機控制器之一各別者；且其中該複數個主機控制器之複數個資料輸入/輸出埠之每一者可組態為一輸入端及一輸出端之至少一者以對應於該記憶體模組之該等輸入/輸出埠之一各別者。
  11. 如請求項10之電子系統，其中該記憶體模組經組態以將組態信號輸出至該複數個主機控制器之一主機控制器，自該主機控制器接收到一存取命令。
  12. 如請求項10之電子系統，其中該記憶體模組經組態以將該記憶體模組之一記憶體裝置經程式化及/或經讀取之一 次數儲存在該記憶體模組上。
  13. 如請求項10之電子系統，其中該記憶體模組經組態以組態該記憶體模組之該等輸入/輸出埠俾使該記憶體模組之該等輸入/輸出埠經組態為輸入端之一數目與該記憶體模組之一記憶體裝置經程式化之一次數成比例且該記憶體模組之該等輸入/輸出埠經組態為輸出端之一數目與該記憶體裝置經讀取之一次數成比例。
  14. 如請求項13之電子系統，其中來自該複數個主機控制器中該第一主機控制器之第一命令指示介於該複數個主機控制器中該第一主機控制器與該記憶體模組之間之一所要資料速率。
  15. 如請求項10之電子系統，其中該該記憶體模組控制器經組態以基於每一輸入/輸出埠之一資料速率容量將該記憶體模組之該複數個資料輸入/輸出埠之每一者組態為一輸入端及一輸出端之至少一者。
  16. 一種操作一記憶體模組之方法，其包含：於一記憶體模組接收來自複數個主機控制器中一第一主機控制器之一第一命令，其中該複數個主機控制器之該等主機控制器係併聯地耦接至該記憶體模組；回應於該第一命令將該記憶體模組之複數個資料輸入/輸出埠之每一者組態為一輸入端及一輸出端之至少一者；於該記憶體模組接收來自該複數個主機控制器中該第一主機控制器之一第二命令； 回應於該第二命令將該記憶體模組分割成複數個記憶體分割俾使該複數個記憶體分割之每一記憶體分割對應於該複數個主機控制器之一各別者；及將該複數個主機控制器之複數個資料輸入/輸出埠之每一者組態為一輸入端及一輸出端之至少一者以對應於該記憶體模組之該等輸入/輸出埠之一各別者。
  17. 如請求項16之方法，其進一步包含紀錄程式化及讀取操作之一次數。
  18. 如請求項16之方法，其進一步包含組態該記憶體模組之該等輸入/輸出埠俾使該記憶體模組之該等輸入/輸出埠經組態為輸入端之一數目與寫入操作之一次數成比例且該記憶體模組之該等輸入/輸出埠經組態為輸出端之一數目與讀取操作之一次數成比例。
  19. 如請求項16之方法，其中分割該記憶體模組係至少部分地回應於對該記憶體模組之供電。
  20. 如請求項16之方法，其中將該記憶體模組之該複數個資料輸入/輸出埠之每一者組態為一輸入端及一輸出端之至少一者進一步包含基於每一輸入/輸出埠之一資料速率容量將該記憶體模組之該複數個資料輸入/輸出埠之每一者組態為一輸入端及一輸出端之至少一者。
  21. 如請求項16之方法，其中來自該複數個主機控制器中該第一主機控制器之該第一命令指示介於該複數個主機控制器中該第一主機控制器與該記憶體模組之間之一所要資料速率。
  22. 如請求項16之方法，其進一步包含從該記憶體模組將組態資料傳達至該複數個主機控制器之一主機控制器，一存取命令係自該主機控制器接收。
  23. 一種操作一電子系統之方法，其包含：從該電子系統之複數個主機控制器中一第一主機控制器發送一第一命令至該電子系統之一記憶體模組，其中該複數個主機控制器之該等主機控制器係併聯地耦接至該記憶體模組；回應於該第一命令將該記憶體模組之複數個資料輸入/輸出埠中之每一者組態為一輸入端及一輸出端中之至少一者；從該複數個主機控制器之該第一主機控制器發送一第二命令至該記憶體模組；回應於該第二命令將該記憶體模組分割成複數個記憶體分割俾使該複數個記憶體分割之每一記憶體分割對應於該複數個主機控制器之一各別者；及將該複數個主機控制器之複數個資料輸入/輸出埠之每一者組態為一輸入端及一輸出端之至少一者以對應於該記憶體模組之該等輸入/輸出埠之一各別者。
  24. 如請求項23之方法，其進一步包含將組態信號從該記憶體模組通信至該複數個主機控制器之一主機控制器，自該主機控制器接收到一存取命令。
  25. 如請求項23之方法，其進一步包含：紀錄該記憶體模組之一或多個記憶體裝置經程式化及 讀取之一次數。
  26. 如請求項23之方法，其進一步包含組態該記憶體模組之該等輸入/輸出埠俾使該記憶體模組之該等輸入/輸出埠經組態為輸入端之一數目與寫入操作之一次數成比例且該記憶體模組之該等輸入/輸出埠經組態為輸出端之一數目與讀取操作之一次數成比例。
  27. 如請求項23之方法，其中將該記憶體模組之該複數個資料輸入/輸出埠之每一者組態為一輸入端及一輸出端之至少一者係基於該記憶體模組經程式化及/或經讀取之一次數。
  28. 如請求項23之方法，其中將該記憶體模組之該複數個資料輸入/輸出埠之每一者組態為一輸入端及一輸出端之至少一者將該記憶體模組之一功率消耗維持低於一所要位準。
  29. 如請求項23之方法，其中將該記憶體模組之該複數個資料輸入/輸出埠之每一者組態為一輸入端及一輸出端之至少一者進一步包含基於每一輸入/輸出埠之一資料速率容量將該記憶體模組之該複數個資料輸入/輸出埠之每一者組態為一輸入端及一輸出端之至少一者。
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