KR20060051589A - 데이터 기억을 위한 시스템 및 방법 - Google Patents

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KR20060051589A
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시그마텔, 인크.
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Abstract

본 발명은 제1 칩 인에이블 제어 입력을 포함하는 제1 제어 인터페이스 및 제1 인터페이스를 구비하는 제1 플래시 메모리 장치, 제2 칩 인에이블 제어 입력을 포함하는 제2 제어 인터페이스 및 제2 인터페이스를 구비하는 제2 플래시 메모리 장치, 및 데이터 출력 및 제어신호 출력을 포함하는 제어기를 포함하는 시스템에 관한 것이다. 데이터 출력의 제1 부분은 제1 인터페이스에 연결된다. 데이터 출력의 제2 부분은 제2 인터페이스에 연결된다. 제어신호 출력은 제1 칩 인에이블 제어 입력 및 제2 칩 인에이블 제어 입력 모두에 연결된 칩 인에이블 출력을 포함한다. 제1 플래시 메모리 장치 및 제2 플래시 메모리 장치는 모두 데이터 출력으로부터 제1 인터페이스 및 제2 인터페이스로 통신된 입력 데이터를 동시에 수신하도록 구성된다.
메모리 장치, 마이크로 제어기, 제어 라인, 제어 인터페이스, 데이터 라인

Description

데이터 기억을 위한 시스템 및 방법{SYSTEM AND METHOD FOR STORING DATA}
도 1 및 2는 예시적인 메모리 기억 시스템들을 도시하는 블럭도.
도 3은 예시적인 데이터 워드를 도시하는 도면.
도 4, 5 및 6은 도 1 및 2에 예시된 것들과 같은, 메모리 시스템에서 이용하기 위한 예시적인 방법을 도시하는 흐름도.
도 7은 예시적인 데이터 통신을 도시하는 도면.
*도면의 주요부분에 대한 부호의 설명*
102: 마이크로 제어기 104: 메모리 장치
108: 제어 라인 110: 제어 인터페이스
114: 데이터 라인 120: 메모리 버스
본 발명은, 일반적으로, 데이터를 기억하기 위한 시스템 및 방법에 관한 것이다.
소비 시장은, PDA, MP3 플레이어, 휴대형 기억 시스템, 진보된 무선 전화기, 카메라, 및 다른 휴대형 장치들과 같은, 휴대형 전자장치들을 점점 더 요구하고 있 다. 하드 드라이브, 플로피 드라이브 및 다른 기억장치들과 같은 전통적인 비휘발성 기억매체들은 일반적으로 휴대형 장치들에 적합하지 않다. 이 전형적인 장치들은 일반적으로 가동부들을 구비하며 그 자체로는 기계적 오류의 경향이 있다. 또한, 이 장치들은 부피가 크고(bulky) 많은 양의 에너지를 소모한다. 결과적으로, 휴대형 제품들에 사용하기 위하여, 개발자들은 EEPROM(electrically erasable programmable read only memory) 및 플래시 메모리와 같은 반도체 비휘발성 메모리(solid-state non-volatile memory)장치들에 관심을 돌리고 있다.
휴대형 컴퓨터 시스템들이 더욱 복잡해짐에 따라, 이 시스템들은 더 큰 메모리 용량, 버스 속도 및 워드 사이즈를 이용하는 경향이 있다. 그러나, 반도체 메모리 장치들은 일반적으로 비용이 많이 든다. 반도체 메모리의 가격은 일반적으로 증가하는 용량 및 증가하는 워드 사이즈에 따라 증가한다. 또한, 반도체 메모리 장치들은 연속적인 사용으로 데이터를 기억하기 위한 용량을 상실하여, 교체 비용을 발생시킨다.
증가된 비용 이외에, 큰 워드 사이즈를 이용하는 반도체 메모리 장치들은 기억의 단위당 더 긴 기억 시간을 가지는 경향이 있다. 휴대형 장치들에서 사용된 데이터 버스들에 관하여, 느린 기억 시간은 성능의 저하 및 에러율의 증가를 야기시킨다. 이와 같이, 반도체 기억장치(solid-state storage)를 사용하기 위한 향상된 시스템 및 방법이 바람직할 것이다.
특정한 일 실시예에서, 본 발명은 비휘발성 반도체 메모리 장치와 같은 둘 이상의 메모리 장치 및 마이크로 제어기를 포함하는 메모리 시스템에 관한 것이다. 마이크로 제어기는 메모리 장치들의 각각에 연결되는 제어 인터페이스를 포함한다. 마이크로 제어기는 또한 데이터 인터페이스를 포함하며 각각의 메모리 장치는 데이터 인터페이스의 일부를 이용하여 마이크로 제어기에 연결된다. 또한, 마이크로 제어기는 외부 메모리 버스로의 데이터 인터페이스를 포함할 수 있다.
외부 메모리 버스를 통하여 수신된 데이터가 프로세스되며 메모리 장치들의 각각에 송신된다. 일 실시예에서, 외부 메모리 버스로부터 마이크로 제어기로 전송된 데이터는 결합된(associated) 워드 사이즈를 갖는다. 외부 메모리 버스로부터 수신된 데이터의 워드는 분할되며 데이터의 워드의 부분들은 개별 메모리 장치들의 각각에 기억된다. 특정한 일 실시예에서, 데이터가 분할되어 하나의 워드의 한 부분은 특정한 어드레스에서 제1 메모리 장치에 기억되고 워드의 제2 부분은 동일한 어드레스에서 제2 메모리 장치에 기억된다. 데이터를 검색하기 위하여, 데이터 워드의 부분들은 메모리 기억장치들의 각각으로부터의 특정한 어드레스로부터 검색되고 결합되어 데이터 워드를 형성한다.
예시적인 일 실시예에서, 본 발명은 제1 플래시 메모리 장치, 제2 플래시 메모리 장치 및 제어기를 포함하는 시스템에 관한 것이다. 제1 플래시 메모리 장치는 제1 인터페이스 및 제1 제어 인터페이스를 구비한다. 제1 제어 인터페이스는 제1 칩 인에이블 제어 입력을 포함한다. 제2 플래시 메모리 장치는 제2 인터페이스 및 제2 제어 인터페이스를 구비한다. 제2 제어 인터페이스는 제2 칩 인에이블 제어 입력을 포함한다. 제어기는 데이터 출력 및 제어 신호 출력을 포함한다. 데이터 출력의 제1 부분은 제1 플래시 메모리 장치의 제1 인터페이스에 연결된다. 데이터 출력의 제2 부분은 제2 플래시 메모리 장치의 제2 인터페이스에 연결된다. 제어 신호 출력은 제1 칩 인에이블 제어 입력 및 제2 칩 인에이블 제어 입력 모두에 연결된 칩 인에이블 출력을 포함한다. 제1 플래시 메모리 장치 및 제2 플래시 메모리 장치는 모두 데이터 출력으로부터 제1 인터페이스 및 제2 인터페이스에 통신된 입력 데이터를 동시에 수신하도록 구성된다.
다른 예시적인 실시예에서, 본 발명은 복수의 메모리 장치들과 통신하는 방법에 관한 것이다. 상기 방법은, 제1 시간 세그먼트 동안, 제1 메모리 장치의 제1 입력에 커맨드 데이터를 송신하는 한편 제2 메모리 장치의 제2 입력에 커맨드 데이터를 송신하는 단계를 포함한다. 상기 방법은, 제2 시간 세그먼트 동안, 제1 메모리 장치의 제1 입력에 어드레스 데이터를 송신하는 한편 제2 메모리 장치의 제2 입력에 어드레스 데이터를 송신하는 단계 및, 제3 시간 세그먼트 동안, 어드레스 데이터에 의하여 지정된 어드레스에 기억되는 제1 데이터 항목을 제1 메모리 장치의 제1 입력에 송신하는 한편 어드레스 데이터에 의하여 지정된 어드레스에 기억되는 제2 데이터 항목을 제2 메모리 장치의 제2 입력에 송신하는 단계를 더 포함한다.
또 다른 예시적인 실시예에서, 본 발명은 데이터 워드를 기억하는 컴퓨터 구현된 방법에 관한 것이다. 상기 방법은 메모리 제어기에서 데이터 버스로부터의 데이터 워드를 수신하는 단계, 제1 비휘발성 메모리 장치의 한 어드레스에 데이터 워드의 제1 부분을 기억시키는 단계, 및 데이터 워드의 제1 부분을 기억시키는 것 과 동시에 제2 비휘발성 메모리 장치의 상기 어드레스에 데이터 워드의 제2 부분을 기억시키는 단계를 포함한다.
또 다른 예시적인 실시예에서, 본 발명은 제어기, 제1 비휘발성 메모리, 및 제2 비휘발성 메모리를 포함하는 시스템에 관한 것이다.
제어기는 메모리 버스에 연결된다. 메모리 버스는 제1 워드 사이즈를 갖는 데이터를 통신하도록 구성된다. 제1 비휘발성 메모리 장치는 제어기에 액세스 가능하며 제2 워드 사이즈를 갖는 데이터를 기억시키도록 구성된다. 제2 비휘발성 메모리 장치는 제어기에 액세스 가능하며 제3 워드 사이즈를 갖는 데이터를 기억시키도록 구성된다. 제1 워드 사이즈는 제2 워드 사이즈보다 더 크며 제3 워드 사이즈보다 더 크다. 제1 워드 사이즈를 갖는 데이터의 워드의 경우, 제어기는 데이터의 워드의 제1 부분을 제1 비휘발성 메모리 장치에 데이터의 워드의 제2 부분을 제2 비휘발성 메모리 장치에 동시에 기억시키는 것을 개시하도록 구성된다.
도 1은 마이크로 제어기(102) 및 수 개의 메모리 장치들(104 및 106)을 포함하는 예시적인 메모리 시스템(100)을 도시하는 블럭도이다. 예시적인 일 실시예에서, 마이크로 제어기(102)는 DMA(direct memory access) 로직 및 내부 RAM(random access memory)을 포함한다. 마이크로 제어기는, 제어 라인(108)에 의하여, 메모리 장치(104)의 제1 제어 인터페이스(110) 및 메모리 장치(106)의 제2 제어 인터페이스(112)를 통하여, 메모리 장치(104 및 106)로 연결된다. 제어 인터페이스(110 및 112)는 칩 인에이블 및 레디/비지(ready/busy) 인터페이스를 포함할 수 있다. 특정의 일 실시예에서, 제어 라인(108)의 칩 인에이블 라인은 메모리 장치(104 및 106) 모두에 연결된다.
또한, 제어기(102)는 데이터 라인의 제1 세트(114)를 통하여 메모리 장치(104)에 연결되며 데이터 라인의 제2 세트(116)를 통하여 메모리 장치(106)에 연결된다. 예시적인 일 실시예에서, 마이크로 제어기(102)는 패러렐 인터페이스를 포함하며, 데이터 라인의 세트(114 및 116)는 패러렐 인터페이스와 연관된 패러렐 데이터 라인의 한 세트의 일부이다. 예를 들면, 데이터 라인의 제1 세트(114)는 패러렐 데이터 라인의 16 비트 세트의 제1의 8비트(0-7)를 나타내는 8 데이터 라인들을 포함할 수 있고 데이터 라인의 제2 세트(116)는 패러렐 데이터 라인들의 16 비트 세트의 제2의 8비트(8-15)를 나타내는 8 데이터 라인을 포함할 수 있다.
메모리 장치(104 및 106)는 반도체 기억 장치들과 같은 비휘발성 기억 장치들이다. 예를 들면, 메모리 장치(104 및 106)는 플래시 메모리 장치 또는 EEPROM일 수 있다. 특정한 실시예들에서, 플래시 메모리는 NAND형 플래시 메모리 또는 NOR형 플래시 메모리를 포함할 수 있다. 메모리 장치(104 및 106)의 각각은 데이터 라인의 각각의 세트(114 및 116)를 통하여 특정한 워드 사이즈를 갖는 데이터를 수신하도록 구성된다. 예를 들면, 메모리 장치(104)는 8비트, 16비트, 32비트, 64비트, 또는 128비트와 같은 소정의 워드 사이즈로 포맷된 데이터를 수신하도록 구성될 수 있다. 유사하게, 메모리 장치(106)는 8비트, 16비트, 32비트, 64비트, 또는 128 비트를 갖는 워드로 포맷된 데이터를 수신하도록 구성될 수 있다. 예시적인 일 실시예에서, 메모리 장치들(104 및 106) 모두는 8비트 워드 사이즈의 데이터를 수신하도록 구성된다. 다른 실시예에서는, 메모리 장치(104) 및 메모리 장치(106)는 모두 각각 16비트의 워드로 포맷된 데이터를 수신하도록 구성된다.
마이크로 제어기(102)는 또한 메모리 버스(120)를 통하여 다른 시스템 장치들(118)에 연결된다. 예를 들면, 마이크로 제어기(102)는 메모리 버스(120)를 통하여 RAM 기억장치(118)에 연결될 수 있다. 다른 실시예에서는, 마이크로 제어기(102)는 USB(universal serial bus) 버스와 같은 시리얼 버스를 통하여 외부 시스템 장치들(118)에 연결될 수 있다. 특정한 일 실시예에서, 메모리 버스(120)의 데이터 전송 속도는 데이터 라인의 제1 세트(114) 및 데이터 라인의 제2 세트(116)의 데이터 전송 속도 성능(data transfer rate capabilities) 또는 메모리 장치(104 및 106)의 기억 속도 성능(storage rate capabilities)보다 더 크다.
일 실시예에서, 제어기(102)는 메모리 버스(120)에 따라 사이즈된 데이터 워드를 갖도록 포맷된 데이터를 수신한다. 제어기(102)가 데이터를 기록하는 경우, 각각의 수신된 데이터 워드는 둘 이상의 부분들로 세분된다. 데이터 워드의 제1 부분은 메모리 장치(104)와 같은 제1 메모리 장치로 송신되며, 데이터 워드의 제2 부분은 메모리 장치(106)와 같은 제2 메모리 장치로 송신된다. 제어기(102)는 각각의 메모리 장치의 동일한 어드레스에 워드의 수신된 부분들을 기억시키도록 메모리 장치(104) 및 메모리 장치(106) 모두에 지시할 수 있다.
특정한 일 실시예에서, 제어기(102)는 16비트(0-15)의 워드 사이즈를 갖는 기억을 위한 데이터를 수신한다. 제어기(102)는 제어 라인(108)의 하나의 칩 인에이블 라인을 통하여, 각각의 메모리 장치(104 및 106)를 인에이블시키고 동일한 커맨드 및 어드레스 데이터를 데이터 라인의 각각의 세트(114 및 116)를 통하여 메모 리 장치(104) 및 메모리 장치(106) 모두에 송신한다. 예를 들면, 제어기(102)는 데이터 라인의 각각의 세트를 통하여 동일한 8비트 커맨드 및 8비트 어드레스를 송신할 수 있다.
제어기(102)는 데이터 라인의 세트(114)를 통하여 메모리 장치(104)에 8비트(0-7)와 같은 워드의 제1 부분을 송신하고 데이터 라인의 세트(116)를 통하여 메모리 장치(106)에 16비트 워드의 제2의 8비트(8-15)와 같은 제2 부분을 송신한다. 일 실시예에서, 데이터 라인들은, 기억되는 데이터가 후속되는, 어드레스가 후속되는 커맨드를 통신하는 패러렐 라인들이다. 특정한 일 실시예에서, 데이터 워드 부분들은 동시에 기억을 위하여 그들의 각각의 메모리 장치(104 및 106)에 송신된다. 대안의 실시예에서는, 메모리 버스 워드 사이즈는 16, 32, 64, 128, 또는 256 비트일 수 있으며 데이터의 각각의 워드는 둘 이상의 메모리 장치에 기억될 수 있다.
데이터를 검색하기 위하여, 제어기(102)는 제어 라인(108)의 세트의 단일의 칩 인에이블 라인(chip enale line)을 통하여 메모리 장치(104 및 106)를 제어하며 데이터 라인의 그 각각의 세트(114 및 116)를 통하여, 각 장치들(104 및 106)의 각각에 커맨드 및 어드레스 데이터를 송신할 수 있다. 제어기(102)는 두 상이한 장치들(104 및 106)의 각각의 특정한 어드레스에 위치된 각각의 워드 부분을 검색하고, 결과적으로, 메모리 장치들(104 및 106)의 각각으로부터 결합된 워드 부분들로부터 풀 데이터 워드를 생성한다. 예를 들면, 제어기(102)는 패러렐 데이터 라인들의 단일의 세트로서, 데이터 라인들의 세트들(114 및 116)을 판독할 수 있다. 풀 데이터 워드(full data word)는 메모리 버스(120)를 통하여 외부 시스템 장치(118)로 제공될 수 있다.
도 2는 메모리 시스템의 다른 예시적 실시를 도시하는 도면이다. 도 2는 마이크로 제어기(202) 및 메모리 장치들(204, 206, 208, 210, 및 선택적으로, 212 및 214)를 포함한다. 메모리 장치(204, 206, 208, 210, 212 및 214)의 각각은 동일한 제어 인터페이스(216)를 통하여 마이크로 제어기(202)에 연결된다. 또한, 메모리 장치(204, 206, 208, 210, 212, 및 214)의 각각은 데이터 라인의 각각의 세트(218, 224, 220, 226, 및 222, 228)를 통하여 마이크로 제어기(202)에 연결된다. 마이크로 제어기(202)는 메모리 버스(230)를 통하여 다른 장치들에 연결된다.
일 실시예에서, 메모리 버스(230)는 특정한 워드 사이즈를 갖는 데이터를 송신하도록 구성된다. 메모리 장치(204, 206, 208, 210 및, 선택적으로, 212 및 214)의 각각은 메모리 버스(230)의 워드 사이즈보다 더 작은 워드 사이즈를 갖는다. 일 실시예에서, 메모리 버스의 워드 사이즈는 메모리 장치의 각각에 기억되도록 구성된 워드 사이즈의 두배이다. 본 예에서, 메모리 장치는 페어되어(paired) 메모리 버스(230)를 통하여 수신된 데이터의 워드의 부분들은 한 페어 내의 각각의 메모리 장치내에 기억될 수 있다. 예를 들면, 메모리 버스(230)가 16비트의 워드 사이즈를 가지면, 메모리 장치(204 및 206)와 같은 메모리 장치는 8비트의 워드 사이즈를 가질 수 있다. 데이터 버스(230)를 통하여 전송된 데이터의 각각의 워드의 절반은 각각의 메모리 장치상의 동일한 어드레스에서, 메모리 장치(204 및 206)에 기억될 수 있다. 유사하게, 워드는 분할되고 메모리 장치(208 및 210), 또는 메모리 장치(212 및 214)에 기억될 수 있다.
대안의 실시예에서, 메모리 버스(230)의 워드 사이즈는 메모리 장치들의 각각에서의 기억을 위하여 구성된 워드 사이즈보다 더 크다. 예를 들면, 32비트 워드는 4개의 8비트 메모리 장치, 2개의 16비트 메모리 장치, 또는 하나의 16비트 메모리 장치 및 2개의 8비트 메모리 장치에 기억될 수 있다. 특정한 일 실시예에서, 32비트 워드는 4개의 8비트 워드 부분들로 분할되고 메모리 장치(204, 206, 208 및 210)와 같은 4개의 메모리 장치에 기억될 수 있다. 유사하게, 8비트 워드 부분들은 메모리 장치(204, 206, 208 및 210)의 각각으로부터 검색될 수 있고, 메모리 데이터 버스(230) 상의 송신을 위하여 32비트 워드로 결합될 수 있다. 그러한 메모리 시스템은 메모리 장치들의 그룹핑의 몇 개의 세트를 포함하도록 확장될 수 있다.
각각의 그룹 내의 메모리 장치들은 합산되어 마이크로 제어기에 부가된 메모리 버스의 전체 워드 사이즈로 되는 워드 사이즈들을 갖는다. 예를 들면, 시스템은 32비트 데이터 메모리 버스를 통하여 송신된 데이터를 기억시키기 위하여 마이크로 제어기에 부가된 4개의 8비트 메모리 장치들의 두 세트를 포함할 수 있다. 동일한 칩 인에이블 라인이 일 그룹 내의 각각의 메모리 장치에 부가될 수 있으며 패러렐 데이터 인터페이스와 같이 이용하기 위한 데이터 라인들의 각각의 서브세트(예를 들면, 8 데이터 라인)는 상기 그룹 내의 메모리 장치들중 하나에 부가된다.
도 3은 데이터 스트림과 연관된 데이터 워드의 예시적인 일 실시예를 도시한 다. 예를 들면, 데이터 버스는 워드 사이즈(302)를 가질 수 있다. 데이터 워드는, 예를 들면, 부분(304) 및 부분(306)과 같은 두 부분으로, 또는 부분(308, 310, 312 및 314)과 같은 네 부분으로 세분될 수 있다. 예를 들면, 16비트 워드(302)는 두 개의 8비트 워드(304 및 306)로 세분될 수 있다. 제1 부분(302)은 16비트 워드의 제1의 8비트(0-7)를 포함할 수 있고 제2 부분(306)은 16비트 워드(302)의 제2의 8비트(8-15)를 포함할 수 있다. 대안의 실시예에서, 32비트 워드(302)는, 부분(304 및 306)과 같은 두개의 16비트 워드들로 세분될 수 있거나, 또는 부분(308, 310, 312 및 314)과 같은, 4개의 8비트 워드들로 더 세분될 수 있다. 대안의 실시예에서, 32비트 워드는 2개의 8비트 부분과 하나의 16비트 부분으로 분할될 수 있다. 전통적으로, 데이터 워드는 복수의 8비트를 포함한다. 그러나, 워드 사이즈의 다른 변화들을 포함하는 시스템이 고려될 수 있다. 일반적으로, 이용된 메모리 장치들의 각각의 워드 사이즈의 합은 메모리 버스의 워드 사이즈와 동등하다.
도 4는 메모리 시스템에 의한 사용을 위한 예시적인 방법을 설명하는 흐름도이다. 데이터의 기억을 개시하기 위하여, 단계 402에서 도시된 바와 같이, 제어 신호가 제1 메모리 장치 및 제2 메모리 장치로 송신된다. 둘 이상의 장치들이 이용되는 예시적인 실시예에서, 데이터 기억에 대비하여 메모리 장치들의 각각에 제어 신호들이 송신될 수 있다. 예를 들면, 제어 신호는 제1 메모리 장치 및 제2 메모리 장치 모두에 연결된 칩 인에이블 라인을 통하여 송신된 칩 인에이블 신호를 포함할 수 있다.
단계 404에 도시된 바와 같이, 제1 메모리 장치 및 제2 메모리 장치에 그들의 각각의 세트의 데이터 라인을 통해서 하나의 커맨드가 송신된다. 일 실시예에서, 동일한 커맨드가 메모리 장치들의 각각에 그들의 각각의 세트의 데이터 라인들을 통하여 동시에 또는 실질적으로 동시에 송신된다. 예를 들면, 커맨드는 한 어드레스를 갖는 데이터 기록 동작이 후속하는 것을 나타낼 수 있다. 예를 들면, 8비트 커맨드는 16비트 패러렐 인터페이스를 통하여 이중으로 송신될 수 있다(즉, 라인 0-7상의 8비트 커맨드 및 라인 8-15상의 동일한 8비트 커맨드). 대안의 예에서, 라인의 서브세트에 비례하는 워드 사이즈를 갖는 커맨드를 수신하도록 구성된 장치들에 패러렐 인터페이스의 라인들의 서브세트를 이용하여 커맨드들이 송신될 수 있다.
그 후 마이크로 제어기는, 단계 406에 도시된 바와 같이, 특정한 어드레스를 나타내는 어드레스 데이터를 제1 메모리 장치 및 제2 메모리 장치로 그들의 각각의 세트의 데이터 라인들을 통하여 송신한다. 어드레스 데이터는 메모리 장치상의 특정 어드레스를 가리키며 메모리 장치의 각각에 동시 또는 실질적으로 동시에 송신될 수 있다. 특정한 일 실시예에서, 8비트 어드레스가 패러렐 인터페이스의 제1 및 제2 부분 모두에서 송신된다. 예를 들어, 8비트 어드레스는 패러렐 인터페이스의 비트 0-7을 이용하고 패러렐 인터페이스의 비트 8-15를 이용하여 송신된다. 대안의 실시예에서, 라인들의 서브세트 내의 라인들의 수와 동등한 워드 사이즈를 갖는 어드레스들을 수신하도록 구성된 메모리 장치들로 패러렐 인터페이스의 라인들의 서브세트들을 이용하여 어드레스들이 송신될 수 있다.
마이크로 제어기는, 단계 408에 도시된 바와 같이, 제1 메모리 장치로 그 각각의 세트의 데이터 라인들을 통하여 제1 데이터 부분을 송신하고 제2 메모리 장치로 그 각각의 세트의 데이터 라인들을 통하여 제2 데이터 부분을 송신한다. 예를 들면, 제1 데이터 부분은 메모리 버스 워드의 제1 부분일 수 있고 제2 데이터 부분은 메모리 버스 워드의 제2 부분일 수 있다. 일 실시예에서, 16비트 워드는 메모리 버스로부터 수신되고 두개의 8비트 워드로 송신될 수 있다. 마이크로 제어기는 동일한 어드레스 위치에서의 기억을 위하여 제1 메모리 장치에 제1 데이터 부분으로서 제1의 8비트(0-7)를 전달하고 제2 메모리 장치에 제2의 8비트(8-15)를 전달할 수 있다. 커맨드는 데이터의 부분들 송신하는 것보다 우선하는 데이터 라인들의 각각의 세트를 통하여 송신될 수 있다.
도 5는 메모리 시스템에 의한 이용을 위한 또 다른 예시적인 방법을 설명한다. 데이터 워드는, 단계 502에서 도시된 바와 같이, 메모리 버스를 통하여 수신된다. 기억을 용이하게 하기 위하여, 마이크로 제어기는, 단계 504에 도시된 바와 같이, 워드의 부분들이 기억되는 메모리 기억장치들의 각각에 제어 신호를 송신한다. 제어 신호는 메모리 장치들의 각각에 연결되는 칩 인에이블 라인과 같은 공통 제어 라인을 통하여 송신된다. 마이크로 제어기는, 단계 506에서 도시된 바와 같이, 메모리 장치들에 특정한 어드레스 위치를 송신한다. 커맨드가 어드레스에 선행할 수 있다. 예시적인 실시예에서, 동일한 어드레스가 모든 메모리 장치들로 동시에 그들의 각각의 세트의 데이터 라인들을 통하여 송신된다. 마이크로 제어기는, 단계 508에 도시된 바와 같이, 데이터 라인들의 서브세트를 통하여 제1 메모리 장치에 기억을 위한 워드의 제1 부분을 송신하는 한편, 또한, 단계 510에서 도시된 바와 같이, 데이터 라인들의 서브세트를 통하여 제2 메모리 장치에 워드의 제2 부분을 송신한다. 예를 들면, 16비트 워드는 두개의 8비트 부분들로 나누어질 수 있다. 또 다른 예시적인 실시예에서, 32비트 워드는 두개의 16비트 부분들 또는 4개의 8비트 부분들로 나누어질 수 있다. 판독 또는 기록 커맨드와 같은 커맨드가 데이터 워드의 각각의 부분에 선행할 수 있다. 공통 시간 세그먼트 동안 데이터 워드의 각각의 부분이 송신될 수 있다. 결과적으로, 제1 메모리 장치는 특정한 어드레스에서 워드의 제1 부분을 기억시키고 제2 메모리 장치는 동일한 특정 어드레스에서 워드의 제2 부분을 기억시킨다.
메모리 장치에 기억된 데이터를 검색하기 위하여, 마이크로 제어기는 워드의 부분들을 획득하고, 그들을 리어셈블하며 리어셈블된 워드를 요청 시스템(requesting sstem)에 보낸다. 도 6은 메모리 장치들로부터 데이터를 검색하기 위한 예시적인 방법을 설명하는 흐름도이다. 예를 들면, 마이크로 제어기는, 단계 602에서 도시된 바와 같이, 메모리 장치들의 각각에 연결된, 칩 인에이블 라인과 같은, 공통 제어라인을 통하여 메모리 장치들로 제어 신호를 송신할 수 있다. 마이크로 제어기는, 단계 604에 도시된 바와 같이, 메모리 장치들의 각각에, 패러렐 데이터 라인들의 그 각각의 서브세트와 같은, 그 각각의 데이터 라인들을 통하여 동일한 특정의 어드레스를 송신한다. 특정의 어드레스는 데이터 라인들의 서브세트를 통하여, 예를 들면 동시에 또는 거의 동시에, 동일한 시간 세그먼트에서 송신될 수 있다. 메모리 커맨드가 어드레스에 선행할 수 있다.
그 후 마이크로 제어기는 데이터의 부분들을 검색한다. 예를 들면, 마이크로 제어기는, 단계 606에서 도시된 바와 같이, 제1 메모리 장치로부터 데이터 워드의 제1 부분을 검색하고, 단계 608에 도시된 바와 같이, 제2 메모리 장치로부터 데이터 워드의 제2 부분을 검색할 수 있다. 데이터 워드의 부분들이 둘 이상의 장치들에 기억되었다면, 마이크로 제어기는 워드의 일부를 기억하는 메모리 장치들의 각각으로부터 데이터를 획득할 수 있다. 패러렐 환경에서, 워드의 부분들은 패러렐 인터페이스의 데이터 라인들의 서브세트를 이용하여 검색된다. 결과적으로, 메모리 장치들의 각각이 풀 데이터 워드의 그 각각의 부분을 제공하는 경우 풀 데이터 워드가 검색된다. 풀 데이터 워드는, 어셈블된 이후, 단계 610에서 도시된 바와 같이, 메모리 버스를 통하여, RAM 시스템 또는 다른 시스템들과 같은, 요청 시스템에 송신될 수 있다.
도 7은 패러렐 인터페이스를 통하여 메모리 장치들의 세트에 송신된 통신 신호들과 같은 데이터 신호들의 예시적인 세트를 도시한다. 예를 들면, DMA(direct memory access) 로직은 도 7에 도시된 바와 같이 커맨드, 어드레스, 및 데이터의 시퀀스를 이용하여 플래시 장치들의 세트에 데이터를 기억시키는 기록 커맨드를 개시할 수 있다. 일 실시예에서, 패러렐 인터페이스 데이터 라인들의 세트의 서브세트들을 통하여 두개의 구분되는 메모리 장치들 상의 별도의 데이터 인터페이스들에 두 데이터 신호(702 및 704)가 송신된다. 데이터 신호(702 및 704) 모두에서, 706 및 714에서 설명된 바와 같이, 공통 커맨드가 제1 시간 세그먼트동안 송신되고, 708 및 716에서 설명된 바와 같이, 제2 시간 세그먼트동안 데이터 라인들의 서브세 트들 모두를 통하여 공통 어드레스가 송신된다. 예를 들면, 하나의 8비트 커맨드는 16비트 패러렐 인터페이스의 8 데이터 라인들의 제1 서브세트 및 16비트 패러렐 인터페이스의 8 데이터 라인들의 제2 서브세트를 통하여 송신될 수 있다. 유사하게, 8비트 어드레스는 16비트 패러렐 인터페이스의 8 데이터 라인들의 제1 서브세트 및 16비트 패러렐 인터페이스의 8 데이터 라인들의 제2 서브세트를 통하여 송신될 수 있다. 제2 커맨드는 710 및 718에 설명된 바와 같이, 제3 시간 세그먼트동안 데이터 라인들의 서브세트들 모두를 통하여 선택적으로 송신될 수 있다.
제4 시간 세그먼트(또는 제2 커맨드가 송신되지 않는 경우에는 제3 시간 세그먼트)동안, 16비트 데이터 워드의 비트 0-7과 같은, 기록되는 데이터 워드의 제1 부분은, 712에서 설명된 바와 같이, 제1 데이터 신호(702)의 일부로서 송신되고, 16비트 데이터 워드의 비트 8-15와 같은, 데이터 워드의 제2 부분은, 720에서 설명된 바와 같이, 제2 데이터 신호(704)의 일부로서 송신된다. 일 실시예에서, 데이터 워드의 제1 부분은 패러렐 인터페이스의 데이터 라인들의 제1 서브세트를 통하여 송신되고 데이터 워드의 제2 부분은 패러렐 인터페이스의 데이터 라인들의 제2 서브세트를 통하여 송신된다. 멀티플 플래시 메모리 장치들로부터의 데이터는 커맨드 및 어드레스 신호들의 유사한 시퀀스를 이용하여 검색될 수도 있다.
대안의 실시예에서, 마이크로 제어기는 시리얼 인터페이스들을 통하여 메모리 장치들로 연결될 수 있다. 데이터 워드의 부분들은 시리얼 통신 프로토콜들을 이용하여 메모리 장치들에 동시에 통신될 수 있다.
전술된 주제는 제한적이 아닌 예시적인 것으로 간주되며, 첨부된 청구범위는 본 발명의 범위내에 있는 모든 수정, 강화 및 다른 실시예들을 커버한다. 따라서, 법에 의하여 허용되는 최대한으로, 본 발명의 범위는 다음의 청구범위, 및 그 균등물의 최광의 허용가능 해석에 의하여 결정되는 것이며, 이전의 상세한 설명에 의하여 제한되어서는 안된다.
본 발명에 따르면, 향상된 기억 속도로 반도체 기억장치를 사용하기 위한 시스템 및 방법이 제공된다.

Claims (30)

  1. 제1 칩 인에이블 제어 입력을 포함하는 제1 제어 인터페이스 및 제1 인터페이스를 구비하는 제1 플래시 메모리 장치;
    제2 칩 인에이블 제어 입력을 포함하는 제2 제어 인터페이스 및 제2 인터페이스를 구비하는 제2 플래시 메모리 장치;
    데이터 출력 및 제어신호 출력을 포함하는 제어기-상기 데이터 출력의 제1 부분은 상기 제1 플래시 메모리 장치의 제1 인터페이스에 연결되고, 상기 데이터 출력의 제2 부분은 상기 제2 플래시 메모리 장치의 제2 인터페이스에 연결되며, 상기 제어신호 출력은 상기 제1 칩 인에이블 제어 입력 및 상기 제2 칩 인에이블 제어 입력 모두에 연결되는 칩 인에이블 출력을 포함하고, 상기 제1 플래시 메모리 장치 및 상기 제2 플래시 메모리 장치는 모두 상기 데이터 출력으로부터 상기 제1 인터페이스 및 상기 제2 인터페이스로 통신된 입력 데이터를 동시에 수신하도록 구성됨-
    를 포함하는 시스템.
  2. 제1항에 있어서, 상기 입력 데이터는 커맨드 및 어드레스 데이터를 포함하는 시스템.
  3. 제1항에 있어서, 상기 제어기는 직접 메모리 액세스 로직 및 랜덤 액세스 메 모리를 포함하는 마이크로 프로세서인 시스템.
  4. 제3항에 있어서, 상기 직접 메모리 액세스 로직은 상기 데이터 출력의 제1 부분을 통하여 일 시퀀스의 커맨드들, 어드레스들, 및 제1 데이터부의 통신을 개시하고, 상기 직접 메모리 액세스 로직은 상기 데이터 출력의 제2 부분을 통하여 동일 시퀀스의 커맨드들과 어드레스들 및 제2 데이터부를 발생시키는 시스템.
  5. 제4항에 있어서, 상기 시퀀스의 커맨드들 및 어드레스들은 동시에 상기 제1 인터페이스 및 상기 제2 인터페이스에 통신되는 시스템.
  6. 제1항에 있어서, 상기 제어기에 연결된 유니버설 시리얼 버스를 더 포함하며 상기 유니버설 시리얼 버스는 상기 데이터 출력의 속도보다 더 높은 통신 속도를 갖는 시스템.
  7. 제1항에 있어서, 상기 제1 플래시 메모리 장치는 8 비트 NAND형 플래시 메모리이며 상기 제2 플래시 메모리 장치는 8비트 NAND형 플래시 메모리인 시스템.
  8. 제1항에 있어서,
    제3 칩 인에이블 제어 입력을 포함하는 제3 제어 인터페이스 및 제3 인터페이스를 구비하는 제3 플래시 메모리 장치; 및
    제4 칩 인에이블 제어 입력을 포함하는 제4 제어 인터페이스 및 제4 인터페이스를 구비하는 제4 플래시 메모리 장치
    를 더 포함하며,
    상기 칩 인에이블 출력은 상기 제3 칩 인에이블 제어 입력 및 상기 제4 칩 인에이블 제어 입력에 연결되는 시스템.
  9. 제8항에 있어서, 상기 제1 플래시 메모리 장치, 상기 제2 플래시 메모리 장치, 상기 제3 플래시 메모리 장치, 및 상기 제4 플래시 메모리 장치의 각각은 8비트 플래시 메모리 장치인 시스템.
  10. 복수의 메모리 장치들과 통신하는 방법으로서,
    제1 시간 세그먼트동안, 제1 메모리 장치의 제1 입력에 커맨드 데이터를 송신하는 한편 제2 메모리 장치의 제2 입력에 상기 커맨드 데이터를 송신하는 단계;
    제2 시간 세그먼트동안, 상기 제1 메모리 장치의 제1 입력에 어드레스 데이터를 송신하는 한편 상기 제2 메모리 장치의 제2 입력에 상기 어드레스 데이터를 송신하는 단계; 및
    제3 시간 세그먼트동안, 상기 어드레스 데이터에 의하여 지정된 어드레스에 기억되는 제1 데이터 항목을 상기 제1 메모리 장치의 제1 입력에 송신하는 한편 상기 어드레스 데이터에 의하여 지정된 어드레스에 기억되는 제2 데이터 항목을 상기 제2 메모리 장치의 제2 입력에 송신하는 단계
    를 포함하는 방법.
  11. 제10항에 있어서, 상기 제1 메모리 장치 및 상기 제2 메모리 장치는 비휘발성 메모리 장치들인 방법.
  12. 제10항에 있어서, 상기 제1 메모리 장치 및 상기 제2 메모리 장치는 반도체 메모리 장치들인 방법.
  13. 제10항에 있어서, 상기 제3 시간 세그먼트는 상기 제2 시간 세그먼트에 후속하고 상기 제2 시간 세그먼트는 상기 제1 시간 세그먼트에 후속하는 방법.
  14. 제10항에 있어서, 공통 제어 신호를 상기 제1 메모리 장치의 제1 제어 입력에 통신하는 한편 상기 공통 제어 신호를 상기 제2 메모리 장치의 제2 제어 입력에 통신하는 단계를 더 포함하는 방법.
  15. 제10항에 있어서, 상기 제1 데이터 항목은 외부 소스로부터 발생하는 데이터의 제1 세그먼트에 대응하고 상기 제2 데이터 항목은 상기 외부 소스로부터 발생하는 데이터의 제2 세그먼트에 대응하는 방법.
  16. 데이터 워드를 기억하는 컴퓨터 구현된 방법으로서,
    메모리 제어기에서 데이터 버스로부터의 데이터 워드를 수신하는 단계;
    제1 비휘발성 메모리 장치의 한 어드레스에 상기 데이터 워드의 제1 부분을 기억시키는 단계; 및
    상기 데이터 워드의 제1 부분을 기억시키고 동시에 제2 비휘발성 메모리 장치의 상기 어드레스에 상기 데이터 워드의 제2 부분을 기억시키는 단계
    를 포함하는 방법.
  17. 제16항에 있어서, 상기 제1 비휘발성 메모리 장치 및 상기 제2 비휘발성 메모리 장치와 인터페이스된 제어 라인을 통하여 상기 제1 비휘발성 메모리 장치 및 상기 제2 비휘발성 메모리 장치에 제어 신호를 송신하는 단계를 더 포함하는 방법.
  18. 제16항에 있어서, 상기 데이터 워드의 제1 부분을 기억시키는 단계는 데이터 라인의 제1 세트를 통하여 상기 어드레스를 상기 제1 비휘발성 메모리 장치에 송신하는 단계 및 상기 데이터 라인의 제1 세트를 통하여 상기 데이터 워드의 제1 부분을 상기 제1 비휘발성 메모리 장치에 송신하는 단계를 포함하는 방법.
  19. 제18항에 있어서, 상기 데이터 워드의 제2 부분을 기억시키는 단계는 데이터 라인의 제2 세트를 통하여 상기 어드레스를 상기 제2 비휘발성 메모리 장치에 송신하는 단계 및 상기 데이터 라인의 제2 세트를 통하여 상기 데이터 워드의 제2 부분을 상기 제2 비휘발성 메모리 장치에 송신하는 단계를 포함하는 방법.
  20. 제19항에 있어서, 상기 어드레스를 상기 제1 비휘발성 메모리 장치에 송신하는 단계 및 상기 어드레스를 상기 제2 비휘발성 메모리 장치에 송신하는 단계는 동시에 수행되는 방법.
  21. 제19항에 있어서, 상기 제1 부분을 송신하는 단계 및 상기 제2 부분을 송신하는 단계는 한 공통 시간 세그먼트동안 수행되는 방법.
  22. 제19항에 있어서, 상기 데이터 버스의 데이터 전송 속도는 상기 데이터 라인의 제1 세트의 데이터 전송 속도보다 더 크며 상기 데이터 라인의 제2 세트의 데이터 전송 속도보다 더 큰 방법.
  23. 제19항에 있어서, 상기 데이터 라인의 제1 세트 및 상기 데이터 라인의 제2 세트는 함께 상기 메모리 제어기로의 패러렐 인터페이스를 포함하는 방법.
  24. 제16항에 있어서,
    상기 제1 비휘발성 메모리 장치로부터 상기 데이터 워드의 제1 부분을 검색하는 단계; 및
    상기 데이터 워드를 형성하기 위하여 상기 데이터 워드의 제1 부분을 검색하는 단계와 동시에 상기 제2 비휘발성 메모리 장치로부터 상기 데이터 워드의 제2 부분을 검색하는 단계
    를 더 포함하는 방법.
  25. 제16항에 있어서, 상기 제1 비휘발성 메모리 장치 및 상기 제2 비휘발성 메모리 장치는 반도체 메모리 장치인 방법.
  26. 제16항에 있어서, 상기 제1 비휘발성 메모리 장치 및 상기 제2 비휘발성 메모리 장치는 플래시 메모리 장치인 방법.
  27. 제26항에 있어서, 상기 플래시 메모리 장치는 NAND형 플래시 메모리 장치인 방법.
  28. 제16항에 있어서, 상기 데이터 버스는 유니버설 시리얼 버스인 방법.
  29. 제1 워드 사이즈를 갖는 데이터를 통신하도록 구성된 메모리 버스에 연결된 제어기;
    상기 제어기에 액세스 가능하고 제2 워드 사이즈를 갖는 데이터를 기억시키도록 구성되는 제1 비휘발성 메모리 장치;
    상기 제어기에 액세스 가능하고 제3 워드 사이즈를 갖는 데이터를 기억시키도록 구성되는 제2 비휘발성 메모리 장치
    를 포함하고;
    상기 제1 워드 사이즈는 상기 제2 워드 사이즈보다 더 크고 상기 제3 워드 사이즈보다 더 크며;
    상기 제1 워드 사이즈를 갖는 데이터의 워드에 대하여, 상기 제어기는 상기 데이터의 워드의 제1 부분을 상기 제1 비휘발성 메모리 장치에, 상기 데이터의 워드의 제2 부분을 상기 제2 비휘발성 메모리 장치에 동시 기억시키는 것을 개시하도록 구성되는 시스템.
  30. 제29항에 있어서, 상기 제2 워드 사이즈 및 상기 제3 워드 사이즈의 합은 상기 제1 워드 사이즈와 동일한 시스템.
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