JP3411520B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP3411520B2 JP3411520B2 JP03973999A JP3973999A JP3411520B2 JP 3411520 B2 JP3411520 B2 JP 3411520B2 JP 03973999 A JP03973999 A JP 03973999A JP 3973999 A JP3973999 A JP 3973999A JP 3411520 B2 JP3411520 B2 JP 3411520B2
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Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピュー
タ、ワークステーション等の情報処理装置に係わり、特
に、システムバスとしてアドレスとデータが多重化さ
れ、リードアクセス動作の起動サイクルと応答サイクル
が、間に別の転送を挿入することで分離が可能であるス
プリット転送プロトコルをサポートした情報処理装置、
コンピュータシステムに関する。
タ、ワークステーション等の情報処理装置に係わり、特
に、システムバスとしてアドレスとデータが多重化さ
れ、リードアクセス動作の起動サイクルと応答サイクル
が、間に別の転送を挿入することで分離が可能であるス
プリット転送プロトコルをサポートした情報処理装置、
コンピュータシステムに関する。
【０００２】
【従来の技術】上記技術分野においては従来、システム
バスとして、例えば、「Ｆｕｔｕｒｅｂｕｓ＋ Ｐ８９
６．１ Ｌｏｇｉｃａｌ Ｌａｙｅｒ Ｓｐｅｃｉｆｉｃ
ａｔｉｏｎｓ」（１９９０，ＩＥＥＥ）などのように、
リードアクセス動作の起動サイクルと応答サイクルが、
間に別の転送を挿入することで分離が可能であるスプリ
ット転送プロトコルをサポートしたバスが多く用いられ
ている。その理由としては、リードアクセス動作の起動
サイクルと応答サイクルの間に他のモジュールの転送の
挿入を可能とすることで、バスの使用効率および応答性
を向上させることが挙げられる。
バスとして、例えば、「Ｆｕｔｕｒｅｂｕｓ＋ Ｐ８９
６．１ Ｌｏｇｉｃａｌ Ｌａｙｅｒ Ｓｐｅｃｉｆｉｃ
ａｔｉｏｎｓ」（１９９０，ＩＥＥＥ）などのように、
リードアクセス動作の起動サイクルと応答サイクルが、
間に別の転送を挿入することで分離が可能であるスプリ
ット転送プロトコルをサポートしたバスが多く用いられ
ている。その理由としては、リードアクセス動作の起動
サイクルと応答サイクルの間に他のモジュールの転送の
挿入を可能とすることで、バスの使用効率および応答性
を向上させることが挙げられる。
【０００３】因みに、スプリット転送の典型的なタイミ
ング例を図１３に示して説明する。図１３は従来のスプ
リットリードアクセスタイミング例で、ＡＤＤＴ［０：
６３］は８バイト幅の多重化されたアドレス／データバ
ス、ＡＤＲＶはアドレス／データバスＡＤＤＴ［０：６
３］上に有効なアドレスが出力されていることを示すア
ドレスバリッド信号、ＤＡＴＡＶはアドレス／データバ
スＡＤＤＴ［０：６３］上に有効なデータが出力されて
いることを示すデータバリッド信号である。Ｆｕｔｕｒ
ｅｂｕｓ＋などの従来のバスでスプリットリードアクセ
スを行う場合には、まず起動元のモジュールがバス使用
権を獲得した後、アドレスバリッド信号ＡＤＲＶを有効
にし、アクセス先のアドレスをＡＤＤＴ［０：６３］で
指定する。そのとき同時に、モード指定制御信号線によ
り現在起動中のアクセスがスプリットリードアクセスで
あることをアクセス先モジュールに伝える（１３０１の
タイミング）。この後、バス使用権を放棄し、起動サイ
クルを終了する。一方、この起動を受け取ったアクセス
先のモジュールはリードデータが準備できた時点で、バ
ス使用権を獲得し、アドレスバリッド信号ＡＤＲＶを有
効にし、アクセス先のアドレスをＡＤＤＴ［０：６３］
で指定する。そのとき同時に、モード指定制御信号線に
より現在起動中の転送がスプリットリードアクセスの応
答であることを起動元モジュールに伝える（１３０２の
タイミング）。次に、データバリッド信号ＤＡＴＡＶを
有効にし、ＡＤＤＴ［０：６３］上に有効なリードデー
タを出力する。この後、アクセス先のモジュールはバス
使用権を放棄し、応答サイクルを終了する。起動元のモ
ジュールは、アクセス先のモジュールが出力するモード
指定制御信号線およびアクセス先のアドレスにより、自
分の起動したアクセスに対する応答であることを判断
し、その応答データを取り込むという一連の制御を行っ
ていた。
ング例を図１３に示して説明する。図１３は従来のスプ
リットリードアクセスタイミング例で、ＡＤＤＴ［０：
６３］は８バイト幅の多重化されたアドレス／データバ
ス、ＡＤＲＶはアドレス／データバスＡＤＤＴ［０：６
３］上に有効なアドレスが出力されていることを示すア
ドレスバリッド信号、ＤＡＴＡＶはアドレス／データバ
スＡＤＤＴ［０：６３］上に有効なデータが出力されて
いることを示すデータバリッド信号である。Ｆｕｔｕｒ
ｅｂｕｓ＋などの従来のバスでスプリットリードアクセ
スを行う場合には、まず起動元のモジュールがバス使用
権を獲得した後、アドレスバリッド信号ＡＤＲＶを有効
にし、アクセス先のアドレスをＡＤＤＴ［０：６３］で
指定する。そのとき同時に、モード指定制御信号線によ
り現在起動中のアクセスがスプリットリードアクセスで
あることをアクセス先モジュールに伝える（１３０１の
タイミング）。この後、バス使用権を放棄し、起動サイ
クルを終了する。一方、この起動を受け取ったアクセス
先のモジュールはリードデータが準備できた時点で、バ
ス使用権を獲得し、アドレスバリッド信号ＡＤＲＶを有
効にし、アクセス先のアドレスをＡＤＤＴ［０：６３］
で指定する。そのとき同時に、モード指定制御信号線に
より現在起動中の転送がスプリットリードアクセスの応
答であることを起動元モジュールに伝える（１３０２の
タイミング）。次に、データバリッド信号ＤＡＴＡＶを
有効にし、ＡＤＤＴ［０：６３］上に有効なリードデー
タを出力する。この後、アクセス先のモジュールはバス
使用権を放棄し、応答サイクルを終了する。起動元のモ
ジュールは、アクセス先のモジュールが出力するモード
指定制御信号線およびアクセス先のアドレスにより、自
分の起動したアクセスに対する応答であることを判断
し、その応答データを取り込むという一連の制御を行っ
ていた。
【０００４】
【発明が解決しようとする課題】上記従来の技術では、
スプリット転送プロトコルがプロセッサバスでサポート
され、更にプロセッサバスに階層的に接続され、入出力
装置が接続されるバスでは採用されていない。一般的
に、情報処理装置を構成するＩＯの中には、アクセス時
間の比較的早いＩＯと遅いＩＯが同じバスに接続される
ため、接続されるモジュールにより比較的アクセス時間
に差がないプロセッサバスに採用されているスプリット
転送プロトコルを単純に採用すると、各ＩＯのアクセス
時間の相違により、リードアクセスの応答の順序が保証
できないという問題がある。
スプリット転送プロトコルがプロセッサバスでサポート
され、更にプロセッサバスに階層的に接続され、入出力
装置が接続されるバスでは採用されていない。一般的
に、情報処理装置を構成するＩＯの中には、アクセス時
間の比較的早いＩＯと遅いＩＯが同じバスに接続される
ため、接続されるモジュールにより比較的アクセス時間
に差がないプロセッサバスに採用されているスプリット
転送プロトコルを単純に採用すると、各ＩＯのアクセス
時間の相違により、リードアクセスの応答の順序が保証
できないという問題がある。
【０００５】本発明の目的は、このような問題を解決
し、バスの使用効率を向上、応答時間を減少させること
により、高性能な情報処理装置を提供することにある。
し、バスの使用効率を向上、応答時間を減少させること
により、高性能な情報処理装置を提供することにある。
【０００６】より具体的には、バスアダプターを介して
階層的に接続された複数のバスの夫々がスプリット転送
プロトコルを採用することで各バスの使用効率を向上さ
せる ことが可能ならしめると共に、応答データの順序を
保証することが可能な情報処理システムを提供すること
にある。
階層的に接続された複数のバスの夫々がスプリット転送
プロトコルを採用することで各バスの使用効率を向上さ
せる ことが可能ならしめると共に、応答データの順序を
保証することが可能な情報処理システムを提供すること
にある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明は、プロセッサが接続され、スプリット転送プロ
トコルをサポートする第一のバスプロトコルで動作可能
な第一のバスと、入出力装置が接続され、スプリット転
送プロトコルをサポートする第二のバスと、第一のバス
と第二のバスとの間に設置され、第一のバスと第二のバ
スを階層的に接続するバスアダプターとを有する。この
バスアダプターは、プロセッサから入出力装置への第一
のリード要求を第一のバスを経由して受信し、受信した
第一のリード要求を入出力装置へ送信し、第一のリード
要求に応答して入出力装置から受信した第一のデータを
第一のリード要求との対応を判断してプロセッサに送信
する。
本発明は、プロセッサが接続され、スプリット転送プロ
トコルをサポートする第一のバスプロトコルで動作可能
な第一のバスと、入出力装置が接続され、スプリット転
送プロトコルをサポートする第二のバスと、第一のバス
と第二のバスとの間に設置され、第一のバスと第二のバ
スを階層的に接続するバスアダプターとを有する。この
バスアダプターは、プロセッサから入出力装置への第一
のリード要求を第一のバスを経由して受信し、受信した
第一のリード要求を入出力装置へ送信し、第一のリード
要求に応答して入出力装置から受信した第一のデータを
第一のリード要求との対応を判断してプロセッサに送信
する。
【０００８】
【作用】階層的に複数のバスを接続するバスアダプタ
は、リード要求とリード要求に対する応答を対応付ける
ことで、プロセッサは他の階層のバス上に存在するモジ
ュールに対するリード要求を発行するに際し、階層的に
接続される複数のバスのそれぞれでサポートされるスプ
リット転送プロトコルに従い、リード要求に対する入出
力装置からの応答を待つことなく、他のリード要求を発
行することができるので、バス使用効率を向上させ、情
報処理装置全体として応答時間を減少させることができ
る。
は、リード要求とリード要求に対する応答を対応付ける
ことで、プロセッサは他の階層のバス上に存在するモジ
ュールに対するリード要求を発行するに際し、階層的に
接続される複数のバスのそれぞれでサポートされるスプ
リット転送プロトコルに従い、リード要求に対する入出
力装置からの応答を待つことなく、他のリード要求を発
行することができるので、バス使用効率を向上させ、情
報処理装置全体として応答時間を減少させることができ
る。
【０００９】
【実施例】近年、小型化、低価格化のため、バスの信号
線を削減を図り、アドレスとデータを多重化したバスが
多くなってきている。この場合、図１３の従来例のよう
に、スプリットリードアクセスの応答転送時に、アクセ
ス先のアドレスを出力するサイクルを設けると、アドレ
スとデータの多重化により、アドレスサイクル分だけ余
計にバスを占有することになり、バスの使用効率低下や
応答時間の増大を招 くという問題が生じる。そこで、ま
ず、本発明において採用され、バスの使用効率向上、応
答時間の短縮を可能とするスプリット転送のプロトコル
を簡単に説明する。図１は、本発明のスプリットリード
アクセスタイミングを示す図である。本実施例において
は、アクセス先のアドレスを出力するサイクルを削除
し、それをリードデータを受取る識別子（モジュールＩ
Ｄ）で代用している。起動サイクルは図１３の従来例と
同様、まず起動元のモジュールがバス使用権を獲得した
後、アドレスバリッド信号ＡＤＲＶを有効にし、アクセ
ス先のアドレスをＡＤＤＴ［０：６３］で指定する。そ
のとき同時に、モード指定制御信号線により現在起動中
のアクセスがスプリットリードアクセスであることをア
クセス先モジュールに伝える（１０５のタイミング）。
この後、バス使用権を放棄し、起動サイクルを終了す
る。一方、この起動を受け取ったアクセス先のモジュー
ルはリードデータが準備できた時点で、バス使用権を獲
得した後、いきなりデータバリッド信号ＤＡＴＡＶを有
効にし、ＡＤＤＴ［０：６３］上に有効なリードデータ
を出力する。そのとき同時に、モード指定制御信号線に
より現在起動中の転送がスプリットリードアクセスの応
答であることを起動元モジュールに伝える（１０６のタ
イミング）。この後、アクセス先のモジュールはバス使
用権を放棄し、応答サイクルを終了する。起動元のモジ
ュールは、アクセス先のモジュールが出力するモード指
定制御信号線およびアクセス元のモジュールを表すモジ
ュールＩＤ（ＳＩＮＫＭＯＤ：スプリットリードの応答
先モジュールの識別子）により、自分の起動したアクセ
スに対する応答であることを判断し、その応答データを
取り込むという一連の制御を行う。本実施例のように、
ＳＩＮＫＭＯＤが４ビットあれば１６モジュールを指定
できる。具体的には、図２に示すように、バスに接続さ
れるバスアダプタ毎に１つずつモジュールＩＤが割り当
てられる。図２は、階層バス構造をとったシステム構成
例で、２０１、２０２は高速プロセッサバス、２０３、
２０４は高速プロセッサバスとのインタフェースを行う
バスアダプタ、２０５はシステムバス、２０６、２０
７、２０８はＩＯバスとのインタフェースを行うバスア
ダプタ、２０９、２１０、２１１はＩＯバスである。本
実施例ではバスアダプタ２０３、２０４、２０６、２０
７、２０８にそれぞれ”０”、”１”、”２”、”
３”、”４”のようにバスアダプタ毎に１つずつモジュ
ールＩＤが割り当てられている。
線を削減を図り、アドレスとデータを多重化したバスが
多くなってきている。この場合、図１３の従来例のよう
に、スプリットリードアクセスの応答転送時に、アクセ
ス先のアドレスを出力するサイクルを設けると、アドレ
スとデータの多重化により、アドレスサイクル分だけ余
計にバスを占有することになり、バスの使用効率低下や
応答時間の増大を招 くという問題が生じる。そこで、ま
ず、本発明において採用され、バスの使用効率向上、応
答時間の短縮を可能とするスプリット転送のプロトコル
を簡単に説明する。図１は、本発明のスプリットリード
アクセスタイミングを示す図である。本実施例において
は、アクセス先のアドレスを出力するサイクルを削除
し、それをリードデータを受取る識別子（モジュールＩ
Ｄ）で代用している。起動サイクルは図１３の従来例と
同様、まず起動元のモジュールがバス使用権を獲得した
後、アドレスバリッド信号ＡＤＲＶを有効にし、アクセ
ス先のアドレスをＡＤＤＴ［０：６３］で指定する。そ
のとき同時に、モード指定制御信号線により現在起動中
のアクセスがスプリットリードアクセスであることをア
クセス先モジュールに伝える（１０５のタイミング）。
この後、バス使用権を放棄し、起動サイクルを終了す
る。一方、この起動を受け取ったアクセス先のモジュー
ルはリードデータが準備できた時点で、バス使用権を獲
得した後、いきなりデータバリッド信号ＤＡＴＡＶを有
効にし、ＡＤＤＴ［０：６３］上に有効なリードデータ
を出力する。そのとき同時に、モード指定制御信号線に
より現在起動中の転送がスプリットリードアクセスの応
答であることを起動元モジュールに伝える（１０６のタ
イミング）。この後、アクセス先のモジュールはバス使
用権を放棄し、応答サイクルを終了する。起動元のモジ
ュールは、アクセス先のモジュールが出力するモード指
定制御信号線およびアクセス元のモジュールを表すモジ
ュールＩＤ（ＳＩＮＫＭＯＤ：スプリットリードの応答
先モジュールの識別子）により、自分の起動したアクセ
スに対する応答であることを判断し、その応答データを
取り込むという一連の制御を行う。本実施例のように、
ＳＩＮＫＭＯＤが４ビットあれば１６モジュールを指定
できる。具体的には、図２に示すように、バスに接続さ
れるバスアダプタ毎に１つずつモジュールＩＤが割り当
てられる。図２は、階層バス構造をとったシステム構成
例で、２０１、２０２は高速プロセッサバス、２０３、
２０４は高速プロセッサバスとのインタフェースを行う
バスアダプタ、２０５はシステムバス、２０６、２０
７、２０８はＩＯバスとのインタフェースを行うバスア
ダプタ、２０９、２１０、２１１はＩＯバスである。本
実施例ではバスアダプタ２０３、２０４、２０６、２０
７、２０８にそれぞれ”０”、”１”、”２”、”
３”、”４”のようにバスアダプタ毎に１つずつモジュ
ールＩＤが割り当てられている。
【００１０】ところで、情報処理装置の多くは、階層バ
ス構造をとったシステム構成になる。図３は、このとき
のスプリットリードアクセスのデータの流れ図を示した
図で、３０１、３０２、３０３はプロセッサ（Ｐ１、Ｐ
２、Ｐ３）、３０４はマルチプロセッサ対応のプロセッ
サバス、３０５はプロセッサバス３０４とシステムバス
３０７のインタフェースを行うバスアダプタ、３０６は
メインメモリ、３０７はシステムバス、３０８はシステ
ムバス３０７とＩＯバス３１１のインタフェースを行う
バスアダプタ、３０９はシステムバス３０７とＩＯバス
３１２のインタフェースを行うバスアダプタ、３１０は
システムバス３０７とＩＯバス３１３のインタフェース
を行うバスアダプタ、３１１、３１２、３１３はＩＯバ
ス、３１４、３１５はＩＯバス３１１上のＩＯ、３１
６、３１７は３ＩＯバス３１２上のＩＯ、３１８、３１
９はＩＯバス３１３上のＩＯである。ここで、バスアダ
プタ毎に１つずつモジュールＩＤが割り当てると、例え
ば、バスアダプタ３０５には”０”、バスアダプタ３０
８には”１”、バスアダプタ３０９には”２、”バスア
ダプタ３１０には”３”のようになる。このとき、プロ
セッサ１、プロセッサ２、プロセッサ３は独立にシステ
ムバスにつながっているＩＯに対して独立にリード要求
を発行する。このとき、図３のようなバスシステムにお
いては、モジュールＩＤを無制限にシステムバス３０７
上に発行していくと、もしアクセスしようとしているＩ
Ｏバス３１１がスプリット転送をサポートしているとア
クセス時間の早いＩＯからの応答が先に返ってくる可能
性があり、モジュールＩＤを参照しただけでは、アクセ
スの順序が保証できないという問題がある（本例では応
答サイクルのＳＩＮＫＭＯＤはすべて”０”で返ってく
る）。すなわち、他の階層のバスが上記従来のバスと同
様にスプリット転送プロトコルをサポートしていると、
応答データの順序を保証するために、１つのバスアダプ
タから１つのリード要求しか発行できなくなる。これは
特にマルチプロセッサシステムの場合などに生じる。
ス構造をとったシステム構成になる。図３は、このとき
のスプリットリードアクセスのデータの流れ図を示した
図で、３０１、３０２、３０３はプロセッサ（Ｐ１、Ｐ
２、Ｐ３）、３０４はマルチプロセッサ対応のプロセッ
サバス、３０５はプロセッサバス３０４とシステムバス
３０７のインタフェースを行うバスアダプタ、３０６は
メインメモリ、３０７はシステムバス、３０８はシステ
ムバス３０７とＩＯバス３１１のインタフェースを行う
バスアダプタ、３０９はシステムバス３０７とＩＯバス
３１２のインタフェースを行うバスアダプタ、３１０は
システムバス３０７とＩＯバス３１３のインタフェース
を行うバスアダプタ、３１１、３１２、３１３はＩＯバ
ス、３１４、３１５はＩＯバス３１１上のＩＯ、３１
６、３１７は３ＩＯバス３１２上のＩＯ、３１８、３１
９はＩＯバス３１３上のＩＯである。ここで、バスアダ
プタ毎に１つずつモジュールＩＤが割り当てると、例え
ば、バスアダプタ３０５には”０”、バスアダプタ３０
８には”１”、バスアダプタ３０９には”２、”バスア
ダプタ３１０には”３”のようになる。このとき、プロ
セッサ１、プロセッサ２、プロセッサ３は独立にシステ
ムバスにつながっているＩＯに対して独立にリード要求
を発行する。このとき、図３のようなバスシステムにお
いては、モジュールＩＤを無制限にシステムバス３０７
上に発行していくと、もしアクセスしようとしているＩ
Ｏバス３１１がスプリット転送をサポートしているとア
クセス時間の早いＩＯからの応答が先に返ってくる可能
性があり、モジュールＩＤを参照しただけでは、アクセ
スの順序が保証できないという問題がある（本例では応
答サイクルのＳＩＮＫＭＯＤはすべて”０”で返ってく
る）。すなわち、他の階層のバスが上記従来のバスと同
様にスプリット転送プロトコルをサポートしていると、
応答データの順序を保証するために、１つのバスアダプ
タから１つのリード要求しか発行できなくなる。これは
特にマルチプロセッサシステムの場合などに生じる。
【００１１】以下、本発明のスプリット転送プロトコル
を用いたマルチプロセッサシステムにおいて、それぞれ
のプロセッサが行うＩ／Ｏアクセスを連続してシステム
バス上に発行し、並列化することで、このような問題を
さらに解決する例を説明する図４は本実施例のシステム
構成のブロック図で、４０１、４０２、４０３はプロセ
ッサ（Ｐ１、Ｐ２、Ｐ３）、４０４はマルチプロセッサ
対応のプロセッサバス、４０５はプロセッサバス４０４
とシステムバス４０７のインタフェースを行うバスアダ
プタ、４０６はメインメモリ、４０７はシステムバス、
４０８はシステムバス４０７とＩＯバス４１１のインタ
フェースを行うバスアダプタ、４０９はシステムバス４
０７とＩＯバス４１２のインタフェースを行うバスアダ
プタ、４１０はシステムバス４０７とＩＯバス４１３の
インタフェースを行うバスアダプタ、４１１、４１２、
４１３はＩＯバス、４１４、４１５はＩＯバス４１１上
のＩＯ、４１６、４１７はＩＯバス４１２上のＩＯ、４
１８、４１９はＩＯバス４１３上のＩＯである。ここ
で、システムバス接続可能なバスアダプタ数を４とす
る。ただし、本発明では、モジュール識別子として、４
ビット割り付けるとする。これにより、論理的には、１
６のモジュールを識別できることになる。本発明では、
プロセッサ４０１には”０”、プロセッサ４０２には”
１”、プロセッサ４０３には”２”、メインメモリ４０
６には”３”、バスアダプタ４０８には”４”、バスア
ダプタ４０９には”５”、バスアダプタ４１０には”
６”のようにモジュールＩＤを割り振る。アダプタ４０
５は、プロセッサ４０１から４０３からのＩＯアクセス
要求を、各プロセッサ１つ以内なら並列してシステムバ
ス４０７上に発行する。
を用いたマルチプロセッサシステムにおいて、それぞれ
のプロセッサが行うＩ／Ｏアクセスを連続してシステム
バス上に発行し、並列化することで、このような問題を
さらに解決する例を説明する図４は本実施例のシステム
構成のブロック図で、４０１、４０２、４０３はプロセ
ッサ（Ｐ１、Ｐ２、Ｐ３）、４０４はマルチプロセッサ
対応のプロセッサバス、４０５はプロセッサバス４０４
とシステムバス４０７のインタフェースを行うバスアダ
プタ、４０６はメインメモリ、４０７はシステムバス、
４０８はシステムバス４０７とＩＯバス４１１のインタ
フェースを行うバスアダプタ、４０９はシステムバス４
０７とＩＯバス４１２のインタフェースを行うバスアダ
プタ、４１０はシステムバス４０７とＩＯバス４１３の
インタフェースを行うバスアダプタ、４１１、４１２、
４１３はＩＯバス、４１４、４１５はＩＯバス４１１上
のＩＯ、４１６、４１７はＩＯバス４１２上のＩＯ、４
１８、４１９はＩＯバス４１３上のＩＯである。ここ
で、システムバス接続可能なバスアダプタ数を４とす
る。ただし、本発明では、モジュール識別子として、４
ビット割り付けるとする。これにより、論理的には、１
６のモジュールを識別できることになる。本発明では、
プロセッサ４０１には”０”、プロセッサ４０２には”
１”、プロセッサ４０３には”２”、メインメモリ４０
６には”３”、バスアダプタ４０８には”４”、バスア
ダプタ４０９には”５”、バスアダプタ４１０には”
６”のようにモジュールＩＤを割り振る。アダプタ４０
５は、プロセッサ４０１から４０３からのＩＯアクセス
要求を、各プロセッサ１つ以内なら並列してシステムバ
ス４０７上に発行する。
【００１２】図５は、図４のシステム構成でのアクセス
タイムチャートを示すもので、プロセッサ４０１から４
０３からのアクセス先がすべてモジュール４０８とし、
プロセッサ４０１から４０３からのアクセス先のＩＯの
アクセスタイムがそれぞれ１２、９、６サイクルである
と仮定したときのものである。サイクル５０１はリード
の起動サイクルで、バスマスタはバスアダプタ４０５、
リードデータの応答先であるＳＩＮＫＭＯＤは”０”
（起動元はプロセッサ４０１であることを示す）を示し
ている。サイクル５０２はリードの起動サイクルで、バ
スマスタはバスアダプタ５、リードデータの応答先であ
るＳＩＮＫＭＯＤは”１”（起動元はプロセッサ４０２
であることを示す）を示している。
タイムチャートを示すもので、プロセッサ４０１から４
０３からのアクセス先がすべてモジュール４０８とし、
プロセッサ４０１から４０３からのアクセス先のＩＯの
アクセスタイムがそれぞれ１２、９、６サイクルである
と仮定したときのものである。サイクル５０１はリード
の起動サイクルで、バスマスタはバスアダプタ４０５、
リードデータの応答先であるＳＩＮＫＭＯＤは”０”
（起動元はプロセッサ４０１であることを示す）を示し
ている。サイクル５０２はリードの起動サイクルで、バ
スマスタはバスアダプタ５、リードデータの応答先であ
るＳＩＮＫＭＯＤは”１”（起動元はプロセッサ４０２
であることを示す）を示している。
【００１３】サイクル５０３はリードの起動サイクル
で、バスマスタはバスアダプタ４０５、リードデータの
応答先であるＳＩＮＫＭＯＤは”２”（起動元はプロセ
ッサ４０３であることを示す）を示している。サイクル
５０４はリードの応答サイクルで、バスマスタはバスア
ダプタ４０８、リードデータの応答先であるＳＩＮＫＭ
ＯＤは”２”を示している。このとき、バスアダプタ４
０５はＳＩＮＫＭＯＤの”２”をみて、取り込んだデー
タをプロセッサ４０３に返すような制御を行う。このと
きのデータの流れを図８に示す。
で、バスマスタはバスアダプタ４０５、リードデータの
応答先であるＳＩＮＫＭＯＤは”２”（起動元はプロセ
ッサ４０３であることを示す）を示している。サイクル
５０４はリードの応答サイクルで、バスマスタはバスア
ダプタ４０８、リードデータの応答先であるＳＩＮＫＭ
ＯＤは”２”を示している。このとき、バスアダプタ４
０５はＳＩＮＫＭＯＤの”２”をみて、取り込んだデー
タをプロセッサ４０３に返すような制御を行う。このと
きのデータの流れを図８に示す。
【００１４】サイクル５０５はリードの応答サイクル
で、バスマスタはバスアダプタ４０８、リードデータの
応答先であるＳＩＮＫＭＯＤは”１”を示している。こ
のとき、バスアダプタ４０５はＳＩＮＫＭＯＤの”１”
をみて、取り込んだデータをプロセッサ４０２に返すよ
うな制御を行う。このときのデータの流れを図７に示
す。
で、バスマスタはバスアダプタ４０８、リードデータの
応答先であるＳＩＮＫＭＯＤは”１”を示している。こ
のとき、バスアダプタ４０５はＳＩＮＫＭＯＤの”１”
をみて、取り込んだデータをプロセッサ４０２に返すよ
うな制御を行う。このときのデータの流れを図７に示
す。
【００１５】サイクル５０６はリードの応答サイクル
で、バスマスタはバスアダプタ４０８、リードデータの
応答先であるＳＩＮＫＭＯＤは”０”を示している。こ
のとき、バスアダプタ４０５はＳＩＮＫＭＯＤの”０”
をみて、取り込んだデータをプロセッサ４０１に返すよ
うな制御を行う。このときのデータの流れを図６に示
す。
で、バスマスタはバスアダプタ４０８、リードデータの
応答先であるＳＩＮＫＭＯＤは”０”を示している。こ
のとき、バスアダプタ４０５はＳＩＮＫＭＯＤの”０”
をみて、取り込んだデータをプロセッサ４０１に返すよ
うな制御を行う。このときのデータの流れを図６に示
す。
【００１６】また、メインメモリにモジュールＩＤを割
り振れば、ＤＭＡ（ダイレクトメモリアクセス）の指定
も容易になる（図９）。
り振れば、ＤＭＡ（ダイレクトメモリアクセス）の指定
も容易になる（図９）。
【００１７】ここで本発明のスプリットリード競合時の
サイクル数を図１０に示す。（ａ）はシステムバスがス
プリット転送をサポートしていない場合のサイクル数、
（ｂ）はシステムバスがスプリット転送プロトコルを用
いた場合のサイクル数である。１００１、１００７はプ
ロセッサ１のＩＯアクセスの起動サイクル、１００２、
１００８はプロセッサ１のＩＯアクセスの応答サイク
ル、１００３、１００９はプロセッサ１のＩＯアクセス
の起動サイクル、１００４、１０１０はプロセッサ１の
ＩＯアクセスの応答サイクル、１００５、１０１１はプ
ロセッサ１のＩＯアクセスの起動サイクル、１００６、
１０１２はプロセッサ１のＩＯアクセスの応答サイクル
である。このように、図１０上図のように、同一アダプ
タからの複数リードの起動が許さないと、すべてのリー
ドアクセスがシリアライズされ、合計２７サイクルかか
る。一方、図１０下図のように、並列起動が行えば、１
２サイクルとなり、リードアクセスの応答性がさらに向
上する。
サイクル数を図１０に示す。（ａ）はシステムバスがス
プリット転送をサポートしていない場合のサイクル数、
（ｂ）はシステムバスがスプリット転送プロトコルを用
いた場合のサイクル数である。１００１、１００７はプ
ロセッサ１のＩＯアクセスの起動サイクル、１００２、
１００８はプロセッサ１のＩＯアクセスの応答サイク
ル、１００３、１００９はプロセッサ１のＩＯアクセス
の起動サイクル、１００４、１０１０はプロセッサ１の
ＩＯアクセスの応答サイクル、１００５、１０１１はプ
ロセッサ１のＩＯアクセスの起動サイクル、１００６、
１０１２はプロセッサ１のＩＯアクセスの応答サイクル
である。このように、図１０上図のように、同一アダプ
タからの複数リードの起動が許さないと、すべてのリー
ドアクセスがシリアライズされ、合計２７サイクルかか
る。一方、図１０下図のように、並列起動が行えば、１
２サイクルとなり、リードアクセスの応答性がさらに向
上する。
【００１８】ところで、上記実施例の説明においては、
スプリットリードアクセスの応答先をＳＩＮＫＭＯＤと
いう識別子で示したが、他の実施例として、スプリット
リードアクセスの応答元の識別子を本発明の応答先と同
様に指定できるようにすると、応答先の識別子（ＳＩＮ
ＫＭＯＤ）が同一であっても識別子の異なる複数の応答
元に対して、同時にスプリットリード要求を発行するこ
とも可能となる。その場合の応答元識別子は、図１１、
図１２に示すように、ＩＯ４１４、ＩＯ４１５にそれぞ
れモジュールＩＤ”７”、”８”を割付け、その応答元
識別子の情報により、バスアダプタ４０５が順序保証を
する制御を行えば良い。
スプリットリードアクセスの応答先をＳＩＮＫＭＯＤと
いう識別子で示したが、他の実施例として、スプリット
リードアクセスの応答元の識別子を本発明の応答先と同
様に指定できるようにすると、応答先の識別子（ＳＩＮ
ＫＭＯＤ）が同一であっても識別子の異なる複数の応答
元に対して、同時にスプリットリード要求を発行するこ
とも可能となる。その場合の応答元識別子は、図１１、
図１２に示すように、ＩＯ４１４、ＩＯ４１５にそれぞ
れモジュールＩＤ”７”、”８”を割付け、その応答元
識別子の情報により、バスアダプタ４０５が順序保証を
する制御を行えば良い。
【００１９】マルチプロセッサシステム等においても、
それぞれのプロセッサが行うＩ／Ｏアクセスを少ないピ
ン数で同様に処理できる。また、本発明によれば、転送
時に指定するモジュールＩＤは、物理的なアダプタと全
く切り離して設定することができるため、必要度の高い
モジュールに集中的にモジュールＩＤを割り当てること
ができ、システムに対応できる柔軟性を高めるという効
果がある。
それぞれのプロセッサが行うＩ／Ｏアクセスを少ないピ
ン数で同様に処理できる。また、本発明によれば、転送
時に指定するモジュールＩＤは、物理的なアダプタと全
く切り離して設定することができるため、必要度の高い
モジュールに集中的にモジュールＩＤを割り当てること
ができ、システムに対応できる柔軟性を高めるという効
果がある。
【００２０】
【発明の効果】本発明によれば、それぞれのモジュール
が行うアクセスを、アクセスの順序が保証をしながら、
連続してシステムバス上に発行し、並列処理することが
でき、システムバスのアクセスの応答時間の低減が図れ
るという効果がある。
が行うアクセスを、アクセスの順序が保証をしながら、
連続してシステムバス上に発行し、並列処理することが
でき、システムバスのアクセスの応答時間の低減が図れ
るという効果がある。
【図１】本発明の第１の実施例のバスプロトコルによる
スプリットリードアクセスのデータの流れ図。
スプリットリードアクセスのデータの流れ図。
【図２】階層バスシステムの構成例。
【図３】第１の実施例をそのまま階層バスシステムに用
いたときのバスプロトコルによるスプリットリードアク
セスのデータの流れ図。
いたときのバスプロトコルによるスプリットリードアク
セスのデータの流れ図。
【図４】本発明の第２の実施例のシステム構成のブロッ
ク図。
ク図。
【図５】本発明の第２の実施例のスプリットリードアク
セス競合タイムチャート。
セス競合タイムチャート。
【図６】本発明の第２の実施例のデータの流れ図２
１）。
１）。
【図７】本発明の第２の実施例のデータの流れ図２
２）。
２）。
【図８】本発明の第２の実施例のデータの流れ図２
３）。
３）。
【図９】本発明の第２の実施例のデータの流れ図２
４）。
４）。
【図１０】スプリットリード競合時のサイクル数を示す
図。
図。
【図１１】本発明の第３の実施例のデータの流れ図３
１）。
１）。
【図１２】本発明の第３の実施例のデータの流れ図３
２）。
２）。
【図１３】従来のバスプロトコルによるスプリットリー
ドアクセスのデータの流れ図。
ドアクセスのデータの流れ図。
【符号の説明】
４０１，４０２，４０３…プロセッサ、４０４…プロセ
ッサバス、４０５…バスアダプタ、４０６…メインメモ
リ４０７…システムバス、４０８，４０９，４１０…バ
スアダプタ、４１１，４１２，４１３…ＩＯバス、４１
４，４１５…ＩＯバス１１上のＩＯ、４１６、４１７…
ＩＯバス１２上のＩＯ、４１８、４１９…ＩＯバス１３
上のＩＯ。
ッサバス、４０５…バスアダプタ、４０６…メインメモ
リ４０７…システムバス、４０８，４０９，４１０…バ
スアダプタ、４１１，４１２，４１３…ＩＯバス、４１
４，４１５…ＩＯバス１１上のＩＯ、４１６、４１７…
ＩＯバス１２上のＩＯ、４１８、４１９…ＩＯバス１３
上のＩＯ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 岡澤 宏一
神奈川県横浜市戸塚区吉田町292番地株
式会社日立製作所マイクロエレクトロニ
クス機器開発研究所内
(72)発明者 源馬 英明
神奈川県海老名市下今泉810番地株式会
社日立製作所オフィスシステム設計開発
センタ内
(72)発明者 持田 哲也
神奈川県横浜市戸塚区吉田町292番地株
式会社日立製作所マイクロエレクトロニ
クス機器開発研究所内
(72)発明者 林 剛久
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(56)参考文献 特開 平３−278156（ＪＰ，Ａ)
特開 平１−161461（ＪＰ，Ａ)
特開 平３−102558（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/36
Claims (8)
- 【請求項１】情報処理を実行する情報処理装置であっ
て、 プロセッサと、 前記プロセッサが接続され、第１のスプリット転送プロ
トコルをサポートする第１のバスと、 入出力装置と、 該入出力装置が接続され、第２のスプリット転送プロト
コルをサポートし、前記第１のバスとは転送速度が異な
る第２のバスと、 前記第１のバスと前記第２のバスとの間に設けられ、前
記第１のバスと前記第２のバスのインターフェースを行
うバスアダプターとを有し、 前記バスアダプターは、 前記プロセッサから前記入出力装置への第１のリード要
求を前記第１のバスを経由して受信し、前記受信した第
１のリード要求を前記第２のバスを介して前記入出力装
置へ送信し、前記第１のリード要求に応答して前記入出
力装置から前記第２のバスを介して受信した第１のデー
タを前記第１のリード要求に対する応答データとして前
記プロセッサに送信し、前記プロセッサから前記入出力装置への第２のリード要
求を、前記第１のデータが前記第２のバスを介して前記
入出力装置から送信される前に、前記第２のバスを介し
て前記入出力装置へ送信する よう制御することを特徴と
する情報処理装置。 - 【請求項２】請求項１記載の情報処理装置であって、 更に前記バスアダプターに接続された第３のバスと、 該第３のバスに接続された主メモリを有することを特徴
とする情報処理装置。 - 【請求項３】請求項１記載の情報処理装置であって、 前記第１のリード要求は、前記第１のバス、前記バスア
ダプター、前記第２のバスを介して前記入出力装置へ転
送され、前記第１のデータが前記第２のバスを 介して前
記バスアダプターに送信される前に、前記第２のリード
要求が前記第１のバス、前記バスアダプター、前記第２
のバスを介して前記入出力装置へ転送されることを特徴
とする情報処理装置。 - 【請求項４】情報処理を実行する情報処理装置であっ
て、 入出力装置と、 該入出力装置が接続され、スプリット転送プロトコルを
サポートするシステムバスと、 前記入出力装置へのリード要求を発行するプロセッサ
と、 前記プロセッサが接続され、スプリット転送プロトコル
をサポートするプロセッサバスと、 前記プロセッサバスと前記システムバスとの間に設けら
れ、前記プロセッサバスと前記システムバスのインター
フェースを行うバスアダプターとを有し、 前記バスアダプターは、 前記プロセッサバスからリード要求を受信し、前記シス
テムバスのバス使用権を獲得して前記受信したリード要
求を前記入出力装置へ送信した後、当該システムバスを
開放して前記システムバスへの他のバスアクセスを可能
とし、 前記入出力装置から前記リード要求に対する応答データ
を受け取り、前記プロセッサバスのバス使用権を獲得し
て、前記応答データを前記プロセッサに送信することを
特徴とする情報処理装置。 - 【請求項５】情報処理を実行する情報処理装置であっ
て、 プロセッサと、 前記プロセッサが接続され、スプリット転送プロトコル
をサポートするプロセッサバスと、 入出力装置と、 該入出力装置が接続され、スプリット転送プロトコルを
サポートするシステムバスと、 前記プロセッサバスと前記システムバスとの間に設けら
れ、前記プロセッサバ スと前記システムバスのインター
フェースを行うバスアダプターとを有し、前記プロセッ
サは 前記プロセッサバスのバス使用権を獲得し、前記入出力
装置への第１のリード要求を発行した後に、該第１のバ
スのバス使用権を放棄し、前記バスアダプターは 第１のリード要求を前記第１のバスを経由して受信し、
前記第２のバスのバス使用権を獲得して前記受信した第
１のリード要求を前記第２のバスを介して前記入出力装
置へ送信して前記第２のバスのバス使用権を放棄し、前
記入出力装置は 前記第２のバスのバス使用権を取得し、前記第１のリー
ド要求に対する応答データを出力し、前記バスアダプタ
ーは 前記入出力装置から前記第１のデータを受け取り前記第
１のバスのバス使用権を獲得し、前記第１のデータを前
記第１のリード要求に対する応答データとして該第１の
データを前記プロセッサに送信することを特徴とする情
報処理装置。 - 【請求項６】プロセッサと、前記プロセッサが接続され
るプロセッサバスと、入出力装置と、前記入出力装置が
接続されるシステムバスと、前記プロセッサバスと前記
システムバスと接続するバスアダプターとを備える情報
処理装置であって、前記プロセッサは 前記プロセッサバスのバス使用権を獲得し、前記入出力
装置への第１のリード要求を発行した後に、該第１のバ
スのバス使用権を放棄し、前記バスアダプターは 第１のリード要求を前記第１のバスを経由して受信し、
前記第２のバスのバス使用権を獲得して前記受信した第
１のリード要求を前記第２のバスを介して前記入出力装
置へ送信して前記第２のバスのバス使用権を放棄し、前
記入出力装置は 前記第２のバスのバス使用権を取得し、前記第１のリー
ド要求に対する応答デ ータを出力し、前記バスアダプタ
ーは 前記入出力装置から前記第１のデータを受け取り前記第
１のバスのバス使用権を獲得し、前記第１のデータを前
記第１のリード要求に対する応答データとして該第１の
データを前記プロセッサに送信することを特徴とする情
報処理装置。 - 【請求項７】プロセッサと、前記プロセッサが接続され
るプロセッサバスと、入出力装置と、前記入出力装置が
接続されるシステムバスと、前記プロセッサバスと前記
システムバスと接続するバスアダプターとを備える情報
処理装置であって、前記プロセッサは、 前記プロセッサバスのバス使用権を獲得し、前記入出力
装置への第１のリード要求を発行した後に、該プロセッ
サバスのバス使用権を放棄し、前記バスアダプターは、 第１のリード要求を前記プロセッサバスを経由して受信
し、前記システムバスのバス使用権を獲得して前記受信
した第１のリード要求を前記入出力装置へ送信し、前記
システムバスのバス使用権を放棄して他のバスアクセス
を可能とし、前記入出力装置から前記第１のリード要求
に対する応答データとして第１のデータを受け取り、前
記プロセッサバスのバス使用権を獲得して、前記第１の
データを前記第１のリード要求に対する応答データとし
て前記プロセッサに送信することを特徴とする情報処理
装置。 - 【請求項８】情報処理を実行する情報処理装置であっ
て、 入出力装置と、 該入出力装置が接続され、スプリット転送プロトコルを
サポートするシステムバスと、 前記入出力装置へのリード要求を発行するプロセッサ
と、 前記プロセッサが接続され、スプリット転送プロトコル
をサポートするプロセッサバスと、 前記プロセッサバスと前記システムバスとの間に設けら
れ、前記プロセッサバスと前記システムバスのインター
フェースを行うバスアダプターとを有し、 前記バスアダプターは、 前記プロセッサバスからリード要求を受信し、前記シス
テムバスのバス使用権を獲得して前記受信したリード要
求を前記入出力装置へ送信した後、当該システムバスの
バス使用権を放棄し、 前記入出力装置から前記リード要求に対する応答データ
を受け取り、前記プロセッサバスのバス使用権を獲得し
て、前記応答データを前記プロセッサに送信することを
特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03973999A JP3411520B2 (ja) | 1999-02-18 | 1999-02-18 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03973999A JP3411520B2 (ja) | 1999-02-18 | 1999-02-18 | 情報処理装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03042892A Division JP3411300B2 (ja) | 1992-02-18 | 1992-02-18 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11272605A JPH11272605A (ja) | 1999-10-08 |
| JP3411520B2 true JP3411520B2 (ja) | 2003-06-03 |
Family
ID=12561346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03973999A Expired - Lifetime JP3411520B2 (ja) | 1999-02-18 | 1999-02-18 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3411520B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100513509B1 (ko) * | 2002-09-30 | 2005-09-07 | 현대자동차주식회사 | 차량통합 표시장치에서 에치 엠 아이의 메시지 전달장치및 방법 |
| JP6069031B2 (ja) | 2013-03-04 | 2017-01-25 | 株式会社日立製作所 | 計算機及びメモリ管理方法 |
-
1999
- 1999-02-18 JP JP03973999A patent/JP3411520B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11272605A (ja) | 1999-10-08 |
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