JP2003114869A - バス制御方式及びコンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】ワークステション等のシステムバスにおいて、
同一のアダプタから特定のアダプタに対して、複数のス
プリットリード要求を同時に発行できる手段を設け、バ
スの処理性能を向上させる。 【構成】バスのプロトコルとして、一つのバスアダプタ
４０５，４０８，４０９，４１０に論理的に複数のモジ
ュールＩＤを割り振るとともに、応答サイクルのモジュ
ールＩＤ情報により、起動元のバスアダプタ４０５がリ
ードデータの順序保証を行う。 【効果】同一のアダプタからのリードアクセスの並列処
理が可能となるので、システムバスアクセスの応答時間
の向上が図れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ、ワークステーション等の情報処理装置に係わり、特
に、システムバスとしてアドレスとデータが多重化さ
れ、リードアクセス動作の起動サイクルと応答サイクル
が、間に別の転送を挿入することで分離が可能であるス
プリット転送プロトコルをサポートしたバス制御方式、
および、これを用いたコンピュータシステムに関する。

【０００２】

【従来の技術】上記技術分野においては従来、システム
バスとして、例えば、「Ｆｕｔｕｒｅｂｕｓ＋ Ｐ８９
６．１ Ｌｏｇｉｃａｌ Ｌａｙｅｒ Ｓｐｅｃｉｆｉ
ｃａｔｉｏｎｓ」（１９９０，ＩＥＥＥ）などのよう
に、リードアクセス動作の起動サイクルと応答サイクル
が、間に別の転送を挿入することで分離が可能であるス
プリット転送プロトコルをサポートしたバスが多く用い
られている。その理由としては、リードアクセス動作の
起動サイクルと応答サイクルの間に他のモジュールの転
送の挿入を可能とすることで、バスの使用効率および応
答性を向上させることが挙げられる。スプリット転送の
典型的なタイミング例を図１３に示す。図１３は従来の
スプリットリードアクセスタイミング例で、ＡＤＤＴ
［０：６３］は８バイト幅の多重化されたアドレス／デ
ータバス、ＡＤＲＶはアドレス／データバスＡＤＤＴ
［０：６３］上に有効なアドレスが出力されていること
を示すアドレスバリッド信号、ＤＡＴＡＶはアドレス／
データバスＡＤＤＴ［０：６３］上に有効なデータが出
力されていることを示すデータバリッド信号である。Ｆ
ｕｔｕｒｅｂｕｓ＋などの従来のバスでスプリットリー
ドアクセスを行う場合には、まず起動元のモジュールが
バス使用権を獲得した後、アドレスバリッド信号ＡＤＲ
Ｖを有効にし、アクセス先のアドレスをＡＤＤＴ［０：
６３］で指定する。そのとき同時に、モード指定制御信
号線により現在起動中のアクセスがスプリットリードア
クセスであることをアクセス先モジュールに伝える（１
３０１のタイミング）。この後、バス使用権を放棄し、
起動サイクルを終了する。一方、この起動を受け取った
アクセス先のモジュールはリードデータが準備できた時
点で、バス使用権を獲得し、アドレスバリッド信号ＡＤ
ＲＶを有効にし、アクセス先のアドレスをＡＤＤＴ
［０：６３］で指定する。そのとき同時に、モード指定
制御信号線により現在起動中の転送がスプリットリード
アクセスの応答であることを起動元モジュールに伝える
（１３０２のタイミング）。次に、データバリッド信号
ＤＡＴＡＶを有効にし、ＡＤＤＴ［０：６３］上に有効
なリードデータを出力する。この後、アクセス先のモジ
ュールはバス使用権を放棄し、応答サイクルを終了す
る。起動元のモジュールは、アクセス先のモジュールが
出力するモード指定制御信号線およびアクセス先のアド
レスにより、自分の起動したアクセスに対する応答であ
ることを判断し、その応答データを取り込むという一連
の制御を行っていた。

【０００３】

【発明が解決しようとする課題】近年、小型化、低価格
化のため、バスの信号線を削減を図り、アドレスとデー
タを多重化したバスが多くなってきている。この場合、
図１３の従来例のように、スプリットリードアクセスの
応答転送時に、アクセス先のアドレスを出力するサイク
ルを設けると、アドレスとデータの多重化により、アド
レスサイクル分だけ余計にバスを占有することになり、
バスの使用効率低下や応答時間の増大を招くという問題
が生じる。

【０００４】本発明の目的は、このような問題を解決
し、バスの使用効率を向上、応答時間を減少させること
により、高性能なバス制御方式を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
本発明は、バスに接続できる各モジュールにモジュール
ＩＤを指定する手段を設ける。さらに、少なくとも２つ
以上階層的に接続した複数バス構造のシステムにおいて
は、モジュールＩＤを他の階層のバス上に存在する個々
のモジュールに対しても割り付ける。そして、他の階層
のバス上に存在するモジュールからのアクセスをシステ
ムバス上に流す場合、インタフェースをとるアダプタ
に、そのモジュールに対して割り付けられたシステムバ
ス上のモジュールＩＤを付加してリードアクセスの起動
をかける手段を設ける。一方、起動をかけたモジュール
が応答を受け取る場合、付加されたモジュールＩＤに従
い、他の階層のバス上に存在するモジュールにさかのぼ
って応答を返す手段を設ける。

【０００６】

【作用】他の階層のバス上に存在する個々のモジュール
に対して割り付けられたモジュールＩＤをシステムバス
上に流すことにより、たとえシステムバスのインタフェ
ースとしては同一のアダプタであっても、システムバス
に対して異なるモジュールＩＤでリード要求を発行する
ことで、リード応答の入れ替わりも、応答サイクルのモ
ジュールＩＤによりアダプタが見分けることができる。
すなわち、マルチプロセッサシステム等において、それ
ぞれのプロセッサが行うＩ／Ｏアクセスを１つずつまで
なら並行してシステムバス上に発行することができるの
で、システムバスのアクセスの応答時間が低減される。

【０００７】

【実施例】図１は、本発明の第１の実施例におけるスプ
リットリードアクセスタイミングを示す図である。本実
施例においては、アクセス先のアドレスを出力するサイ
クルを削除し、それをリードデータを受取る識別子（モ
ジュールＩＤ）で代用している。起動サイクルは図１３
の従来例と同様、まず起動元のモジュールがバス使用権
を獲得した後、アドレスバリッド信号ＡＤＲＶを有効に
し、アクセス先のアドレスをＡＤＤＴ［０：６３］で指
定する。そのとき同時に、モード指定制御信号線により
現在起動中のアクセスがスプリットリードアクセスであ
ることをアクセス先モジュールに伝える（１０５のタイ
ミング）。この後、バス使用権を放棄し、起動サイクル
を終了する。一方、この起動を受け取ったアクセス先の
モジュールはリードデータが準備できた時点で、バス使
用権を獲得した後、いきなりデータバリッド信号ＤＡＴ
ＡＶを有効にし、ＡＤＤＴ［０：６３］上に有効なリー
ドデータを出力する。そのとき同時に、モード指定制御
信号線により現在起動中の転送がスプリットリードアク
セスの応答であることを起動元モジュールに伝える（１
０６のタイミング）。この後、アクセス先のモジュール
はバス使用権を放棄し、応答サイクルを終了する。起動
元のモジュールは、アクセス先のモジュールが出力する
モード指定制御信号線およびアクセス元のモジュールを
表すモジュールＩＤ（ＳＩＮＫＭＯＤ：スプリットリー
ドの応答先モジュールの識別子）により、自分の起動し
たアクセスに対する応答であることを判断し、その応答
データを取り込むという一連の制御を行う。本実施例の
ように、ＳＩＮＫＭＯＤが４ビットあれば１６モジュー
ルを指定できる。具体的には、図２に示すように、バス
に接続されるバスアダプタ毎に１つずつモジュールＩＤ
が割り当てられる。図２は、階層バス構造をとったシス
テム構成例で、２０１、２０２は高速プロセッサバス、
２０３、２０４は高速プロセッサバスとのインタフェー
スを行うバスアダプタ、２０５はシステムバス、２０
６、２０７、２０８はＩＯバスとのインタフェースを行
うバスアダプタ、２０９、２１０、２１１はＩＯバスで
ある。本実施例ではバスアダプタ２０３、２０４、２０
６、２０７、２０８にそれぞれ”０”、”１”、”
２”、”３”、”４”のようにバスアダプタ毎に１つず
つモジュールＩＤが割り当てられている。

【０００８】ところで、第１の実施例のような制御を行
うバスがシステムに応用されるとき、多くの場合は、階
層バス構造をとったシステム構成になる。図３は、この
ときのスプリットリードアクセスのデータの流れ図を示
した図で、３０１、３０２、３０３はプロセッサ（Ｐ
１、Ｐ２、Ｐ３）、３０４はマルチプロセッサ対応のプ
ロセッサバス、３０５はプロセッサバス３０４とシステ
ムバス３０７のインタフェースを行うバスアダプタ、３
０６はメインメモリ、３０７はシステムバス、３０８は
システムバス３０７とＩＯバス３１１のインタフェース
を行うバスアダプタ、３０９はシステムバス３０７とＩ
Ｏバス３１２のインタフェースを行うバスアダプタ、３
１０はシステムバス３０７とＩＯバス３１３のインタフ
ェースを行うバスアダプタ、３１１、３１２、３１３は
ＩＯバス、３１４、３１５はＩＯバス３１１上のＩＯ、
３１６、３１７は３ＩＯバス３１２上のＩＯ、３１８、
３１９はＩＯバス３１３上のＩＯである。ここで、バス
アダプタ毎に１つずつモジュールＩＤが割り当てると、
例えば、バスアダプタ３０５には”０”、バスアダプタ
３０８には”１”、バスアダプタ３０９には”２、”バ
スアダプタ３１０には”３”のようになる。このとき、
プロセッサ１、プロセッサ２、プロセッサ３は独立にシ
ステムバスにつながっているＩＯに対して独立にリード
要求を発行する。このとき、図３のようなバスシステム
においては、モジュールＩＤを無制限にシステムバス３
０７上に発行していくと、もしアクセスしようとしてい
るＩＯバス３１１がスプリット転送をサポートしている
とアクセス時間の早いＩＯからの応答が先に返ってくる
可能性があり、モジュールＩＤを参照しただけでは、ア
クセスの順序が保証できないという問題がある（本例で
は応答サイクルのＳＩＮＫＭＯＤはすべて”０”で返っ
てくる）。すなわち、他の階層のバスが上記従来のバス
と同様にスプリット転送プロトコルをサポートしている
と、応答データの順序を保証するために、１つのバスア
ダプタから１つのリード要求しか発行できなくなる。こ
れは特にマルチプロセッサシステムの場合などに生じ
る。

【０００９】本発明の第２の実施例は、マルチプロセッ
サシステムにおいて、それぞれのプロセッサが行うＩ／
Ｏアクセスを連続してシステムバス上に発行し、並列化
することで、このような問題をさらに解決するものであ
る。以下、本発明の第２の実施例について説明する。

【００１０】図４は本実施例のシステム構成のブロック
図で、４０１、４０２、４０３はプロセッサ（Ｐ１、Ｐ
２、Ｐ３）、４０４はマルチプロセッサ対応のプロセッ
サバス、４０５はプロセッサバス４０４とシステムバス
４０７のインタフェースを行うバスアダプタ、４０６は
メインメモリ、４０７はシステムバス、４０８はシステ
ムバス４０７とＩＯバス４１１のインタフェースを行う
バスアダプタ、４０９はシステムバス４０７とＩＯバス
４１２のインタフェースを行うバスアダプタ、４１０は
システムバス４０７とＩＯバス４１３のインタフェース
を行うバスアダプタ、４１１、４１２、４１３はＩＯバ
ス、４１４、４１５はＩＯバス４１１上のＩＯ、４１
６、４１７はＩＯバス４１２上のＩＯ、４１８、４１９
はＩＯバス４１３上のＩＯである。ここで、本実施例の
システムバス接続可能なバスアダプタ数を４とする。た
だし、本発明では、モジュール識別子として、４ビット
割り付けるとする。これにより、論理的には、１６のモ
ジュールを識別できることになる。本発明では、プロセ
ッサ４０１には”０”、プロセッサ４０２には”１”、
プロセッサ４０３には”２”、メインメモリ４０６に
は”３”、バスアダプタ４０８には”４”、バスアダプ
タ４０９には”５”、バスアダプタ４１０には”６”の
ようにモジュールＩＤを割り振る。アダプタ４０５は、
プロセッサ４０１から４０３からのＩＯアクセス要求
を、各プロセッサ１つ以内なら並列してシステムバス４
０７上に発行する。

【００１１】図５は、図４のシステム構成でのアクセス
タイムチャートを示すもので、プロセッサ４０１から４
０３からのアクセス先がすべてモジュール４０８とし、
プロセッサ４０１から４０３からのアクセス先のＩＯの
アクセスタイムがそれぞれ１２、９、６サイクルである
と仮定したときのものである。サイクル５０１はリード
の起動サイクルで、バスマスタはバスアダプタ４０５、
リードデータの応答先であるＳＩＮＫＭＯＤは”０”
（起動元はプロセッサ４０１であることを示す）を示し
ている。サイクル５０２はリードの起動サイクルで、バ
スマスタはバスアダプタ５、リードデータの応答先であ
るＳＩＮＫＭＯＤは”１”（起動元はプロセッサ４０２
であることを示す）を示している。

【００１２】サイクル５０３はリードの起動サイクル
で、バスマスタはバスアダプタ４０５、リードデータの
応答先であるＳＩＮＫＭＯＤは”２”（起動元はプロセ
ッサ４０３であることを示す）を示している。サイクル
５０４はリードの応答サイクルで、バスマスタはバスア
ダプタ４０８、リードデータの応答先であるＳＩＮＫＭ
ＯＤは”２”を示している。このとき、バスアダプタ４
０５はＳＩＮＫＭＯＤの”２”をみて、取り込んだデー
タをプロセッサ４０３に返すような制御を行う。このと
きのデータの流れを図８に示す。サイクル５０５はリー
ドの応答サイクルで、バスマスタはバスアダプタ４０
８、リードデータの応答先であるＳＩＮＫＭＯＤは”
１”を示している。このとき、バスアダプタ４０５はＳ
ＩＮＫＭＯＤの”１”をみて、取り込んだデータをプロ
セッサ４０２に返すような制御を行う。このときのデー
タの流れを図７に示す。サイクル５０６はリードの応答
サイクルで、バスマスタはバスアダプタ４０８、リード
データの応答先であるＳＩＮＫＭＯＤは”０”を示して
いる。このとき、バスアダプタ４０５はＳＩＮＫＭＯＤ
の”０”をみて、取り込んだデータをプロセッサ４０１
に返すような制御を行う。このときのデータの流れを図
６に示す。また、メインメモリにモジュールＩＤを割り
振れば、ＤＭＡ（ダイレクトメモリアクセス）の指定も
容易になる（図９）。

【００１３】ここで本発明の第１、第２の実施例による
スプリットリード競合時のサイクル数を図１０に示す。
（ａ）は第１の実施例のプロトコルを用いた場合のサイ
クル数、（ｂ）は第２の実施例のプロトコルを用いた場
合のサイクル数である。１００１、１００７はプロセッ
サ１のＩＯアクセスの起動サイクル、１００２、１００
８はプロセッサ１のＩＯアクセスの応答サイクル、１０
０３、１００９はプロセッサ１のＩＯアクセスの起動サ
イクル、１００４、１０１０はプロセッサ１のＩＯアク
セスの応答サイクル、１００５、１０１１はプロセッサ
１のＩＯアクセスの起動サイクル、１００６、１０１２
はプロセッサ１のＩＯアクセスの応答サイクルである。
このように、第１の実施例のように、同一アダプタから
の複数リードの起動が許さないと、すべてのリードアク
セスがシリアライズされ、合計２７サイクルかかる。一
方、第２の実施例のように、並列起動が行えば、１２サ
イクルとなり、リードアクセスの応答性がさらに向上す
る。

【００１４】ところで、上記第１、第２の実施例の説明
においては、スプリットリードアクセスの応答先をＳＩ
ＮＫＭＯＤという識別子で示したが、第３の実施例とし
て、スプリットリードアクセスの応答元の識別子を本発
明の応答先と同様に指定できるようにすると、応答先の
識別子（ＳＩＮＫＭＯＤ）が同一であっても識別子の異
なる複数の応答元に対して、同時にスプリットリード要
求を発行することも可能となる。その場合の応答元識別
子は、図１１、図１２に示すように、ＩＯ４１４、ＩＯ
４１５にそれぞれモジュールＩＤ”７”、”８”を割付
け、その応答元識別子の情報により、バスアダプタ４０
５が順序保証をする制御を行えば良い。

【００１５】

【発明の効果】本発明によれば、それぞれのモジュール
が行うアクセスを、アクセスの順序が保証をしながら、
連続してシステムバス上に発行し、並列処理することが
でき、システムバスのアクセスの応答時間の低減が図れ
るという効果がある。さらに、マルチプロセッサシステ
ム等においても、それぞれのプロセッサが行うＩ／Ｏア
クセスを少ないピン数で同様に処理できる。また、本発
明によれば、転送時に指定するモジュールＩＤは、物理
的なアダプタと全く切り離して設定することができるた
め、必要度の高いモジュールに集中的にモジュールＩＤ
を割り当てることができ、システムに対応できる柔軟性
を高めるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のバスプロトコルによる
スプリットリードアクセスのデータの流れ図。

【図２】階層バスシステムの構成例。

【図３】第１の実施例をそのまま階層バスシステムに用
いたときのバスプロトコルによるスプリットリードアク
セスのデータの流れ図。

【図４】本発明の第２の実施例のシステム構成のブロッ
ク図。

【図５】本発明の第２の実施例のスプリットリードアク
セス競合タイムチャート。

【図６】本発明の第２の実施例のデータの流れ図
（１）。

【図７】本発明の第２の実施例のデータの流れ図
（２）。

【図８】本発明の第２の実施例のデータの流れ図
（３）。

【図９】本発明の第２の実施例のデータの流れ図
（４）。

【図１０】スプリットリード競合時のサイクル数を示す
図。

【図１１】本発明の第３の実施例のデータの流れ図
（１）。

【図１２】本発明の第３の実施例のデータの流れ図
（２）。

【図１３】従来のバスプロトコルによるスプリットリー
ドアクセスのデータの流れ図。

【符号の説明】

４０１，４０２，４０３…プロセッサ、 ４０４…プロセッサバス、 ４０５…バスアダプタ、 ４０６…メインメモリ ４０７…システムバス、 ４０８，４０９，４１０…バスアダプタ、 ４１１，４１２，４１３…ＩＯバス、 ４１４，４１５…ＩＯバス１１上のＩＯ、 ４１６、４１７…ＩＯバス１２上のＩＯ、 ４１８、４１９…ＩＯバス１３上のＩＯ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡澤 宏一 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 源馬 英明 神奈川県海老名市下今泉810番地株式会社 日立製作所オフィスシステム設計開発セン タ内 (72)発明者 持田 哲也 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所マイクロエレクトロニクス 機器開発研究所内 (72)発明者 林 剛久 東京都国分寺市東恋ヶ窪一丁目280番地株 式会社日立製作所中央研究所内 Ｆターム(参考） 5B061 FF00 GG02 RR03

Claims (3)

【特許請求の範囲】
1. 【請求項１】情報処理装置であって、第１のモジュール
   と、前記第１のモジュールが接続され、スプリットプロ
   トコルを採用した第１の信号線と、第２のモジュール
   と、前記第２のモジュールが接続され、スプリットプロ
   トコルを採用した第２の信号線と、前記第１の信号線と
   前記第２の信号線とを階層的に接続したバスアダプター
   とを有することを特徴とする情報処理装置。
2. 【請求項２】請求項１記載の情報処理装置であって、前
   記第１のモジュールは、前記転送要求を前記第1の信号
   線、前記バスアダプターおよび前記第２の信号線を介し
   て前記第２のモジュールへデータを転送することを特徴
   とする情報処理装置。
3. 【請求項３】請求項1記載の情報処理装置であって、前
   記バスアダプターに接続された第３の信号線と前記第３
   の信号線に接続された第３のモジュールを有することを
   特徴とする情報処理装置。