JPH09191237A - 信号処理回路及び信号処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 クロック信号の各周期間でデータが変化しな
い場合等では、パイプラインを構成する各段の間に配置
されるスイッチ回路及びラッチ回路において、これ等回
路を構成するトランジスタのゲート電極の容量がクロッ
ク信号の変化に同期して充放電することを防止し、低消
費電力化を図る。 【解決手段】 イクスクルーシブＯＲ回路ＸＯＲは、前
段の論理出力値Ａと後段の論理出力値ＸＢとの一致，不
一致を検出し、一致するとき、ＮＡＮＤ回路１はクロッ
ク信号ＣＬＫを第１及び第２のスイッチ回路ＳＷ１，Ｓ
Ｗ２及びラッチ回路３に供給することを遮断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に同
期して動作する信号処理回路、例えばマイクロプロセッ
サー又はシグナルプロセッサ等の大規模集積回路におけ
る信号処理回路及び信号処理方法の改良に関し、詳しく
は、クロック信号を受けて動作するスイッチ回路やラッ
チ回路での消費電力を低減するものに関する。

【０００２】

【従来の技術】従来、半導体集積回路における信号処理
回路、特に高速に動作するデジタル信号処理回路におい
ては、信号処理のスループットを向上させる目的で、論
理回路又は演算回路を適当な複数段に分割し、その段と
段の間に各々スイッチ回路とラッチ回路とを設けて、パ
イプラインを構成している。

【０００３】前記パイプライン構成のうち、１段のみの
構成を図９に示す。同図において、ＣＬＫはクロック信
号、１００は前記クロック信号ＣＬＫを受けて反転する
インバータ回路、１０１は前記インバータ回路１００の
出力Ｑを受けて反転する他のインバータ回路である。

【０００４】また、ＳＷ１は第１のスイッチ回路であっ
て、前記両インバータ回路１００、１０１の出力Ｑ，Ｘ
Ｑを受け、図１０に示すようにクロック信号ＣＬＫの立
上りエッジでＯＮする。１０２はラッチ回路であって、
スイッチ回路１０２ａと、２個のインバータ回路１０２
ｂ，１０２ｃとから成り、前記第１のスイッチ回路ＳＷ
１のＯＮ時にデータＡを前記第１のスイッチ回路ＳＷ１
を介して受け、この受けたデータを前記第１のスイッチ
回路ＳＷ１の次のＯＦＦ時にラッチする。ＳＷ２は第２
のスイッチ回路であって、前記２つのインバータ回路１
００、１０１の出力Ｑ，ＸＱを受け、図１０に示すよう
にクロック信号ＣＬＫの立下りエッジでＯＮして、前記
ラッチ回路１０２のラッチデータＢをデータＣとして後
段に出力する。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来の信号処理回路は、次の欠点を有する。即ち、クロッ
ク信号の各周期間でデータが変化しない場合等では、パ
イプライン間のデータ転送は本来必要はない。しかし、
スイッチ回路ＳＷ１，ＳＷ２、１０２ａ及びインバータ
回路１００、１０１では、クロック信号ＣＬＫの立上り
エッジ及び立下りエッジ毎に、これ等回路を構成するト
ランジスタのゲート電極の容量は充放電される。この充
放電は、ラッチ回路１０２のラッチデータＸＢと、次に
入力されるデータＡとが同一データの場合であっても、
同様に行われるので、消費電流はその分大きい。即ち、
前記スイッチ回路ＳＷ１、ＳＷ２、１０２ａ及びインバ
ータ回路１００、１０１は、転送データの内容に関係な
く、システムクロック信号ＣＬＫに同期して必ず充放電
を繰り返すように動作するため、その分、無駄に電力を
消費している。特に、演算回路は動かないがクロック信
号だけは動いているアイドリング状態では、無駄な電力
消費量は大きい。

【０００６】本発明は前記問題点に鑑み、その目的は、
演算処理データ等の論理出力の変化時には、クロック信
号の供給を遮断できる信号処理回路及びそのような信号
処理方法を提供することにある。

【０００７】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、ラッチ機能を有する回路のラッチデー
タと、次に入力されるデータとの一致、不一致を検出
し、その検出結果に応じてクロック信号の供給を行った
り遮断する。

【０００８】即ち、請求項１記載の発明の信号処理回路
は、論理出力の伝達を許容又は遮断するスイッチ回路
と、前記論理出力をラッチする機能を有する回路とを備
えた信号処理回路において、クロック信号と、前回の論
理出力値と今回の論理出力値とを比較した比較結果信号
との論理積により、前記スイッチ回路及び前記ラッチ機
能を有する回路を制御する制御手段を備えたことを特徴
とする。

【０００９】請求項２記載の発明は、前記請求項１記載
の信号処理回路において、論理回路又は演算回路をその
処理の順序方向に複数に分割した複数の段を持ち、前記
スイッチ回路及びラッチ機能を有する回路は、前記段と
段の間に配置されて、信号を前記複数の段でパイプライ
ン処理することを特徴とする。

【００１０】請求項３記載の発明は、前記請求項２記載
の信号処理回路において、前記スイッチ回路及びラッチ
機能を有する回路は、第１のスイッチ回路と、論理出力
を前記第１のスイッチ回路を経て入力してラッチする回
路と、前記ラッチ機能を有する回路から出力される論理
出力を後段に伝達する第２のスイッチ回路とから成るこ
とを特徴とする。

【００１１】請求項４記載の発明は、前記請求項１又は
２記載の信号処理回路において、スイッチ回路及び制御
回路は、各々トランジスタより成り、前記制御回路を構
成するトランジスタの合計チャネル幅は、前記スイッチ
回路を構成するトランジスタの合計チャネル幅よりも小
さく設定されることを特徴とする。

【００１２】請求項５記載の発明は、前記請求項１又は
２記載の信号処理回路において、制御手段は、前段の論
理出力値と後段の論理出力値とが一致しないとき、クロ
ック信号を各段のスイッチ回路及びラッチ機能を有する
回路に供給し、前段の論理出力値と後段の論理出力値と
が一致するとき、前記クロック信号の各段のスイッチ回
路及びラッチ機能を有する回路への供給を遮断するもの
であることを特徴とする。

【００１３】請求項６記載の発明は、前記請求項３記載
の信号処理回路において、制御手段は、前段の論理出力
値と後段の論理出力値との一致、不一致を検出する比較
回路と、クロック信号及び前記比較回路の出力を受け、
比較回路の出力に応じて前記クロック信号を各段のスイ
ッチ回路及びラッチ機能を有する回路に供給又は遮断す
るクロック信号分配回路とから成ることを特徴とする。

【００１４】請求項７記載の発明は、前記請求項６記載
の信号処理回路において、第２のスイッチ回路及び比較
回路は、各々トランジスタより成り、前記比較回路を構
成するトランジスタの合計チャネル幅は、前記第２のス
イッチ回路を構成するトランジスタの合計チャネル幅よ
りも小さく設定されることを特徴とする。

【００１５】請求項８記載の発明は、前記請求項６又は
７記載の信号処理回路において、比較回路は、排他的Ｏ
Ｒ回路より成ることを特徴とする。

【００１６】請求項９記載の発明は、前記請求項６又は
７記載の信号処理回路において、比較回路は、排他的Ｎ
ＯＲ回路より成ることを特徴とする。

【００１７】請求項１０記載の発明は、前記請求項６又
は７記載の信号処理回路において、クロック信号分配回
路はＮＡＮＤ回路より成ることを特徴とする。

【００１８】請求項１１記載の発明は、前記請求項１、
２又は６記載の信号処理回路において、クロック信号
は、第１の差動クロック信号及び第２の差動クロック信
号より成ることを特徴とする。

【００１９】請求項１２記載の発明は、前記請求項１１
記載の信号処理回路において、第１の差動クロック信号
は、電源電位を基準とする微小振幅電圧の差動クロック
信号であり、第２の差動クロック信号は、前記第１の差
動クロック信号と同期し且つ接地電位を基準とする微小
振幅電圧の差動クロック信号であることを特徴としてい
る。

【００２０】請求項１３記載の発明は、前記請求項１２
記載の信号処理回路において、クロック信号分配回路
は、相互にドレイン電極同志が接続された第１のＰＭＯ
Ｓ型トランジスタ及び第１のＮＭＯＳ型トランジスタよ
り成るＣＭＯＳ型インバータ回路と、第２のＰＭＯＳ型
トランジスタ及び第２のＮＭＯＳ型トランジスタとから
成り、前記ＣＭＯＳ型インバータ回路は、前記第１のＰ
型及びＮ型の両ＭＯＳトランジスタのドレイン電極同志
の接続点を出力端子とし、前記第１のＰＭＯＳ型トラン
ジスタのゲート電極及びソース電極に第１の差動クロッ
ク信号が入力され、前記第１のＮＭＯＳ型トランジスタ
のゲート電極及びソース電極に第２の差動クロック信号
が入力され、前記第２のＰＭＯＳ型トランジスタは、前
記第１のＰＭＯＳ型トランジスタのドレイン電極と前記
ＣＭＯＳ型インバータ回路の出力端子間に配置され、前
記第２のＮＭＯＳ型トランジスタは、前記第１のＮＭＯ
Ｓ型トランジスタのソース電極とドレイン電極とを共通
にして並列接続され、前記第２のＰ型及びＮ型の両ＭＯ
Ｓトランジスタは、その各ゲート電極に、排他的ＮＯＲ
回路より成る比較回路の出力が入力されることを特徴と
する。

【００２１】請求項１４記載の発明の信号処理方法は、
スイッチ回路と、論理出力をラッチする機能を有する回
路とを備えた信号処理回路において、前回の論理出力値
と今回の論理出力値とを比較し、この双方の論理出力値
が一致しないとき、クロック信号を前記スイッチ回路及
びラッチ機能を有する回路に供給し、その双方の論理出
力値が一致するとき、クロック信号の前記スイッチ回路
及びラッチ機能を有する回路への供給を遮断することを
特徴とする。

【００２２】以上の構成により、請求項１ないし請求項
１４記載の信号処理回路及び信号処理方法では、前回と
今回とでデータが一致している場合には、スイッチ回路
及びラッチ機能を有する回路へのクロック信号の供給が
遮断されると共に、前回の状態が保持されるので、クロ
ック信号の周期の２倍（立下りエッジと立上りエッジ）
でスイッチ回路及びラッチ機能を有する回路が常に充放
電を繰返すことが回避される。従って、低消費電力化が
図られる。

【００２３】特に、請求項１３記載の発明の信号処理回
路では、ＣＭＯＳ型インバータ回路を構成する第１のＰ
型及びＮ型の各ＭＯＳトランジスタにおいて、そのゲー
ト電極及びソース電極に差動クロック信号が入力される
ので、その差動クロック信号の電位変化時には、その電
位変化に同期してゲート電極及びソース電極の両電位が
相互に逆方向に遷移して、カットオフするに十分な電位
差が得られる。従って、クロック信号分配回路は微小振
幅電圧の差動クロック信号を確実に受信できるので、微
小振幅電圧の第１及び第２の差動クロック信号を伝送で
き、その分、より一層に低消費電力化が図られる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基いて説明する。

【００２５】図１は本発明の第１の実施の形態の信号処
理回路を示す。同図は、論理回路又は演算回路を適当な
複数段に分割してパイプラインを構成した場合の段と段
の間の回路構成を示す。

【００２６】同図において、ＣＬＫはクロック信号、１
は前記クロック信号ＣＬＫを受けて分配するＮＡＮＤ回
路（クロック信号分配回路）、２は前記ＮＡＮＤ回路１
の出力Ｑを受けて反転するインバータ回路である。

【００２７】また、ＳＷ１は第１のスイッチ回路であっ
て、前記ＮＡＮＤ回路１及びインバータ回路２の出力
Ｑ，ＸＱを受け、図２に示すようにＮＡＮＤ回路１の出
力Ｑの立下りエッジでＯＮする。３はラッチ回路であっ
て、スイッチ回路３ａと、２個のインバータ回路３ｂ，
３ｃとから成り、前記第１のスイッチ回路ＳＷ１のＯＮ
時にデータＡを前記第１のスイッチ回路ＳＷ１を介して
受け、この受けたデータを前記第１のスイッチ回路ＳＷ
１の次のＯＦＦ時にラッチする。本実施の形態では、ラ
ッチ機能のみを持つラッチ回路３を配置したが、その
他、このラッチ機能に他の機能をも備えた回路を配置し
てもよく、本発明は要は少くともラッチ機能を持つ回路
を持つ場合に適用される。

【００２８】更に、ＳＷ２は第２のスイッチ回路であっ
て、前記ＮＡＮＤ回路１及びインバータ回路２の出力
Ｑ，ＸＱを受け、図２に示すようにＮＡＮＤ回路１の出
力Ｑの立上りエッジでＯＮして、前記ラッチ回路３のラ
ッチデータＢをデータＣとして後段に出力する。前記第
１のスイッチ回路ＳＷ１は、データＡの反転書き込み用
として、駆動能力の大きいものが使用される。また、第
２のスイッチ回路ＳＷ２は、データＣを伝送する信号線
を駆動する必要上、駆動能力の大きいものが使用され
る。

【００２９】そして、本発明の特徴として、イクスクル
ーシブＯＲ回路（比較回路）ＸＯＲが設けられる。この
イクスクルーシブＯＲ回路ＸＯＲは、前記ラッチ回路３
の両端の信号ＸＢ，Ｂ（後段の論理出力値）のノード
と、前段の信号Ａ（前段の論理出力値）のノードとに接
続されると共に、スイッチ回路４と、ＰＭＯＳ型トラン
ジスタＰＭ１と、ＮＭＯＳ型トランジスタＮＭ１とを有
して、ラッチデータＸＢと入力データＡとの一致，不一
致を演算検出し、その結果を出力する。具体的に、イク
スクルーシブＯＲ回路ＸＯＲは、ラッチデータＸＢと入
力データＡとが同じ論理電圧の場合には、出力がロウレ
ベルになり、異なる論理電圧の場合にはハイレベルにな
る。

【００３０】前記イクスクルーシブＯＲ回路ＸＯＲの２
個のトランジスタＰＭ１、ＮＭ１の合計チャネル幅Ｗ
は、前記スイッチ回路ＳＷ２を構成するトランジスタの
チャネル幅は前記合計チャネル幅Ｗよりも小さく設定さ
れる。

【００３１】前記ＮＡＮＤ回路１は、クロック信号ＣＬ
Ｋをゲーティングする共に、前記イクスクルーシブＯＲ
回路ＸＯＲの出力がフィードバックされる。

【００３２】前記イクスクルーシブＯＲ回路ＸＯＲ及び
ＮＡＮＤ回路１により、ラッチデータＸＢと入力データ
Ａとの一致，不一致を比較演算した比較結果信号と、ク
ロック信号ＣＬＫとの論理積により、出力Ｑをハイ又は
ロウに変化させて、その出力Ｑにより第１及び第２のス
イッチ回路ＳＷ１，ＳＷ２及びラッチ回路３を制御する
制御手段を構成している。

【００３３】従って、本実施の形態では、クロック信号
ＣＬＫの供給を遮断するか否かの制御が行われる。即
ち、ラッチデータＸＢと入力データＡとが同じ論理電圧
の場合には、イクスクルーシブＯＲ回路ＸＯＲの出力は
ロウになるので、ＮＡＮＤ回路の出力Ｑはハイに固定さ
れ、前記クロック信号ＣＬＫは遮断される。その結果、
クロック信号ＣＬＫの変化に拘らず、ラッチ回路３はラ
ッチデータをＸＢをそのままラッチして、その反転デー
タＢが第２のスイッチ回路ＳＷ２を経て後段に出力され
る状態が維持される。

【００３４】ここで、ＮＡＮＤ回路１の出力Ｑは、クロ
ック信号ＣＬＫの変化に拘らずハイに固定されるので、
第１及び第２のスイッチ回路ＳＷ１，ＳＷ２及びラッチ
回路３のスイッチ回路３ａの各ゲート電極の容量の充放
電は回避される。よって、低消費電力化を図ることがで
きる。

【００３５】図２は、本実施の形態の信号処理回路の動
作タイミングを示す。同図から判るように、入力データ
Ａが変化しない場合には、第１及び第２のスイッチ回路
ＳＷ１，ＳＷ２はその動作状態を保持して、データＢ，
ＸＢ，Ｃの各ノードは変化しない。

【００３６】次に、本実施の形態の信号処理回路による
低消費電力化の効果を具体的に説明する。本実施の形態
の信号処理回路では、イクスクルーシブＯＲ回路ＸＯＲ
の追加に伴い、前段の信号Ａのノードでの負荷容量の増
加は、イクスクルーシブＯＲ回路ＸＯＲを構成するスイ
ッチ回路４、２個のＭＯＳトランジスタＰＭ１、ＮＭ１
の各容量の合計値である。また、前記イクスクルーシブ
ＯＲ回路ＸＯＲが駆動すべき負荷容量は、ＮＡＮＤ回路
１の入力容量であるので、このＮＡＮＤ回路１を構成す
る２個のＭＯＳトランジスタ（図示せず）の合計ゲート
容量Ｃは、Ｃ＝１０Ｅ−１５［Ｆ］と仮定される。一
方、図９に示した従来の回路では、クロック信号ＣＬＫ
の変化により駆動される負荷容量は、第１及び第２のス
イッチ回路ＳＷ１、ＳＷ２と、ラッチ回路１０２のスイ
ッチ回路１０２ａとの合計容量である。また、前記第２
のスイッチ回路ＳＷ２が駆動すべき負荷容量は、データ
Ｃが伝送される配線の配線容量ＣＷであり、この配線容
量ＣＷは、ＣＷ＝１０Ｅ−１３［Ｆ］である。

【００３７】従って、本実施の形態の図１に示した信号
処理回路と、図９に示した従来の回路とを比較すると、
従来の第２のスイッチ回路ＳＷ２が駆動すべき配線容量
ＣＷと、本実施の形態のイクスクルーシブＯＲ回路ＸＯ
Ｒが駆動すべき負荷容量Ｃとの比は１００：１である。
駆動に要する時間（遅延時間）を両者で同一と仮定する
と、その駆動時にトランジスタから流れる電流値の比も
１００：１である。前記トランジスタの電流値はそのチ
ャネル幅に比例するので、従来の第２のスイッチ回路Ｓ
Ｗ２のチャネル幅と、本実施の形態のイクスクルーシブ
ＯＲ回路ＸＯＲの２個のＭＯＳトランジスタＰＭ１、Ｎ
Ｍ１の合計チャネル幅との比は、１００：１となる。更
に、トランジスタの容量はそのチャネル幅に比例するの
で、従来の第２のスイッチ回路ＳＷ２の容量と、本実施
の形態のイクスクルーシブＯＲ回路ＸＯＲの２個のＭＯ
ＳトランジスタＰＭ１、ＮＭ１の合計容量との比は、１
００：１となる。即ち、本実施の形態の信号処理回路で
は、イクスクルーシブＯＲ回路ＸＯＲの追加によって１
％程度の容量増加を招くが、この容量増加により、残り
９９％の容量（第１及び第２のスイッチ回路ＳＷ１、Ｓ
Ｗ２及びラッチ回路３のスイッチ回路３ａの合計容量）
の充放電を回避して、その分、消費電力の低減化が可能
である。

【００３８】例えば、イクスクルーシブＯＲ回路ＸＯＲ
を構成するトランジスタの合計チャネル幅を、従来の第
２のスイッチ回路ＳＷ２を構成するトランジスタの合計
チャネル幅の１／２以下に設定すると、消費電力は５０
％以下に低減される。本実施の形態の信号処理回路によ
る消費電力の低減効果を有効に発揮するには、図１２に
示すように、イクスクルーシブＯＲ回路ＸＯＲを構成す
るトランジスタの合計チャネル幅を、従来の第２のスイ
ッチ回路ＳＷ２を構成するトランジスタの合計チャネル
幅よりも１０％以上小さく設定することが望ましい。

【００３９】（第２の実施の形態）次に、図３を用いて
本発明の第２の実施の形態を説明する。

【００４０】本実施の形態は、クロック信号が、差動信
号、即ち、電位の遷移方向が相反する方向である２つの
信号より成り、且つその差動信号が、第１の差動クロッ
ク信号と、第２の差動クロック信号とで構成される場合
でのクロック信号分配回路の構成に特徴がある。

【００４１】図３の信号処理回路は、前記図２の構成と
はクロック信号分配回路の構成、及び比較回路の構成の
みが相違し、その他の構成は同様であるので、同一部分
には同一の符号を付してその説明を省略する。

【００４２】図３において、ＵＣＬＫ，ＵＸＣＬＫは第
１の差動クロック信号であって、図１１に示すように、
電源電位Ｖｃｃを基準とし、その差動クロック信号を構
成する一方の信号が電源電位Ｖｃｃに、その他方の信号
が電源電位よりも微小電位ｄＶ１低い電位にある２つの
信号の組合せより成る。ＬＣＬＫ，ＬＸＣＬＫは、前記
第１の差動クロック信号と同期した第２の差動クロック
信号であって、同図に示すように、接地電位Ｖｓｓを基
準とし、その差動クロック信号を構成する一方の信号が
接地電位Ｖｓｓに、その他方の信号が接地電位よりも微
小電位ｄＶ２高い電位にある２つの信号の組合せより成
る。

【００４３】また、ＸＮＯＲはイクスクルーシブＮＯＲ
回路（比較回路）であって、ラッチ回路３の両端の信号
ＸＢ，Ｂ（後段の論理出力値）のノードと、前段の信号
Ａ（前段の論理出力値）のノードとに接続されて、ラッ
チデータＸＢと入力データＡとの一致，不一致を演算検
出し、その結果ＸＮＯＲＱを出力する。１０はインバー
タ回路（クロック信号分配回路）であって、その内部構
成は後述するが、その動作を概述すると、前記第１及び
第２の差動クロック信号及び前記イクスクルーシブＮＯ
Ｒ回路ＸＮＯＲの出力信号ＸＮＯＲＱを受けて、ＣＭＯ
Ｓレベルのフル振幅（電源電位と接地電位との電位差）
のクロック信号Ｑを出力するものである。

【００４４】前記第１の差動クロック信号ＵＣＬＫ，Ｕ
ＸＣＬＫ及び第２の差動クロック信号ＬＣＬＫ，ＬＸＣ
ＬＫは、各々図４に示す第１及び第２のドライバー回路
２２，２３により発生する。即ち、同図において、第１
及び第２のドライバー回路２２，２３は、その間に配置
した抵抗Ｒにより直列接続され、この直列回路が電源電
圧Ｖｃｃと接地電位Ｖｓｓとの間に配置される。

【００４５】前記第１のドライバー回路２２は、第１の
差動クロック信号用の差動配線対２６に接続される出力
端子対２２ｍ，２２ｎと、この出力端子対に接続される
第１及び第２のプッシュプル回路２２ｘ、２２ｙとを備
える。前記第１のプッシュプル回路２２ｘは、電圧Ｖｃ
ｃの電源に接続された電源端子２２ｓに接続されると共
に、２個のＰＭＯＳ型トランジスタ２２ａ、２２ｂを有
し、そのゲート電極対には、クロック信号ＣＬＫと、そ
のクロック信号をインバータ回路２０により反転した信
号とが差動信号Ｂ，／Ｂとして入力される。このプッシ
ュプル回路２２ｘは、前記差動信号の一方Ｂが“Ｌ”レ
ベルの時には、一方のＰＭＯＳ型トランジスタ２２ｂが
ＯＮして前記電源端子２２ｓを一方の出力端子２２ｎに
接続し、前記差動信号の他方／Ｂが“Ｌ”レベルの時に
は、他方のＰＭＯＳ型トランジスタ２２ａがＯＮして前
記電源端子２２ｓを他方の出力端子２２ｍに接続する。
また、前記第２のプッシュプル回路２２ｙは、電圧ＶＵ
２を有する電源端子２２ｔに接続されると共に、２個の
ＮＭＯＳ型トランジスタ２２ｃ、２２ｄを有し、そのゲ
ート電極対には前記差動信号Ｂ，／Ｂが入力される。こ
のプッシュプル回路２２ｙは、前記差動信号の一方Ｂが
“Ｌ”レベルの時には、一方のＮＭＯＳ型トランジスタ
２２ｃがＯＮして前記電源端子２２ｔを他方の出力端子
２２ｍに接続し、前記差動信号の他方／Ｂが“Ｌ”レベ
ルの時には、他方のＮＭＯＳ型トランジスタ２２ｄがＯ
Ｎして前記電源端子２２ｔを前記一方の出力端子２２ｎ
に接続する。

【００４６】同様に、前記第２のドライバー回路２３
は、第２の差動クロック信号用の差動配線対２７に接続
される出力端子対２３ｍ，２３ｎと、この出力端子対に
接続される第１及び第２のプッシュプル回路２３ｘ、２
３ｙとを備える。この各プッシュプル回路は、前記第１
のドライバー回路２２とは異なり、ＮＭＯＳ型トランジ
スタ２３ａ〜２３ｄを備え、その各ゲート電極対に前記
差動信号Ｂ、／Ｂが入力される。また、前記第１のプッ
シュプル回路２３ｘは、電圧ＶＬ１を有する電源端子２
３ｓに接続され、前記第２のプッシュプル回路２３ｙ
は、接地端子２３ｔに接続される。この第２のドライバ
ー回路２３の動作は前記第１のドライバー回路２２と同
様である。

【００４７】前記電位ＶＵ２は、電源電圧Ｖｃｃよりも
微小電圧ｄＶ１低い第１の設定電圧であり、前記電位Ｖ
Ｌ１は接地電位Ｖｓｓよりも微小電圧ｄＶ２高い第２の
設定電圧であって、前記微小電圧ｄＶ１，ｄＶ２は、各
ドライバー回路２２，２３を構成するトランジスタの抵
抗と前記抵抗Ｒとの抵抗分圧によって決定され、前記挿
入抵抗Ｒの値を大きくするほど小さくなる。

【００４８】前記インバータ回路（クロック信号分配回
路）１０の構成を図５に示す。

【００４９】同図において、インバータ回路１０は、第
１のＰＭＯＳ型トランジスタＰ１及び第１のＮＭＯＳ型
トランジスタＮ１より成るＣＭＯＳ型インバータ回路を
備え、前記ＰＭＯＳ型トランジスタＰ１のゲート電極及
びソース電極に前記第１の差動クロック信号ＵＣＬＫ，
ＵＸＣＬＫが入力され、前記ＮＭＯＳ型トランジスタＮ
１のゲート電極及びソース電極に前記第２の差動クロッ
ク信号ＬＣＬＫ，ＬＸＣＬＫが入力される。また、前記
Ｐ型及びＮ型の両ＭＯＳトランジスタＰ１，Ｎ１の両ド
レイン電極は共通接続されて、この接続点である出力端
子に他のインバータ回路２５が接続され、このインバー
タ回路２５の出力がインバータ回路１０の出力Ｑとな
る。

【００５０】更に、前記インバータ回路１０には、第２
のＰＭＯＳ型トランジスタＰ２及び第２のＮＭＯＳ型ト
ランジスタＮ２とが備えられる。前記第２のＰＭＯＳ型
トランジスタＰ２は、そのソース電極及びドレイン電極
が各々前記第１のＰＭＯＳ型トランジスタＰ１のドレイ
ン電極と前記出力端子とに接続される。また、前記第２
のＮＭＯＳ型トランジスタＰ２は、そのソース電極及び
ドレイン電極が各々前記第１のＮＭＯＳ型トランジスタ
Ｎ１のソース電極及びドレイン電極に接続される。この
第２のＰ型及びＮ型の両ＭＯＳトランジスタＰ２，Ｎ２
は、その各ゲート電極に、イクスクルーシブＮＯＲ回路
ＸＯＲの出力ＸＮＯＲＱが入力されている。

【００５１】従って、本実施の形態の信号処理回路で
は、インバータ回路１０は次の通り動作する。即ち、差
動クロック信号に同期して転送データが変化する場合に
は、イクスクルーシブＮＯＲ回路ＸＮＯＲの出力ＸＮＯ
Ｒがロウに固定されて、インバータ回路１０の第２のＰ
ＭＯＳ型トランジスタＰ２が常時ＯＮするので、第１の
Ｐ型及びＮ型のＭＯＳトランジスタＰ１，Ｎ１より成る
ＣＭＯＳ型インバータ回路の機能を奏する。

【００５２】一方、差動クロック信号に同期して転送デ
ータが変化しない場合には、イクスクルーシブＮＯＲ回
路ＸＮＯＲの出力ＸＮＯＲがハイに固定されて、インバ
ータ回路１０の第２のＮＭＯＳ型トランジスタＮ２が常
時ＯＦＦする。その結果、インバータ回路１０の出力Ｑ
はハイに固定されて、差動クロック信号は遮断される。
よって、前記第１の実施の形態と同様に、差動クロック
信号の変化に伴う第１及び第２のスイッチ回路ＳＷ１，
ＳＷ２及びラッチ回路３のスイッチ回路３ａの各ゲート
電極の容量の充放電が回避されるので、低消費電力化を
図ることが可能になる。

【００５３】また、本実施の形態では、インバータ回路
１０の第１のＰＭＯＳ型及びＮＭＯＳ型のトランジスタ
Ｐ１，Ｎ１では、そのゲート電極及びソース電極に差動
クロック信号が入力され、その差動クロック信号の電位
変化時には、その電位変化に同期してゲート電極及びソ
ース電極の両電位が相互に逆方向に遷移するので、差動
クロック信号の振幅電圧が微小電圧であっても、この第
１のＰＭＯＳ型及びＮＭＯＳ型のトランジスタＰ１，Ｎ
１は確実にカットオフする。しかも、これ等第１のＭＯ
Ｓ型トランジスタＰ１，Ｎ１がオフする際には、負の電
圧がゲート電極とソース電極との間に印加される（つま
り、差動クロック信号の電位差分が逆バイアスされる）
ので、これ等第１のＭＯＳトランジスタＰ１，Ｎ１のし
きい値電圧を小さく設定しても、これ等第１のＭＯＳト
ランジスタＰ１，Ｎ１は確実にカットオフする。従っ
て、これ等ＭＯＳトランジスタＰ１，Ｎ１のしきい値電
圧を小さく設定した分、その駆動電流を決定する電圧
（Ｖｇ−Ｖｓ−Ｖｔ）（Ｖｇ：ゲート電極、Ｖｓ：ソー
ス電極、Ｖｔ：しきい値電圧）が大きくなって、大きな
駆動電流を流すことができ、遅延時間を縮小できる。

【００５４】尚、図６、図７及び図８は、前記した差動
クロック信号をスタティックにレシーブするレシーバー
回路を示す。図６は前記第２の差動クロック信号ＬＣＬ
Ｋ，ＬＸＣＬＫのみを入力して差動信号Ｔ１，Ｔ２を出
力するレシーバー回路を示し、図７及び図８は、前記第
１及び第２の差動クロック信号ＬＣＬＫ、ＬＸＣＬＫ、
ＵＣＬＫ、ＵＸＣＬＫを入力して差動信号Ｔ１，Ｔ２を
出力するレシーバー回路である。これ等のレシーバー回
路を小振幅の差動クロック信号のゲーティング回路に用
いることは可能である。

【００５５】

【発明の効果】以上説明したように、請求項１ないし請
求項１４記載の発明の信号処理回路及び信号処理方法に
よれば、前回と今回とでデータが一致している場合、即
ちデータの伝送が不必要な場合には、クロック信号の供
給を遮断できるので、スイッチ回路及びラッチ機能を有
する回路の容量の無駄な充放電を回避することができ、
低消費電力化を図ることができる。

【００５６】特に、請求項１３記載の発明の信号処理回
路によれば、クロック信号分配回路が微小振幅電圧の差
動クロック信号を確実に受信できるので、微小振幅電圧
の差動クロック信号を伝送でき、その分、より一層に低
消費電力化が可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の信号処理回路を示
す図である。

【図２】本発明の第１の実施の形態の信号処理回路の動
作タイミング図である。

【図３】本発明の第２の実施の形態の信号処理回路を示
す図である。

【図４】本発明の第２の実施の形態の信号処理回路にお
ける第１及び第２のドライバー回路の具体的構成を示す
図である。

【図５】インバータ回路（クロック信号分配回路）の具
体的構成を示す図である。

【図６】クロック信号のレシーバー回路を示す図であ
る。

【図７】クロック信号の他の構成のレシーバー回路を示
す図である。

【図８】クロック信号の更に他の構成のレシーバー回路
を示す図である。

【図９】従来例の信号処理回路を示す図である。

【図１０】従来例の信号処理回路の動作タイミングを示
す図である。

【図１１】本発明の第２の実施の形態における第１及び
第２の差動信号を示す波形図である。

【図１２】本発明の第１の実施の形態の信号処理回路の
イクスクルーシブＯＲ回路を構成するトランジスタの全
チャネル幅を、消費電力の低減が可能なように設定する
ための説明図である。

【符号の説明】

１ ＮＡＮＤ回路（クロック信号分配回
路） ＣＬＫ クロック信号 ＳＷ１ 第１のスイッチ回路 ＳＷ２ 第２のスイッチ回路 ３ ラッチ回路（ラッチ機能を有する回
路） ＸＯＲ イクスクルーシブＯＲ回路 ＸＮＯＲ イクスクルーシブＮＯＲ回路 １０ インバータ回路（クロック信号分配回
路） UCLK,UXCLK 第１の差動クロック信号 LCLK,LXCLK 第２の差動クロック信号 Ｐ１ 第１のＰＭＯＳ型トランジスタ Ｎ１ 第１のＮＭＯＳ型トランジスタ Ｐ２ 第２のＰＭＯＳ型トランジスタ Ｎ２ 第２のＮＭＯＳ型トランジスタ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 論理出力の伝達を許容又は遮断するスイ
   ッチ回路と、前記論理出力をラッチする機能を有する回
   路とを備えた信号処理回路において、 クロック信号と、前回の論理出力値と今回の論理出力値
   とを比較した比較結果信号との論理積により、前記スイ
   ッチ回路及び前記ラッチ機能を有する回路を制御する制
   御手段を備えたことを特徴とする信号処理回路。
2. 【請求項２】 論理回路又は演算回路をその処理の順序
   方向に複数に分割した複数の段を持ち、 前記スイッチ回路及びラッチ機能を有する回路は、前記
   段と段の間に配置されて、 信号を前記複数の段でパイプライン処理することを特徴
   とする請求項１記載の信号処理回路。
3. 【請求項３】 前記スイッチ回路及びラッチ機能を有す
   る回路は、 第１のスイッチ回路と、 論理出力を前記第１のスイッチ回路を経て入力してラッ
   チする回路と、 前記ラッチ機能を有する回路から出力される論理出力を
   後段に伝達する第２のスイッチ回路とから成ることを特
   徴とする請求項２記載の信号処理回路。
4. 【請求項４】 スイッチ回路及び制御回路は、各々トラ
   ンジスタより成り、 前記制御回路を構成するトランジスタの合計チャネル幅
   は、前記スイッチ回路を構成するトランジスタの合計チ
   ャネル幅よりも小さく設定されることを特徴とする請求
   項１又は２記載の信号処理回路。
5. 【請求項５】 制御手段は、 前段の論理出力値と後段の論理出力値とが一致しないと
   き、クロック信号を各段のスイッチ回路及びラッチ機能
   を有する回路に供給し、前段の論理出力値と後段の論理
   出力値とが一致するとき、前記クロック信号の各段のス
   イッチ回路及びラッチ機能を有する回路への供給を遮断
   するものであることを特徴とする請求項１又は２記載の
   信号処理回路。
6. 【請求項６】 制御手段は、 前段の論理出力値と後段の論理出力値との一致、不一致
   を検出する比較回路と、 クロック信号及び前記比較回
   路の出力を受け、比較回路の出力に応じて前記クロック
   信号を各段のスイッチ回路及びラッチ機能を有する回路
   に供給又は遮断するクロック信号分配回路とから成るこ
   とを特徴とする請求項３記載の信号処理回路。
7. 【請求項７】 第２のスイッチ回路及び比較回路は、各
   々トランジスタより成り、 前記比較回路を構成するトランジスタの合計チャネル幅
   は、前記第２のスイッチ回路を構成するトランジスタの
   合計チャネル幅よりも小さく設定されることを特徴とす
   る請求項６記載の信号処理回路。
8. 【請求項８】 比較回路は、排他的ＯＲ回路より成るこ
   とを特徴とする請求項６又は７記載の信号処理回路。
9. 【請求項９】 比較回路は、排他的ＮＯＲ回路より成る
   ことを特徴とする請求項６又は７記載の信号処理回路。
10. 【請求項１０】 クロック信号分配回路はＮＡＮＤ回路
    より成ることを特徴とする請求項６又は７記載の信号処
    理回路。
11. 【請求項１１】 クロック信号は、第１の差動クロック
    信号及び第２の差動クロック信号より成ることを特徴と
    する請求項１、２又は６記載の信号処理回路。
12. 【請求項１２】 第１の差動クロック信号は、電源電位
    を基準とする微小振幅電圧の差動クロック信号であり、 第２の差動クロック信号は、前記第１の差動クロック信
    号と同期し且つ接地電位を基準とする微小振幅電圧の差
    動クロック信号であることを特徴とする請求項１１記載
    の信号処理回路。
13. 【請求項１３】 クロック信号分配回路は、相互にドレ
    イン電極同志が接続された第１のＰＭＯＳ型トランジス
    タ及び第１のＮＭＯＳ型トランジスタより成るＣＭＯＳ
    型インバータ回路と、第２のＰＭＯＳ型トランジスタ及
    び第２のＮＭＯＳ型トランジスタとから成り、 前記ＣＭＯＳ型インバータ回路は、前記第１のＰ型及び
    Ｎ型の両ＭＯＳトランジスタのドレイン電極同志の接続
    点を出力端子とし、 前記第１のＰＭＯＳ型トランジスタのゲート電極及びソ
    ース電極に第１の差動クロック信号が入力され、前記第
    １のＮＭＯＳ型トランジスタのゲート電極及びソース電
    極に第２の差動クロック信号が入力され、 前記第２のＰＭＯＳ型トランジスタは、前記第１のＰＭ
    ＯＳ型トランジスタのドレイン電極と前記ＣＭＯＳ型イ
    ンバータ回路の出力端子間に配置され、 前記第２のＮＭＯＳ型トランジスタは、前記第１のＮＭ
    ＯＳ型トランジスタのソース電極とドレイン電極とを共
    通にして並列接続され、 前記第２のＰ型及びＮ型の両ＭＯＳトランジスタは、そ
    の各ゲート電極に、排他的ＮＯＲ回路より成る比較回路
    の出力が入力されることを特徴とする請求項１２記載の
    信号処理回路。
14. 【請求項１４】 スイッチ回路と、論理出力をラッチす
    る機能を有する回路とを備えた信号処理回路において、 前回の論理出力値と今回の論理出力値とを比較し、この
    双方の論理出力値が一致しないとき、クロック信号を前
    記スイッチ回路及びラッチ機能を有する回路に供給し、
    その双方の論理出力値が一致するとき、クロック信号の
    前記スイッチ回路及びラッチ機能を有する回路への供給
    を遮断することを特徴とする信号処理方法。