KR100478675B1 - 신호처리회로및신호처리방법 - Google Patents

Abstract

본 발명의 신호 처리 회로는 클록 신호의 각 주기 사이에서 데이터가 변화하지 않는 경우 등에 파이프라인을 구성하는 각 단 사이에 배치되는 스위치 회로 및 래치 회로에 있어서, 이들 회로를 구성하는 트랜지스터의 게이트 전극의 용량이 클록 신호의 변화에 동기하여 충방전하는 것을 방지하고 소비 전력을 절감하기 위한 것이다.

배타적 OR 회로(XOR)는 전단의 논리 출력값(A)과 후단의 논리 출력값(XB)의 일치, 불일치를 검출하고, 일치할 때, NAND 회로(1)는 클록 신호(CLK)를 제 1 및 제 2 스위치 회로(SW1, SW2) 및 래치 회로(3)에 공급하는 것을 차단한다.

Description

신호 처리 회로 및 신호 처리 방법{SIGNAL PROCESSING CIRCUIT, SIGNAL PROCESSING METHOD}

본 발명은 클록 신호에 동기하여 동작하는 신호 처리 회로, 예를 들면, 마이크로 프로세서 또는 시그널 프로세서 등의 대규모 집적회로에 있어서의 신호 처리 회로 및 신호 처리 방법의 개량에 관한 것으로, 특히 클록 신호를 수신하여 동작하는 스위치 회로나 래치 회로에서의 소비 전력을 저감하는 것에 관한 것이다.

종래, 반도체 집적회로에 있어서의 신호 처리 회로, 특히 고속으로 동작하는 디지털 신호 처리 회로에 있어서는 신호 처리량을 향상시킬 목적으로, 논리회로 또는 연산회로를 적당한 복수단으로 분할하여 그 단과 단 사이에 각각 스위치 회로와 래치 회로를 설치하여 파이프라인을 구성하고 있다.

상기 파이프라인 구성 중, 1단의 구성만을 제 9 도에 나타낸다. 제 9 도에서 CLK는 클록 신호, 100은 상기 클록 신호(CLK)를 수신하여 반전하는 인버터 회로, 101은 상기 인버터 회로(100)의 출력(Q)을 수신하여 반전하는 다른 인버터 회로이다.

또, SW1은 제 1 스위치 회로로서, 상기 양 인버터 회로(100, 101)로부터의 출력(Q, XQ)을 수신하여 제 10 도에 나타내는 바와 같이, 클록 신호(CLK)의 상승 에지에서 ON된다. 102는 래치 회로로서, 스위치 회로(102a)와 2개의 인버터 회로(102b, 102c)로 이루어지며, 상기 제 1 스위치 회로(SW1)가 ON일 때에 데이터(A)를 상기 제 1 스위치 회로(SW1)를 통하여 수신하고, 이 수신된 데이터를 상기 제 1 스위치 회로(SW1)의 다음 OFF시에 래치한다. SW2는 제 2 스위치 회로로서, 상기 2개의 인버터 회로(100, 101)의 출력(Q, XQ)을 수신하여 제 10 도에 나타내는 바와 같이, 클록 신호(CLK)의 하강 에지에서 ON하여, 상기 래치 회로(102)로부터 의 래치 데이터(B)를 데이터(C)로 하여 후단에 출력한다.

그러나, 상기 종래의 신호 처리 회로는 다음과 같은 결점이 있다. 즉, 클록 신호의 각 주기 사이에서 데이터가 변화하지 않는 경우 등에서는 파이프라인간의 데이터 전송은 본래 필요 없다. 그러나, 스위치 회로(SW1, SW2, 102a) 및 인버터 회로(100, 101)에서는 클록 신호(CLK)의 상승 에지 및 하강 에지 마다 이들 회로를 구성하는 트랜지스터의 게이트 전극의 용량이 충방전된다. 이 충방전은 래치 회로(102)의 래치 데이터(XB)와, 다음에 입력되는 데이터(A)가 동일 데이터인 경우라도 동일하게 실행되므로, 소비 전류는 그만큼 크다. 즉, 상기 스위치 회로(SW1, SW2, 102a) 및 인버터 회로(100, 101)는 전송 데이터의 내용에 관계없이 시스템 클록 신호(CLK)에 동기하여 반드시 충방전을 반복하도록 동작하기 때문에, 그만큼 불필요하게 전력을 소비하고 있다. 특히, 연산 회로는 작동하지 않지만, 클록 신호만큼 작동하고 있는 유휴상태에서는 불필요한 전력 소비량이 크다.

본 발명의 목적은 상술한 문제점을 해소하기 위한 것으로, 연산 처리 데이터 등의 논리 출력의 변화시에 클록 신호의 공급을 차단할 수 있는 신호 처리 회로 및 그와 같은 신호 처리 방법을 제공하는 것이다.

이상의 목적을 달성하기 위해, 본 발명에서는 래치 기능을 갖는 회로의 래치 데이터와 다음에 입력되는 데이터의 일치, 불일치를 검출하고, 그 검출 결과에 따라 클록 신호를 공급하거나 차단한다.

즉, 청구항 1에 기재한 발명의 신호 처리 회로는, 논리 출력의 전달을 허용 또는 차단하는 스위치 회로와, 상기 논리 출력을 래치하는 기능을 갖는 회로를 구비하는 신호 처리 회로에 있어서, 클록 신호와, 전회의 논리 출력값과 금회의 논리 출력값을 비교한 비교 결과 신호의 논리곱에 의해, 상기 스위치 회로 및 상기 래치 기능을 갖는 회로를 제어하는 제어 수단을 포함하고, 상기 스위치 회로 및 제어 수단은 각각 반도체형 트랜지스터로 이루어지며, 상기 제어 수단을 구성하는 반도체형 트랜지스터의 합계 채널폭은 상기 스위치 회로를 구성하는 반도체형 트랜지스터의 합계 채널폭 보다 작게 설정되는 것을 특징으로 한다.

청구항 2에 기재한 발명은 상기 청구항 1에 기재한 신호 처리 회로에 있어서, 상기 신호 처리 회로는 논리 회로 또는 연산 회로를 그 처리의 순서 방향으로 복수로 분할한 복수의 단을 포함하며, 상기 스위치 회로 및 래치 기능을 갖는 회로 및 상기 제어 수단은 상기 단과 단 사이에 배치되어, 신호를 상기 복수의 단에서 파이프라인 처리하는 것을 특징으로 한다.

청구항 3에 기재한 발명은 상기 청구항 2에 기재한 신호 처리 회로에 있어서, 상기 스위치 회로 및 래치 기능을 갖는 회로는, 제 1 스위치 회로와, 논리 출력을 상기 제 1 스위치 회로를 거쳐 입력하여 래치하는 회로와, 상기 래치 기능을 갖는 회로에서 출력되는 논리 출력을 후단에 전달하는 제 2 스위치 회로로 이루어지는 것을 특징으로 한다.

청구항 5에 기재한 발명은 상기 청구항 2에 기재한 신호 처리 회로에 있어서, 상기 제어 수단은 전단의 논리 출력값과 후단의 논리 출력값이 일치하지 않을 때, 클록 신호를 각 단의 스위치 회로 및 래치 기능을 갖는 회로에 공급하고, 전단의 논리 출력값과 후단의 논리 출력값이 일치할 때, 상기 클록 신호의 각 단의 스위치 회로 및 래치 기능을 갖는 회로의 공급을 차단하는 것을 특징으로 한다.

청구항 6에 기재한 발명은 상기 청구항 3에 기재한 신호 처리 회로에 있어서,상기 제어수단은, 전단의 논리 출력값과 후단의 논리 출력값의 일치, 불일치를 검출하는 비교 회로와, 클록 신호와 상기 비교 회로의 출력 신호를 수신하여 비교 회로의 출력에 따라 상기 클록 신호를 각 단의 스위치 회로 및 래치 기능을 갖는 회로에 공급 또는 차단하는 클록 신호 분배 회로로 이루어지는 것을 특징으로 한다.

청구항 7에 기재한 발명은 상기 청구항 6에 기재한 신호 처리 회로에 있어서, 상기 제 2 스위치 회로 및 비교 회로는 각각 반도체형 트랜지스터로 이루어지고, 상기 비교 회로를 구성하는 반도체형 트랜지스터의 합계 채널폭은 상기 제 2 스위치 회로를 구성하는 반도체형 트랜지스터의 합계 채널폭 보다 작게 설정되는 것을 특징으로 한다.

청구항 8에 기재한 발명은 상기 청구항 6 또는 7에 기재한 신호 처리 회로에 있어서, 상기 비교 회로는 배타적 OR 회로로 이루어지는 것을 특징으로 한다.

청구항 9에 기재한 발명은 상기 청구항 6 또는 7에 기재한 신호 처리 회로에 있어서, 상기 비교 회로는 배타적 NOR 회로로 이루어지는 것을 특징으로 한다.

청구항 10에 기재한 발명은 상기 청구항 6 또는 7에 기재한 신호 처리 회로에 있어서, 상기 클록 신호 분배 회로는 NAND 회로로 이루어지는 것을 특징으로 한다.

청구항 11에 기재한 발명은 상기 청구항 1, 2 또는 6에 기재한 신호 처리 회로에 있어서, 상기 클록 신호는 제 1 차동 클록 신호 및 제 2 차동 클록 신호로 이루어지는 것을 특징으로 한다.

청구항 12에 기재한 발명은 상기 청구항 11에 기재한 신호 처리 회로에 있어서, 상기 제 1 차동 클록 신호는 전원 전위를 기준으로 하는 미세 진폭 전압의 차동 클록 신호이며, 상기 제 2 차동 클록 신호는 상기 제 1 차동 클록 신호와 동기하고 또 접지 전위를 기준으로 하는 미세 진폭 전압의 차동 클록 신호인 것을 특징으로 한다.

청구항 13에 기재한 발명은 상기 청구항 12에 기재한 신호 처리 회로에 있어서, 상기 클록 신호 분배 회로는 서로 드레인 전극끼리 접속된 제 1 PMOS형 트랜지스터 및 제 1 NMOS형 트랜지스터로 이루어지는 CMOS형 인버터 회로와, 제 2 PMOS형 트랜지스터 및 제 2 NMOS형 트랜지스터로 이루어지며, 상기 CMOS형 인버터 회로는 상기 제 1 P형 및 N형의 MOS 트랜지스터의 드레인 전극끼리의 접속점을 출력 단자로 하고, 상기 제 1 PMOS형 트랜지스터의 게이트 전극 및 소스 전극에 제 1 차동 클록 신호가 입력되며, 상기 제 1 NMOS형 트랜지스터의 게이트 전극 및 소스 전극에 제 2 차동 클록 신호가 입력되고, 상기 제 2 PMOS형 트랜지스터는 상기 제 1 PMOS형 트랜지스터의 드레인 전극과 상기 CMOS형 인버터 회로의 출력 단자 사이에 배치되며, 상기 제 2 NMOS형 트랜지스터는 상기 제 1 NMOS형 트랜지스터의 소스 전극과 드레인 전극을 공통으로 하여 병렬 접속되고, 상기 제 2 P형 및 N형의 MOS 트랜지스터는 그 각 게이트 전극에 배타적 NOR 회로로 이루어지는 비교 회로의 출력이 입력되는 것을 특징으로 한다.

청구항 14에 기재한 발명의 신호 처리 방법은, 논리 출력의 전달을 허용하거나 차단하는 스위치 회로와, 논리 출력을 래치하는 기능을 갖는 회로를 구비하고, 상기 스위치 회로 및 제어 수단은 각각 반도체형 트랜지스터로 이루어지며, 상기 제어 수단을 구성하는 반도체형 트랜지스터의 합계 채널폭은 상기 스위치 회로를 구성하는 반도체형 트랜지스터의 합계 채널폭 보다 작게 설정되는 신호 처리 회로에 이용되는 신호 처리 방법에 있어서, 전회의 논리 출력값과 금회의 논리 출력값을 비교하는 단계와, 그 쌍방의 논리 출력값이 일치하지 않을 때, 클록 신호를 상기 스위치 회로 및 래치 기능을 갖는 회로에 공급하는 단계와, 그 쌍방의 논리 출력값이 일치할 때, 클록 신호의 상기 스위치 회로 및 래치 기능을 갖는 회로로의 공급을 차단하는 단계를 포함하는 것을 특징으로 한다.

이상의 구성에 의해, 청구항 1 내지 청구항 14에 기재한 신호 처리 회로 및 신호 처리 방법에서는, 전회와 금회에서 데이터가 일치하고 있는 경우에는 스위치 회로 및 래치 기능을 갖는 회로에 대한 클록 신호의 공급이 차단됨과 동시에, 전회의 상태가 유지되므로, 클록 신호의 주기의 2배(하강 에지와 상승 에지)로 스위치 회로 및 래치 기능을 갖는 회로가 항상 충방전을 반복하는 것을 피할 수 있다. 따라서, 전력소모를 상당히 줄일 수 있게 된다.

특히 청구항 13에 기재한 발명의 신호 처리 회로에서는, CMOS형 인버터 회로를 구성하는 제 1 P형 및 N형의 각 MOS 트랜지스터에 있어서, 그 게이트 전극 및 소스 전극에 차동 클록 신호가 입력되므로, 그 차동 클록 신호의 전위 변화시에는 그 전위 변화에 동기하여 게이트 전극 및 소스 전극의 양 전위가 서로 반대 방향으로 천이하여 차단하기에 충분한 전위차가 얻어진다. 따라서, 클록 신호 분배 회로는 미세 진폭 전압의 차동 클록 신호를 확실하게 수신할 수 있으므로, 미세 진폭 전압의 제 1 및 제 2 차동 클록 신호를 전송할 수 있고, 그 만큼 더 전력소모를 줄일 수 있게 된다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 명확해질 것이다.

이하 본 발명의 실시예를 도면에 기초하여 설명한다.

제 1 도는 본 발명의 제 1 실시예에 따른 신호 처리 회로도로서, 논리 회로 또는 연산 회로를 적당한 복수단으로 분할하여 파이프라인을 구성한 경우의 단과 단 사이의 회로 구성을 나타내는 것이다.

제 1 도에서, CLK는 클록 신호, 1은 상기 클록 신호(CLK)를 수신하여 분배하는 NAND 회로(클록 신호 분배 회로), 2는 상기 NAND 회로(1)의 출력(Q)을 수신하여 반전시키는 인버터 회로이다.

또, SW1은 제 1 스위치 회로로서, 상기 NAND 회로(1) 및 인버터 회로(2)의 출력(Q, XQ)을 수신하여 제 2 도에 나타내는 바와 같이, NAND 회로(1)의 출력(Q)의 하강 에지에서 ON 된다. 3은 래치 회로로서, 스위치 회로(3a)와, 2개의 인버터 회로(3b, 3c)로 이루어지며, 상기 제 1 스위치 회로(SW1)가 ON일 때 데이터(A)를 상기 제 1 스위치 회로(SW1)를 통하여 수신하고, 이 수신된 데이터를 상기 제 1 스위치 회로(SW1)의 다음의 OFF시에 래치한다. 본 실시예에서는 래치 기능만 가지는 래치 회로(3)를 이용하였으나, 그 밖에 이 래치 기능 외에 다른 기능도 포함하는 회로를 이용해도 되고, 본 발명은 요컨대 적어도 래치 기능을 가지는 회로인 경우에 적용될 수 있다.

또, SW2는 제 2 스위치 회로로서, 상기 NAND 회로(1) 및 인버터 회로(2)의 출력(Q, XQ)을 수신하여 제 2 도에 나타내는 바와 같이, NAND 회로(1)의 출력(Q)의 상승 에지에서 ON되어, 상기 래치 회로(3)의 래치 데이터(B)를 데이터(C)로 하여 후단에 출력한다. 상기 제 1 스위치 회로(SW1)는 데이터(A)의 반전 기입용으로서, 구동 능력이 큰 것이 사용된다. 또, 제 2 스위치 회로(SW2)는 데이터(C)를 전송하는 신호선을 구동할 필요성 때문에 구동 능력이 큰 것이 사용된다.

그리고 본 발명의 특징으로서, 배타적 OR 회로(비교 회로)(XOR)가 포함된다. 이 배타적 OR 회로(XOR)는 상기 래치 회로(3)의 양단의 신호(XB, B)(후단의 논리 출력값)의 노드와, 전단의 신호(A)(전단의 논리 출력값)의 노드에 접속되는 동시에, 스위치 회로(4)와, PMOS형 트랜지스터(PM1)와, NMOS형 트랜지스터(NM1)를 구비하며, 래치 데이터(XB)와 입력 데이터(A)의 일치, 불일치를 연산 검출하여, 그 결과를 출력한다. 구체적으로, 배타적 OR 회로(XOR)는 래치 데이터(XB)와 입력 데이터(A)가 같은 논리 전압인 경우에는 출력이 로우 레벨이 되고 다른 논리 전압인 경우에는 하이 레벨이 된다.

상기 배타적 OR 회로(XOR)의 2개의 트랜지스터(PM1, NM1)의 합계 채널폭(W)은 상기 스위치 회로(SW2)를 구성하는 트랜지스터의 채널폭보다도 작게 설정된다.

상기 NAND 회로(1)는 클록 신호(CLK)를 게이팅하는 동시에, 상기 배타적 OR 회로(XOR)의 출력이 피드 백된다.

상기 배타적 OR 회로(XOR) 및 NAND 회로(1)에 의해 래치 데이터(XB)와 입력 데이터(A)의 일치, 불일치를 비교 연산한 비교 결과 신호와, 클록 신호(CLK)의 논리곱에 의해 출력(Q)을 하이 또는 로우로 변화시켜서 그 출력(Q)에 의해 제 1 및 제 2 스위치 회로(SW1, SW2)와 래치 회로(3)를 제어하는 제어 수단을 구성하고 있다.

따라서, 본 실시예에서는 클록 신호(CLK)의 공급을 차단할 것인가의 여부가 제어된다. 즉, 래치 데이터(XB)와 입력 데이터(A)가 같은 논리 전압인 경우에는 배타적 OR 회로(XOR)의 출력은 로우가 되므로, NAND 회로의 출력(Q)은 하이로 고정되고, 상기 클록 신호(CLK)는 차단된다. 그 결과, 클록 신호(CLK)의 변화에관계없이 래치 회로(3)는 래치 데이터(XB)를 그대로 래치하여 그 반전 데이터(B)가 제 2 스위치 회로(SW2)를 거쳐서 후단에 출력되는 상태가 유지된다.

여기에서, NAND 회로(1)의 출력(Q)은 클록 신호(CLK)의 변화에 관계없이 하이로 고정되므로, 제 1 및 제 2 스위치 회로(SW1, SW2)와 래치 회로(3)의 스위치 회로(3a)의 각 게이트 전극의 용량이 충방전되지 않는다. 따라서, 소비 전력을 절감할 수 있다.

제 2 도는 제 1 실시예의 신호 처리 회로의 동작 타이밍도이다. 제 2 도를 통해 알 수 있는 바와 같이, 입력 데이터(A)가 변화하지 않는 경우에는 제 1 및 제 2 스위치 회로(SW1, SW2)는 그 동작 상태를 유지하여 데이터(B, XB, C)의 각 노드는 변화하지 않는다.

이어서, 본 실시예의 신호 처리 회로에 의한 저소비 전력화의 효과를 구체적으로 설명한다. 본 실시예의 신호 처리 회로에서는, 배타적 OR 회로(XOR)의 추가에 따라 전단의 신호(A)의 노드에서의 부하 용량 증가는 배타적 OR 회로(XOR)를 구성하는 스위치 회로(4), 2개의 MOS 트랜지스터(PM1, NM1)의 각 용량의 합계값이다. 또, 상기 배타적 OR 회로(XOR)가 구동할 부하 용량은 NAND 회로(1)의 입력 용량이므로, 이 NAND 회로(1)를 구성하는 2개의 MOS 트랜지스터(도시 생략)의 합계 게이트 용량(C)은 C=10E-15[F]로 가정된다. 한편, 제 9 도에 나타내는 종래의 회로에서는 클록 신호(CLK)의 변화에 따라 구동되는 부하 용량은 제 1 및 제 2 스위치 회로(SW1, SW2)와, 래치 회로(102)의 스위치 회로(102a)의 합계 용량이다. 또, 상기 제 2 스위치 회로(SW2)가 구동할 부하 용량은 데이터(C)가 전송되는 배선의 배선 용량(CW)이며, 이 배선 용량(CW)은 CW=10E-13[F]이다.

따라서, 제 1 도에 나타내는 본 실시예의 신호 처리 회로를 제 9 도에 나타내는 종래의 회로와 비교하면, 종래의 제 2 스위치 회로(SW2)가 구동하는 배선 용량(CW)과 본 실시예의 배타적 OR 회로(XOR)가 구동하는 부하 용량(C)의 비가 100 : 1 이다. 구동에 필요한 시간(지연 시간)이 양자에서 동일하다고 가정하면, 구동시에 트랜지스터에서 흐르는 전류값의 비도 100 : 1이다. 상기 트랜지스터의 전류값은 그 채널폭에 비례하므로 종래의 제 2 스위치 회로(SW2)의 채널폭과 본 실시예의 배타적 OR 회로(XOR)의 2개의 MOS 트랜지스터(PM1, NM1)의 합계 채널폭의 비는 100 : 1이 된다. 또, 트랜지스터의 용량은 그 채널폭에 비례하므로, 종래의 제 2 스위치 회로(SW2)의 용량과 본 실시예의 배타적 OR 회로(XOR)의 2개의 MOS 트랜지스터(PM1, NM1)의 합계 용량의 비가 100 : 1이 된다. 즉, 본 실시예의 신호 처리 회로에서는 배타적 OR 회로(XOR)의 추가에 의해 1% 정도의 용량 증가를 초래하지만, 이 용량 증가에 의해 나머지 99%의 용량(제 1 및 제 2 스위치 회로(SW1, SW2) 및 래치 회로(3)의 스위치 회로(3a)의 합계 용량)의 충방전이 방지되어, 그 만큼 소비 전력을 저감할 수 있다.

예를 들면, 배타적 OR 회로(XOR)를 구성하는 트랜지스터의 합계 채널폭을 종래의 제 2 스위치 회로(SW2)를 구성하는 트랜지스터의 합계 채널폭의 1/2 이하로 설정하면, 소비 전력은 50% 이하로 저감된다. 본 실시예의 신호 처리 회로에 의한 소비 전력의 절감 효과를 효과적으로 발휘하려면, 제 12 도에 나타내는 바와 같이, 배타적 OR 회로(XOR)를 구성하는 트랜지스터의 합계 채널폭을 종래의 제 2 스위치 회로(SW2)를 구성하는 트랜지스터의 합계 채널폭 보다 10% 이상 작게 설정하는 것이 바람직하다.

다음으로, 제 3 도를 참조하여 본 발명의 제 2 실시예를 설명한다.

본 실시예는 클록 신호가 차동 신호, 즉, 전위의 천이 방향이 상반된 방향인 2개의 신호로 이루어지며, 또 그 차동 신호가 제 1 차동 클록 신호와, 제 2 차동 클록 신호로 구성되는 경우의 클록 신호 분배 회로에 구성상의 특징이 있다.

제 3 도의 신호 처리 회로는 상기 제 2 구성과는 클록 신호 분배 회로와 비교 회로의 구성만 상위하고, 그 밖의 구성은 같으므로 동일 부분에는 동일 부호를 부여하여 그 설명을 생략한다.

제 3 도에서 UCLK, UXCLK는 제 1 차동 클록 신호로서, 제 11 도에 나타내는 바와 같이, 전원 전위(Vcc)를 기준으로 하고, 그 차동 클록 신호를 구성하는 한쪽의 신호가 전원 전위(Vcc)에, 다른 쪽의 신호가 전원 전위보다 미세 전위(dV1) 만큼 낮은 전위에 있는 2개의 신호의 조합으로 이루어진다. LCLK, LXCLK는 상기 제 1 차동 클록 신호와 동기한 제 2 차동 클록 신호로서, 제 3 도에 나타내는 바와 같이, 접지 전위(Vss)를 기준으로 하고, 그 차동 클록 신호를 구성하는 한쪽의 신호가 접지 전위(Vss)에, 다른 쪽의 신호가 접지 전위보다 미세 전위(dV2)만큼 높은 전위에 있는 2개의 신호의 조합으로 이루어진다.

또, XNOR는 배타적 NOR 회로(비교 회로)로서, 래치 회로(3)의 양단의 신호(XB, B)(후단의 논리 출력값)의 노드와, 전단의 신호(A)(전단의 논리 출력값)의 노드에 접속되어, 래치 데이터(XB)와 입력 데이터(A)의 일치, 불일치를 연산 검출하고, 그 결과(XNORQ)를 출력한다. 10은 인버터 회로(클록 신호 분배 회로)로서, 그 내부 구성은 후술하겠지만, 그 동작을 개략적으로 설명하면, 상기 제 1 및 제 2 차동 클록 신호 및 상기 배타적 NOR 회로(XNOR)의 출력 신호(XNORQ)를 수신하여 CMOS 레벨의 전체 진폭(전원 전위와 접지 전위와의 전위차)의 클록 신호(Q)를 출력하는 것이다.

상기 제 1 차동 클록 신호(UCLK, UXCLK) 및 제 2 차동 클록 신호(LCLK, LXCLK)는 각각 제 4 도에 나타내는 제 1 및 제 2 드라이버 회로(22, 23)에 의해 발생한다. 즉, 제 4 도에서, 제 1 및 제 2 드라이버 회로(22, 23)는 그 사이에 배치된 저항(R)에 의해 직렬 접속되고, 그 직렬 회로가 전원 전압(Vcc)과 접지 전위(Vss) 사이에 배치된다.

상기 제 1 드라이버 회로(22)는 제 1 차동 클록 신호용 차동 배선쌍(26)에 접속되는 출력 단자쌍(22m, 22n)과, 이 출력 단자쌍에 접속되는 제 1 및 제 2 푸시 풀 회로(22x, 22y)를 포함한다. 상기 제 1 푸시 풀 회로(22x)는 전원 전압(Vcc)의 전원 단자(22s)에 접속되는 동시에, 2개의 PMOS형 트랜지스터(22a, 22b)를 포함하고, 그 게이트 전극쌍에는 클록 신호(CLK)와, 상기 클록 신호를 인버터 회로(20)에 의해 반전한 신호가 차동 신호(B, /B)로서 입력된다, 이 푸시 풀 회로(22x)는 상기 차동 신호 중 한쪽(B)이 “L”레벨일 때는 한쪽의 PMOS형 트랜지스터(22b)가 ON되어 상기 전원 단자(22s)를 한쪽의 출력 단자(22n)에 접속하고, 상기 차동 신호 중 다른 쪽(/B)이 “L”레벨일 때는 다른 쪽의 PMOS형 트랜지스터(22a)가 ON되어 상기 전원 단자(22s)를 다른 쪽의 출력 단자(22m)에 접속한다. 또, 상기 제 2 푸시 풀 회로(22y)는 전압(VU2)을 갖는 전원 단자(22t)에 접속되고, 2개의 NMOS형 트랜지스터(22c, 22d)를 포함하며, 그 게이트 전극쌍에는 상기 차동 신호(B, /B)가 입력된다. 이 푸시 풀 회로(22y)는 상기 차동 신호 중 한쪽(B)이 “L”레벨일 때에는 한쪽의 NMOS형 트랜지스터(22c)가 ON되어 상기 전원 단자(22t)를 다른 쪽의 출력 단자(22m)에 접속하고, 상기 차동 신호 중 다른 쪽(/B)이 “L” 레벨일 때에는 다른 쪽의 NMOS형 트랜지스터(22d)가 ON되어 상기 전원 단자(22t)를 상기 한쪽의 출력 단자(22n)에 접속한다.

상술한 바와 마찬가지로, 상기 제 2 드라이버 회로(23)는 제 2 차동 클록 신호용 차동 배선쌍(27)에 접속되는 출력 단자쌍(23m, 23n)과, 이 출력 단자쌍에 접속되는 제 1 및 제 2 푸시 풀 회로(23x, 23y)를 포함한다. 이 각각의 푸시 풀 회로는 상기 제 1 드라이버 회로(22)에서와는 달리, NMOS형 트랜지스터(23a∼23d)를 포함하며, 그 각 게이트 전극쌍에 상기 차동 신호(B, /B)가 입력된다. 또, 상기 제 1 푸시 풀 회로(23x)는 전압(VL1)을 갖는 전원 단자(23s)에 접속되며, 상기 제 2 푸시 풀 회로(23y)는 접지 단자(23t)에 접속된다. 이 제 2 드라이버 회로(23)의 동작은 상기 제 1 드라이버 회로(22)와 같으므로 그 상세한 설명은 생략한다.

상기 전위(VU2)는 전원 전압(Vcc)보다 미세 전압(dV1)만큼 낮은 제 1 설정 전압이고, 상기 전위(VL1)는 접지 전위(Vss)보다 미세 전압(dV2)만큼 높은 제 2 설정 전압으로서, 상기 미세 전압(dV1, dV2)은 각 드라이버 회로(22, 23)를 구성하는 트랜지스터의 저항과 상기 저항(R)의 저항 분압에 의해 결정되며, 상기 삽입 저항(R)의 값을 크게 할수록 작아진다.

상기 인버터 회로(클록 신호 분배 회로)(10)의 구성을 제 5 도에 나타낸다.

제 5 도에서, 인버터 회로(10)는 제 1 PMOS형 트랜지스터(P1) 및 제 1 NMOS형 트랜지스터(N1)로 이루어지는 CMOS형 인버터 회로를 포함하며, 상기 PMOS형 트랜지스터(P1)의 게이트 전극 및 소스 전극에 상기 제 1 차동 클록 신호(UCLK, UXCLK)가 입력되고, 상기 NMOS형 트랜지스터(N1)의 게이트 전극 및 소스 전극에 상기 제 2 차동 클록 신호(LCLK, LXCLK)가 입력된다. 또, 상기 P형 및 N형 MOS 트랜지스터(P1, N1)의 양 드레인 전극은 공통 접속되어, 이 접속점인 출력 단자에 다른 인버터(25)가 접속되고, 이 인버터(25)의 출력이 인버터 회로(10)의 출력(Q)으로 된다.

또, 상기 인버터 회로(10)에는 제 2 PMOS형 트랜지스터(P2) 및 제 2 NMOS형 트랜지스터(N2)가 포함된다. 상기 제 2 PMOS형 트랜지스터(P2)는 그 소스 전극 및 드레인 전극이 각각 상기 제 1 PMOS형 트랜지스터(P1)의 드레인 전극과 상기 출력 단자에 접속된다. 또, 상기 제 2 NMOS형 트랜지스터(P2)는 그 소스 전극 및 드레인 전극이 각각 상기 제 1 NMOS형 트랜지스터(N1)의 소스 전극 및 드레인 전극에 접속된다. 상기 제 2 P형 및 N형의 MOS 트랜지스터(P2, N2)는 각 게이트 전극에, 배타적 NOR 회로(XOR)의 출력(XNORQ)이 입력된다.

따라서, 본 실시예의 신호 처리 회로에서 인버터 회로(10)는 다음과 같이 동작한다. 즉, 차동 클록 신호에 동기하여 전송 데이터가 변화하는 경우에는, 배타적 NOR 회로(XNOR)의 출력(XNORQ)이 로우로 고정되어 인버터 회로(10)의 제 2 PMOS형 트랜지스터(P2)가 항상 ON되므로, 제 1 P형 및 N형의 MOS 트랜지스터(P1, N1)로 이루어지는 CMOS형 인버터 회로가 반전 기능을 얻게 된다.

한편, 차동 클록 신호에 동기하여 전송 데이터가 변화하지 않는 경우에는, 배타적 NOR 회로(XNOR)의 출력(XNORQ)이 하이로 고정되어 인버터 회로(10)의 제 2 NMOS형 트랜지스터(N2)가 항상 ON된다. 그 결과, 인버터 회로(10)의 출력(Q)은 하이로 고정되어 차동 클록 신호가 차단된다. 따라서, 상기 제 1 실시예와 마찬가지로, 차동 클록 신호의 변화에 따르는 제 1 및 제 2 스위치 회로(SW1, SW2) 및 래치 회로(3)의 스위치 회로(3a)의 각 게이트 전극의 용량의 충방전이 방지되므로, 소비 전력의 절감이 가능하게 된다.

또, 본 실시예에서는 인버터 회로(10)의 제 1 PMOS형 및 NMOS형의 트랜지스터(P1, N1)에서는 그 게이트 전극 및 소스 전극에 차동 클록 신호가 입력되고, 그 차동 클록 신호의 전위 변화시에는 그 전위 변화에 동기하여 게이트 전극 및 소스 전극의 양 전위가 서로 반대 방향으로 천이하므로 차동 클록 신호의 진폭 전압이 미세 전압이라 하더라도, 이 제 1 PMOS형 및 NMOS형의 트랜지스터(P1, N1)는 확실하게 차단된다. 더욱이, 이들 제 1 MOS형 트랜지스터(P1, N1)가 오프할 때에는 음(-)의 전압이 게이트 전극과 소스 전극 사이에 인가되므로(즉, 차동 클록 신호의 전위차분이 역 바이어스되므로), 이들 제 1 MOS 트랜지스터(P1, N1)의 임계치 전압을 작게 설정하여도, 이들 제 1 MOS 트랜지스터(P1, N1)는 확실하게 차단된다. 따라서, 이들 MOS 트랜지스터(P1, N1)의 임계치 전압을 작게 설정한 만큼 그 구동 전류를 결정하는 전압(Vg-Vs-Vt)(Vg : 게이트 전극, Vs : 소스 전극, Vt : 임계치 전압)이 커져 큰 구동 전류를 흐르게 할 수 있고, 지연 시간을 축소할 수 있다.

또, 제 6 도, 제 7 도 및 제 8 도는 상기한 차동 클록 신호를 정적으로 수신하는 수신 회로를 나타내는 것이다. 제 6 도는 상기 제 2 차동 클록 신호(LCLK, LXCLK) 만을 입력하여 차동 신호(T1, T2)를 출력하는 수신 회로를 도시하고, 제 7 도 및 제 8 도는 상기 제 1 및 제 2 차동 클록 신호(LCLK, LXCLK, UCLK, UXCLK)를 입력하여 차동 신호(T1, T2)를 출력하는 수신 회로이다. 이들 수신 회로를 작은 진폭의 차동 클록 신호의 게이팅 회로에 이용할 수 있음은 물론이다.

이상 설명한 바와 같이 청구항 1 내지 청구항 14에 기재한 발명의 신호 처리 회로 및 신호 처리 방법에 의하면, 전회와 금회에서 데이터가 일치하고 있는 경우, 즉 데이터의 전송이 불필요한 경우에는 클록 신호의 공급을 차단할 수 있으므로 스위치 회로 및 래치 기능을 갖는 회로의 용량의 불필요한 충방전을 피할 수 있어, 저소비 전력화를 도모할 수 있다.

특히, 청구항 13에 기재한 발명의 신호 처리 회로에 의하면, 클록 신호 분배 회로가 미세 진폭 전압의 차동 클록 신호를 확실하게 수신할 수 있으므로, 미세 진폭 전압의 차동 클록 신호를 전송할 수 있어, 그만큼 더 소비 전력을 절감할 수 있게 된다.

상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

제 1 도는 본 발명의 제 1 실시예의 신호 처리 회로를 나타내는 도면.

제 2 도는 본 발명의 제 1 실시예의 신호 처리 회로의 동작 타이밍도.

제 3 도는 본 발명의 제 2 실시예의 신호 처리 회로를 나타내는 도면.

제 4 도는 본 발명의 제 2 실시예의 신호 처리 회로에 있어서의 제 1 및 제 2 드라이버회로의 구체적 구성을 나타내는 도면.

제 5 도는 인버터 회로(클록 신호 분배 회로)의 구체적 구성을 나타내는 도면.

제 6 도는 클록 신호의 수신 회로를 나타내는 도면.

제 7 도는 클록 신호의 다른 구성의 수신 회로를 나타내는 도면.

제 8 도는 클록 신호의 또 다른 구성의 수신 회로를 나타내는 도면.

제 9 도는 종래예의 신호 처리 회로를 나타내는 도면.

제 10 도는 종래예의 신호 처리 회로의 동작 타이밍을 나타내는 도면.

제 11 도는 본 발명의 제 2 실시예에 있어서의 제 1 및 제 2 차동 신호를 나타내는 파형도.

제 12 도는 본 발명의 제 1 실시예의 신호 처리 회로의 배타적 OR 회로를 구성하는 트랜지스터의 전체 채널폭을 소비 전력의 절감이 가능하도록 설정하기 위한 설명도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : NAND 회로(클록 신호 분배 회로) CLK : 클록 신호

SW1 : 제 1 스위치 회로 SW2 : 제 2 스위치 회로

3 : 래치 회로(래치 기능을 갖는 회로) XOR : 배타적 OR 회로

XNOR : 배타적 NOR 회로

10 : 인버터 회로(클록 신호 분배 회로)

UCLK, UXCLK : 제 1 차동 클록 신호

LCLK, LXCLK : 제 2 차동 클록 신호

P1 : 제 1 PMOS형 트랜지스터 N1 : 제 1 NMOS형 트랜지스터

P2 : 제 2 PMOS형 트랜지스터 N2 : 제 2 NMOS형 트랜지스터

Claims (14)

1. (3회 정정)

   논리 출력의 전달을 허용하거나 또는 차단하는 스위치 회로와, 상기 논리 출력을 래치하는 기능을 갖는 회로를 구비하는 신호 처리 회로에 있어서,

   클록 신호와, 전회의 논리 출력 값과 금회의 논리 출력 값을 비교한 비교 결과 신호와의 논리곱에 의해, 상기 스위치 회로 및 상기 래치 기능을 갖는 회로를 제어하는 제어 수단을 포함하며,

   상기 스위치 회로 및 제어 수단은 각각 반도체형 트랜지스터로 이루어지고,

   상기 제어 수단을 구성하는 반도체형 트랜지스터의 합계 채널 폭은 상기 스위치 회로를 구성하는 반도체형 트랜지스터의 합계 채널 폭 보다 작게 설정되는 것을 특징으로 하는 신호 처리 회로.
2. (정정)

   제 1 항에 있어서,

   상기 신호 처리 회로는 논리 회로 또는 연산 회로를 그 처리의 순서 방향으로 복수로 분할한 복수의 단을 포함하며,

   상기 스위치 회로 및 래치 기능을 갖는 회로 및 상기 제어 수단은 상기 단과 단 사이에 배치되어, 신호를 상기 복수의 단에서 파이프라인 처리하는 것을 특징으로 하는 신호 처리 회로.
3. 제 2 항에 있어서,

   상기 스위치 회로 및 래치 기능을 갖는 회로는,

   제 1 스위치 회로와,

   논리 출력을 상기 제 1 스위치 회로를 거쳐 입력하여 래치하는 회로와,

   상기 래치 기능을 갖는 회로에서 출력되는 논리 출력을 후단에 전달하는 제 2 스위치 회로로 구성되는 것을 특징으로 하는 신호 처리 회로.
4. (삭제)
5. 제 2 항에 있어서,

   상기 제어 수단은,

   전단의 논리 출력값과 후단의 논리 출력값이 일치하지 않을 때, 클록 신호를 각 단의 스위치 회로 및 래치 기능을 갖는 회로에 공급하고, 전단의 논리 출력값과 후단의 논리 출력값이 일치할 때, 상기 클록 신호의 각 단의 스위치 회로 및 래치 기능을 갖는 회로로 공급되는 것을 차단하는 것을 특징으로 하는 신호 처리 회로.
6. 제 3 항에 있어서,

   상기 제어 수단은,

   전단의 논리 출력값과 후단의 논리 출력값의 일치, 불일치를 검출하는 비교 회로와,

   클록 신호와 상기 비교 회로의 출력 신호를 수신하여 비교 회로의 출력에 따라 상기 클록 신호를 각 단의 스위치 회로 및 래치 기능을 갖는 회로에 공급 또는 차단하는 클록 신호 분배 회로로 이루어지는 것을 특징으로 하는 신호 처리 회로.
7. (정정)

   제 6 항에 있어서,

   상기 제 2 스위치 회로 및 비교 회로는 각각 반도체형 트랜지스터로 이루어지고,

   상기 비교 회로를 구성하는 반도체형 트랜지스터의 합계 채널폭은 상기 제 2 스위치 회로를 구성하는 반도체형 트랜지스터의 합계 채널폭 보다 작게 설정되는 것을 특징으로 하는 신호 처리 회로.
8. 제 6 항 또는 제 7 항에 있어서,

   상기 비교 회로는 배타적 OR 회로로 이루어지는 것을 특징으로 하는 신호 처리 회로.
9. 제 6 항 또는 제 7 항에 있어서,

   상기 비교 회로는 배타적 NOR 회로로 이루어지는 것을 특징으로 하는 신호 처리 회로.
10. 제 6 항 또는 제 7 항에 있어서,

    상기 클록 신호 분배 회로는 NAND 회로로 이루어지는 것을 특징으로 하는 신호 처리 회로.
11. (정정)

    제 1 항, 제 2 항 및 제 6 항 중 어느 한 항에 있어서,

    상기 클록 신호는 제 1 차동 클록 신호 및 제 2 차동 클록 신호로 이루어지는 것을 특징으로 하는 신호 처리 회로.
12. (정정)

    제 11 항에 있어서,

    상기 제 1 차동 클록 신호는 전원 전위를 기준으로 하는 미세 진폭 전압의 차동 클록 신호이며,

    상기 제 2 차동 클록 신호는 상기 제 1 차동 클록 신호와 동기하고 또 접지 전위를 기준으로 하는 미세 진폭 전압의 차동 클록 신호인 것을 특징으로 하는 신호 처리 회로.
13. (정정)

    제 12 항에 있어서,

    상기 클록 신호 분배 회로는 서로 드레인 전극끼리 접속된 제 1 PMOS형 트랜지스터 및 제 1 NMOS형 트랜지스터로 이루어지는 CMOS형 인버터 회로와, 제 2 PMOS형 트랜지스터 및 제 2 NMOS형 트랜지스터로 이루어지며,

    상기 CMOS형 인버터 회로는 상기 제 1 P형 및 N형의 MOS 트랜지스터의 드레인 전극끼리의 접속점을 출력 단자로 하고,

    상기 제 1 PMOS형 트랜지스터의 게이트 전극 및 소스 전극에 제 1 차동 클록 신호가 입력되고, 상기 제 1 NMOS형 트랜지스터의 게이트 전극 및 소스 전극에 제 2 차동 클록 신호가 입력되고,

    상기 제 2 PMOS형 트랜지스터는 상기 제 1 PMOS형 트랜지스터의 드레인 전극과 상기 CMOS형 인버터 회로의 출력 단자 사이에 배치되며,

    상기 제 2 NMOS형 트랜지스터는 상기 제 1 NMOS형 트랜지스터의 소스 전극과 드레인 전극을 공통으로 하여 병렬 접속되며,

    상기 제 2 P형 및 N형의 MOS 트랜지스터는 그 각 게이트 전극에 배타적 NOR 회로로 이루어지는 비교 회로의 출력이 입력되는 것을 특징으로 하는 신호 처리 회로.
14. (3회 정정)

    논리 출력의 전달을 허용하거나 차단하는 스위치 회로와, 논리 출력을 래치하는 기능을 갖는 회로를 구비하고, 상기 스위치 회로 및 제어 수단은 각각 반도체형 트랜지스터로 이루어지며, 상기 제어 수단을 구성하는 반도체형 트랜지스터의 합계 채널 폭은 상기 스위치 회로를 구성하는 반도체형 트랜지스터의 합계 채널 폭 보다 작게 설정되는 신호 처리 회로에 이용되는 신호 처리 방법에 있어서,

    전회의 논리 출력 값과 금회의 논리 출력 값을 비교하는 단계와,

    상기 비교결과, 그 쌍방의 논리 출력 값이 일치하지 않을 때, 클록 신호를 상기 스위치 회로 및 래치 기능을 갖는 회로에 공급하는 단계와,

    상기 비교결과, 그 쌍방의 논리 출력 값이 일치할 때, 상기 스위치 회로 및 래치 기능을 갖는 회로로의 클록 신호의 공급을 차단하는 단계를 포함하는 것을 특징으로 하는 신호 처리 방법.