JP2009200563A - 電圧変換回路 - Google Patents

Abstract

【課題】リーク電流を低減して低消費電力化を図るとともに、半導体デバイスの小型化を促進できる電圧変換回路を提供する。
【解決手段】ＰＭＯＳトランジスタＰ３のゲートを基準電位ＶＳＳ（０Ｖ）に接続し、ノードＮＤ１をＰＭＯＳトランジスタＰ３のドレインに接続した構成を採ることで、ＰＭＯＳトランジスタＰ３のゲートには常に基準電位ＶＳＳが与えられる構成とする。このため、ＰＭＯＳトランジスタＰ３が常にオンしているので、入力端子ＩＮの入力信号が「Ｌ」レベルになってＮＭＯＳトランジスタＮ７がオフすると、ノードＮＤ１の電位は電源電位ＶＰＰまで上昇する。
【選択図】図８

Description

本発明は、電圧振幅を変換する電圧変換回路に関する。

近年、半導体デバイスにおける高集積化、小型化、高速化、低消費電力化が要望されているが、特に、ＬＳＩ（大規模集積回路）においては、小型化に伴って内部電源の低電圧化が要求され、外部電源の電圧との差が大きくなる傾向にある。

従って、外部と内部とのインターフェース部分、また、ＬＳＩ内部で電源電圧が異なる回路間でのインターフェース部分には、電圧振幅の変換のための電圧変換回路（レベルシフタ）が必要となる。

このような電圧変換回路の一例としては、例えば、特許文献１の図１に示される構成が挙げられる。この電圧変換回路では、電圧変換動作の高速化、および低消費電力化が実現できるとともに、入力信号の電圧レベルが低速で変化する場合から高速で変化する場合まで対応可能とされている。

特開２００６−１２１６５４号公報

しかしながら、特許文献１の図１の構成では、入力信号の電圧レベルが「Ｌ」の場合、カレントミラーを構成する２つのＰチャネル型ＭＯＳトランジスタのゲート接続ノードの電位が、電源電位まで上がらず、上記２つのＰチャネル型ＭＯＳトランジスタのしきい値電圧（Ｖｔｈ）がずれている場合には、ミラートランジスタが完全にオフせずリーク電流が流れる可能性があった。

また、上記ゲート接続ノードの電位を速く上げるには、カレントミラーを構成するＰチャネル型ＭＯＳトランジスタのトランジスタサイズを大きくする必要があるが、これを大きくすると、上記ゲート接続ノードの電位を引き下げるためのＮチャネル型ＭＯＳトランジスタのトランジスタサイズも大きくしなければならず、半導体デバイスの小型化に逆行するという問題があった。

本発明は上記のような問題点を解消するためになされたもので、リーク電流を低減して低消費電力化を図るとともに、半導体デバイスの小型化を促進できる電圧変換回路を提供することを目的とする。

本発明に係る１の実施の形態においては、電流源となる第２のＰＭＯＳトランジスタのゲートノードを、電流源となる第１のＰＭＯＳトランジスタのドレインに接続し、第１のＰＭＯＳトランジスタのゲートに基準電位を接続することで、第１のＭＯＳトランジスタを常にオンした状態とするので、入力端子の入力信号が「Ｌ」レベルになった場合に、電流を供給する第２のＰＭＯＳトランジスタのゲートノードの電位を電源電位まで上昇させる構成を開示している。

上記実施の形態によれば、第２のＰＭＯＳトランジスタのゲートノードの電位を電源電位まで上昇させることで、第１および第２のＰＭＯＳトランジスタのしきい値電圧がずれている場合でも、第２のＰＭＯＳトランジスタをオフすることができて、第２のＰＭＯＳトランジスタを介しての電流リークを防止することができ、低消費電力化を達成できる。

＜比較例＞
発明の実施の形態の説明に先立って、比較例として特許文献１の図１に記載された電圧変換回路について説明する。

まず、図１を用いて特許文献１の電圧変換回路の構成を示す。
図１に示す電圧変換回路は、「Ｌ」レベル（第１の論理レベル）が基準電位ＶＳＳ（０Ｖ）であり、「Ｈ」レベル（第２の論理レベル）が電源電位ＶＤＤ（第１の電源電位：例えば１．５Ｖ）である入力信号を、「Ｌ」レベルが基準電位ＶＳＳ（０Ｖ）であり、「Ｈ」レベルが電源電位ＶＰＰ（第２の電源電位：例えば５．０Ｖ）である出力信号に変換する電圧変換回路である。

図１において、電源電位ＶＰＰと基準電位ＶＳＳとの間に、電源電位ＶＰＰ側から順にＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｐ３、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｎ６およびＮ７が直列に接続され、これと並列に、、電源電位ＶＰＰ側から順に直列に接続された、ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ８が配設されている。ＮＭＯＳトランジスタＮ６とＮ７との接続ノードをノードＮＤ３と呼称する。

ＰＭＯＳトランジスタＰ３およびＰ４のゲートは、共通してＰＭＯＳトランジスタＰ３のドレインに接続されている。なお、ＰＭＯＳトランジスタＰ４のゲートノードをノードＮＤ１とする。

また、ＮＭＯＳトランジスタＮ７のゲートは、入力端子ＩＮに接続されるとともに、インバータＩＶ９の入力端に接続され、インバータＩＶ９の出力端はＮＭＯＳトランジスタＮ８のゲートに接続されている。なお、インバータＩＶ９は電源電位ＶＤＤを「Ｈ」レベルとするインバータである。

ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ８との接続ノード（ノードＮＤ２と呼称）は出力ノードであり、その出力は、直列に接続されたインバータＩＶ１０およびＩＶ１１を介して出力端子ＯＵＴに与えられ出力信号となる。なお、インバータＩＶ１０およびＩＶ１１は電源電位ＶＰＰを「Ｈ」レベルとするインバータである。

ノードＮＤ２と電源電位ＶＰＰとの間には、ＰＭＯＳトランジスタＰ５（第６のＭＯＳトランジスタ）が接続され、そのゲートは、ＮＭＯＳトランジスタＮ６のゲートと共通して、インバータＩＶ１１の入力端に接続されている。

このような構成の電圧変換回路では、入力端子ＩＮの信号（入力信号）が「Ｌ」レベルの場合、ＮＭＯＳトランジスタＮ７がオフして、ノードＮＤ１はＰＭＯＳトランジスタＰ３により充電されるが、ＰＭＯＳトランジスタＰ３がオンする条件は、ゲート・ソース間電圧Ｖｇｓが、ＰＭＯＳトランジスタＰ３のしきい値電圧Ｖｔｈｐ３よりも大きい場合（｜Ｖｇｓ｜＞｜Ｖｔｈｐ３｜）である。従って、ノードＮＤ１の電位、すなわちＰＭＯＳトランジスタＰ３のゲート電圧Ｖｇが、ＶＰＰ−｜Ｖｔｈｐ３｜まで上がると、｜Ｖｇｓ｜＝｜Ｖｔｈｐ３｜となって、ＰＭＯＳトランジスタＰ３がオフし、ノードＮＤ１の電位は上昇しなくなる。

一方、ＰＭＯＳトランジスタＰ４のしきい値電圧Ｖｔｈｐ４が、Ｖｔｈｐ３よりも小さい場合は、上記の状態でもＰＭＯＳトランジスタＰ４はオン状態を維持する。

例えば、ＶＰＰ＝５．０Ｖ、Ｖｔｈｐ３＝−０．９Ｖ、Ｖｔｈｐ４＝−０．８Ｖの場合、ノードＮＤ１の電位は、ＶＰＰ−｜Ｖｔｈｐ３｜＝４．１Ｖまで上昇する。このとき、ＰＭＯＳトランジスタＰ４のゲート・ソース間電圧Ｖｇｓは、ＶＰＰ−ＮＤ１＝０．９Ｖとなり、｜Ｖｇｓ｜（０．９Ｖ）＞｜Ｖｔｈｐ４｜（０．８Ｖ）なので、ＰＭＯＳトランジスタＰ４はオン状態を維持する。

この時点で、入力端子ＩＮの信号の反転レベル（「Ｈ」レベル）を受けたＮＭＯＳトランジスタＮ８はオンしているので、電源電位ＶＰＰから、ＰＭＯＳトランジスタＰ４を介して電流リークが発生する。

ここで、図２には、上述したノードＮＤ１の電位の時間変化を表した電圧波形を示す。
図２においては、縦軸に電圧（任意単位）を、横軸に時間（任意単位）を示し、上段には入力端子ＩＮおよび出力端子ＯＵＴの信号電位の時間変化を示し、下段にはノードＮＤ１およびＮＤ２の電位の時間変化を示している。

図２に示されるように、入力信号が「Ｌ」レベルの場合、ノードＮＤ１の電位は電源電位ＶＰＰには達せず、また、入力信号が「Ｈ」に切り替わった後も、ノードＮＤ１の電位は、電源電位ＶＰＰには達せず、電位の上昇速度も遅いことが判る。

＜Ａ．実施の形態１＞
以下、図３および図４を用いて、本発明に係る実施の形態１の電圧変換回路について説明する。

＜Ａ−１．装置構成＞
図３に実施の形態１の電圧変換回路１０の構成を示す。
図３に示すように電圧変換回路１０は、「Ｌ」レベル（第１の論理レベル）が基準電位ＶＳＳ（０Ｖ）であり、「Ｈ」レベル（第２の論理レベル）が電源電位ＶＤＤ（第１の電源電位：例えば１．５Ｖ）である入力信号を、「Ｌ」レベルが基準電位ＶＳＳ（０Ｖ）であり、「Ｈ」レベルが電源電位ＶＰＰ（第２の電源電位：例えば５．０Ｖ）である出力信号に変換する電圧変換回路である。

図３において、電源電位ＶＰＰと基準電位ＶＳＳとの間に、電源電位ＶＰＰ側から順にＰＭＯＳトランジスタＰ３（第１のＭＯＳトランジスタ）、ＮＭＯＳトランジスタＮ６およびＮ７（第２、第３のＭＯＳトランジスタ）が直列に接続され、これと並列に、電源電位ＶＰＰ側から順に直列に接続された、ＰＭＯＳトランジスタＰ４（第４のＭＯＳトランジスタ）およびＮＭＯＳトランジスタＮ８（第５のＭＯＳトランジスタ）が配設されている。ＮＭＯＳトランジスタＮ６とＮ７との接続ノードをノードＮＤ３と呼称する。

ＰＭＯＳトランジスタＰ３およびＰ４のゲートは、共通してＰＭＯＳトランジスタＰ３のドレインに接続されている。なお、ＰＭＯＳトランジスタＰ４のゲートノードをノードＮＤ１とする。そしてノードＮＤ１と電源電位ＶＰＰとの間には、ＰＭＯＳトランジスタＰ１２が接続され、ＰＭＯＳトランジスタＰ１２のゲートは、入力端子ＩＮに接続されている。

また、ＮＭＯＳトランジスタＮ７のゲートは、入力端子ＩＮに接続されるとともに、インバータＩＶ９の入力端に接続され、インバータＩＶ９の出力端はＮＭＯＳトランジスタＮ８のゲートに接続されている。なお、インバータＩＶ９は電源電位ＶＤＤを「Ｈ」レベルとするインバータである。

ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ８との接続ノード（ノードＮＤ２と呼称）は出力ノードであり、その出力は、直列に接続されたインバータＩＶ１０およびＩＶ１１を介して出力端子ＯＵＴに与えられる。なお、インバータＩＶ１０およびＩＶ１１は電源電位ＶＰＰを「Ｈ」レベルとするインバータである。

ノードＮＤ２と電源電位ＶＰＰとの間には、ＰＭＯＳトランジスタＰ５が接続され、そのゲートは、ＮＭＯＳトランジスタＮ６のゲートと共通して、インバータＩＶ１１の入力端に接続されている。

＜Ａ−２．装置動作＞
電圧変換回路１０では、入力端子ＩＮの入力信号が「Ｌ」レベルになると、ＮＭＯＳトランジスタＮ７がオフし、ＮＭＯＳトランジスタＮ８がオンするが、ノードＮＤ１の電位がＶＰＰ−｜Ｖｔｈｐ３｜よりも低い期間はＰＭＯＳトランジスタＰ３がオンしているので、ノードＮＤ１はＰＭＯＳトランジスタＰ３により充電される。しかし、入力信号がゲートに与えられるＰＭＯＳトランジスタＰ１２もオンするので、ノードＮＤ１の電位上昇はＶＰＰ−｜Ｖｔｈｐ３｜で止まらずに、電源電位ＶＰＰまで上昇する。

これは、ＰＭＯＳトランジスタＰ１２のゲート・ソース間電圧Ｖｇｓが、しきい値電圧Ｖｔｈｐ１２よりも十分に大きいためである。例えば、ＶＰＰ＝５．０Ｖ、Ｖｔｈｐ１２＝−０．８Ｖの場合、ＰＭＯＳトランジスタＰ１２のゲート・ソース間電圧Ｖｇｓは、ＶＰＰ−ＩＮ＝５．０Ｖ−０Ｖ＝５．０Ｖであり、｜Ｖｇｓ｜＞｜Ｖｔｈｐ１２｜であるので、ＰＭＯＳトランジスタＰ１２のソース・ドレイン間電圧Ｖｄｓが０ＶになるまでノードＮＤ１が充電される。なお、Ｖｄｓ＝０Ｖとなるのは、ノードＮＤ１の電位が電源電位ＶＰＰになったときであり、ノードＮＤ１の電位は電源電位ＶＰＰまで充電されることになる。

この場合、ＰＭＯＳトランジスタＰ４のしきい値電圧Ｖｔｈｐ４が、Ｖｔｈｐ３よりも小さくても、ＰＭＯＳトランジスタＰ４はオフする。

例えば、ＶＰＰ＝５．０Ｖ、Ｖｔｈｐ３＝−０．９Ｖ、Ｖｔｈｐ４＝−０．８Ｖの場合、ノードＮＤ１の電位は５．０Ｖまで上昇するので、ＰＭＯＳトランジスタＰ４のゲート・ソース間電圧Ｖｇｓは、ＶＰＰ−ＮＤ１＝０Ｖとなり、｜Ｖｇｓ｜（０Ｖ）＜｜Ｖｔｈｐ４｜（０．８Ｖ）なので、ＰＭＯＳトランジスタＰ４はオフとなる。

このため、ＮＭＯＳトランジスタＮ８はオンしていても、電源電位ＶＰＰから、ＰＭＯＳトランジスタＰ４を介して電流リークが発生することはない。

図４には、上述したノードＮＤ１の電位の時間変化を表した電圧波形を示す。
図４においては、縦軸に電圧（任意単位）を、横軸に時間（任意単位）を示し、上段には入力端子ＩＮおよび出力端子ＯＵＴの信号電位の時間変化を示し、下段にはノードＮＤ１およびＮＤ２の電位の時間変化を示している。

図４に示されるように、入力信号が「Ｌ」レベルの場合、ノードＮＤ１の電位は電源電位ＶＰＰに達し、また、入力信号が「Ｈ」に切り替わった後も、ノードＮＤ１の電位は、電源電位ＶＰＰに達し、電位の上昇速度も速いことが判る。これは、ＰＭＯＳトランジスタＰ３は、ノードＮＤ１の電位の上昇に伴って流れる電流が小さくなるが、ＰＭＯＳトランジスタＰ１２はそのような状態にはならないためである。

＜Ａ−３．効果＞
以上説明したように、電圧変換回路１０においては、ＰＭＯＳトランジスタＰ１２を備えることで、入力端子ＩＮの入力信号が「Ｌ」レベルになった場合に、ノードＮＤ１の電位を電源電位ＶＰＰにまで高めることができ、ＰＭＯＳトランジスタＰ３およびＰ４のしきい値電圧がずれている場合でも、ＰＭＯＳトランジスタＰ４をオフすることができて、ＰＭＯＳトランジスタＰ４を介しての電流リークを防止できる。このため、低消費電力化を達成できる。

＜Ａ−４．変形例１＞
以上説明した実施の形態１の変形例１として、図５に電圧変換回路１０Ａの構成を示す。なお、図３に示した電圧変換回路１０と同一の構成については同一の符号を付し、重複する説明は省略する。

電圧変換回路１０Ａにおいては、電圧変換回路１０のＮＭＯＳトランジスタＮ６の代わりに、ＰＭＯＳトランジスタＰ６を接続し、そのゲートがインバータＩＶ１１の出力端に接続された構成となっている。この構成によっても、電圧変換回路１０と同様の効果を得ることができる。

＜Ａ−５．変形例２＞
以上説明した実施の形態１の変形例２として、図６に電圧変換回路１０Ｂの構成を示す。なお、図３に示した電圧変換回路１０と同一の構成については同一の符号を付し、重複する説明は省略する。

電圧変換回路１０Ｂにおいては、ＰＭＯＳトランジスタＰ５のソースと、電源電位ＶＰＰとの間に、ＰＭＯＳトランジスタＰ１３（第８のＭＯＳトランジスタ）を介挿し、そのゲートがインバータＩＶ９の出力端に接続された構成となっている。

このような構成を採ることで、入力信号が「Ｈ」レベルから「Ｌ」レベルに変化する際に、ＰＭＯＳトランジスタＰ５からノードＮＤ２に流れる電流を低減でき、より一層の動作の高速化および低消費電力化を図るとともに、ＮＭＯＳトランジスタＮ８のトランジスタサイズの縮小も可能となる。

すなわち、入力信号が「Ｈ」レベルから「Ｌ」レベルに変化する際には、ＮＭＯＳトランジスタＮ８がオン状態となり、ノードＮＤ２の電荷を引き抜くことになるが、ＰＭＯＳトランジスタＰ５はオン状態であるので、ＰＭＯＳトランジスタＰ５からの充電電流に打ち勝つ必要があるが、ＮＭＯＳトランジスタＮ８のゲートには、電源電位ＶＰＰよりも低い電源電位ＶＤＤが与えられるので、ＰＭＯＳトランジスタＰ５よりも駆動能力が低い。このため、ノードＮＤ２の電荷を引き抜くには時間がかかり、時間短縮をするには、ＮＭＯＳトランジスタＮ８のトランジスタサイズを大きくしなければならない。

ここで、ＰＭＯＳトランジスタＰ５は、入力信号が「Ｌ」レベルから「Ｈ」レベルに変化する場合に、ＰＭＯＳトランジスタＰ５がオンすることで、ノードＮＤ２の電位を「Ｈ」レベル（ＶＰＰ）に固定して、ノードＮＤ２の電位を安定させるため設けられている。ＰＭＯＳトランジスタＰ１３のゲート電圧Ｖｇは入力信号の反転信号が与えられるので、入力信号が「Ｌ」レベルの時、そのゲート・ソース間電圧ＶｇｓはＶＰＰ−ＶＤＤとなり、ＰＭＯＳトランジスタＰ１３に流れる電流が低減して、結果的にＰＭＯＳトランジスタＰ５からノードＮＤ２に流れる電流を低減できる。このため、ＮＭＯＳトランジスタＮ８のトランジスタサイズを大きくせずとも、比較的短時間でノードＮＤ２の電荷を引き抜くことが可能となり、動作の高速化、低消費電力化およびＮＭＯＳトランジスタＮ８のトランジスタサイズの縮小も可能となる。

＜Ａ−６．変形例３＞
以上説明した実施の形態１の変形例３として、図７に電圧変換回路１０Ｃの構成を示す。なお、図３、図５および図６に示した電圧変換回路１０、１０Ａおよび１０Ｂと同一の構成については同一の符号を付し、重複する説明は省略する。

電圧変換回路１０Ｃは、電圧変換回路１０のＮＭＯＳトランジスタＮ６の代わりに、ＰＭＯＳトランジスタＰ６を接続し、そのゲートがインバータＩＶ１１の出力端に接続された構成と、ＰＭＯＳトランジスタＰ５のソースと、電源電位ＶＰＰとの間に、ＰＭＯＳトランジスタＰ１３を介挿し、そのゲートがインバータＩＶ９の出力端に接続された構成の両方を採用している。

＜Ｂ．実施の形態２＞
次に、図８を用いて、本発明に係る実施の形態２の電圧変換回路について説明する。

＜Ｂ−１．装置構成＞
図８に実施の形態２の電圧変換回路２０の構成を示す。なお、図３に示した電圧変換回路１０と同一の構成については同一の符号を付し、重複する説明は省略する。

図８に示すように電圧変換回路２０は、ＰＭＯＳトランジスタＰ３のゲートをノードＮＤ１に接続する代わりに、基準電位ＶＳＳ（０Ｖ）に接続し、ノードＮＤ１はＰＭＯＳトランジスタＰ３のドレインに接続された構成となっている。

＜Ｂ−２．装置動作＞
電圧変換回路２０では、ＰＭＯＳトランジスタＰ３のゲートには常に基準電位ＶＳＳが与えられているので、ＰＭＯＳトランジスタＰ３が常にオンしている。このため、入力端子ＩＮの入力信号が「Ｌ」レベルになってＮＭＯＳトランジスタＮ７がオフすると、ノードＮＤ１の電位は電源電位ＶＰＰまで上昇する。

この場合、ＰＭＯＳトランジスタＰ４のしきい値電圧Ｖｔｈｐ４が、Ｖｔｈｐ３よりも小さくても、ＰＭＯＳトランジスタＰ４はオフすることは先に説明した通りである。

このため、ＮＭＯＳトランジスタＮ８はオンしていても、電源電位ＶＰＰから、ＰＭＯＳトランジスタＰ４を介して電流リークが発生することはない。

＜Ｂ−３．効果＞
以上説明したように、電圧変換回路２０においては、ＰＭＯＳトランジスタＰ３のゲートを基準電位ＶＳＳに接続することで、入力端子ＩＮの入力信号が「Ｌ」レベルになった場合に、ノードＮＤ１の電位を電源電位ＶＰＰにまで高めることができ、ＰＭＯＳトランジスタＰ３およびＰ４のしきい値電圧がずれている場合でも、ＰＭＯＳトランジスタＰ４をオフすることができて、ＰＭＯＳトランジスタＰ４を介しての電流リークを防止することができる。このため、低消費電力化を達成できる。

また、ＰＭＯＳトランジスタＰ３のゲートを基準電位ＶＳＳに接続するだけであるので、新たなトランジスタ等を加える必要がなく、装置構成が複雑になることを防止できる。

なお、ＰＭＯＳトランジスタＰ３が常時オン状態となっていても、ＮＭＯＳトランジスタＮ６およびＮ７のトランジスタサイズを、ＰＭＯＳトランジスタＰ３のトランジスタサイズよりも大きくして、ＰＭＯＳトランジスタＰ３の電流駆動能力よりも大きくすれば、ノードＮＤ１の電荷を引き抜いて電位を下げることができるので、ＰＭＯＳトランジスタＰ４をオン動作に支障は生じない。

＜Ｂ−４．変形例１＞
以上説明した実施の形態２の変形例１として、図９に電圧変換回路２０Ａの構成を示す。なお、図８に示した電圧変換回路２０と同一の構成については同一の符号を付し、重複する説明は省略する。

電圧変換回路２０Ａにおいては、電圧変換回路２０のＮＭＯＳトランジスタＮ６の代わりに、ＰＭＯＳトランジスタＰ６を接続し、そのゲートがインバータＩＶ１１の出力端に接続された構成となっている。この構成によっても、電圧変換回路２０と同様の効果を得ることができる。

＜Ｂ−５．変形例２＞
以上説明した実施の形態２の変形例２として、図１０に電圧変換回路２０Ｂの構成を示す。なお、図８に示した電圧変換回路２０と同一の構成については同一の符号を付し、重複する説明は省略する。

電圧変換回路２０Ｂにおいては、ＰＭＯＳトランジスタＰ５のソースと、電源電位ＶＰＰとの間に、ＰＭＯＳトランジスタＰ１３を介挿し、そのゲートがインバータＩＶ９の出力端に接続された構成となっている。

このような構成を採ることで、入力信号が「Ｈ」レベルから「Ｌ」レベルに変化する際に、ＰＭＯＳトランジスタＰ５からノードＮＤ２に流れる電流を低減でき、より一層の動作の高速化および低消費電力化を図るとともに、ＮＭＯＳトランジスタＮ８のトランジスタサイズの縮小も可能となる。

＜Ｂ−６．変形例３＞
以上説明した実施の形態２の変形例３として、図１１に電圧変換回路２０Ｃの構成を示す。なお、図８、図９および図１０に示した電圧変換回路２０、２０Ａおよび２０Ｂと同一の構成については同一の符号を付し、重複する説明は省略する。

電圧変換回路２０Ｃは、電圧変換回路２０のＮＭＯＳトランジスタＮ６の代わりに、ＰＭＯＳトランジスタＰ６を接続し、そのゲートがインバータＩＶ１１の出力端に接続された構成と、ＰＭＯＳトランジスタＰ５のソースと、電源電位ＶＰＰとの間に、ＰＭＯＳトランジスタＰ１３を介挿し、そのゲートがインバータＩＶ９の出力端に接続された構成の両方を採用している。

このような構成を採ることによって、電圧変換回路２０Ｂと同様の効果を得ることができる。

＜Ｃ．実施の形態３＞
次に、図１２を用いて、本発明に係る実施の形態３の電圧変換回路について説明する。

＜Ｃ−１．装置構成＞
図１２に実施の形態３の電圧変換回路３０の構成を示す。なお、図３に示した電圧変換回路１０と同一の構成については同一の符号を付し、重複する説明は省略する。

図１２に示すように電圧変換回路３０は、ＰＭＯＳトランジスタＰ３のゲートをノードＮＤ１に接続する代わりに、入力端子ＩＮに接続し、ノードＮＤ１はＰＭＯＳトランジスタＰ３のドレインに接続される構成となっている。

＜Ｃ−２．装置動作＞
電圧変換回路３０では、ＰＭＯＳトランジスタＰ３のゲートには入力端子ＩＮの信号が与えられるので、入力端子ＩＮの入力信号が「Ｌ」レベルになるとＮＭＯＳトランジスタＮ７がオフするとともに、ＰＭＯＳトランジスタＰ３がオン状態となる。そのため、ノードＮＤ１の電位は電源電位ＶＰＰまで上昇する。

この場合、ＰＭＯＳトランジスタＰ４のしきい値電圧Ｖｔｈｐ４が、Ｖｔｈｐ３よりも小さくても、ＰＭＯＳトランジスタＰ４はオフすることは先に説明した通りである。

このため、ＮＭＯＳトランジスタＮ８はオンしていても、電源電位ＶＰＰから、ＰＭＯＳトランジスタＰ４を介して電流リークが発生することはない。

＜Ｃ−３．効果＞
以上説明したように、電圧変換回路３０においては、入力端子ＩＮの入力信号が「Ｌ」レベルになった場合に、ノードＮＤ１の電位を電源電位ＶＰＰにまで高めることができ、ＰＭＯＳトランジスタＰ３およびＰ４のしきい値電圧がずれている場合でも、ＰＭＯＳトランジスタＰ４をオフすることができて、ＰＭＯＳトランジスタＰ４を介しての電流リークを防止することができる。このため、低消費電力化を達成できる。

また、ＰＭＯＳトランジスタＰ３のゲートを入力端子ＩＮに接続するだけであるので、新たなトランジスタ等を加える必要がなく、装置構成が複雑になることを防止できる。

また、入力信号が「Ｌ」レベルから「Ｈ」レベルに変わるときに、ＰＭＯＳトランジスタＰ３からノードＮＤ１に流れる電流を低減できるので、動作の高速化および低消費電力化を促進するとともに、ＮＭＯＳトランジスタＮ６およびＮ７のトランジスタサイズの大型化の抑制が可能となる。

すなわち、例えば、ＶＰＰ＝５．０Ｖ、ＶＤＤ＝１．５Ｖの場合、ＰＭＯＳトランジスタＰ３のゲート・ソース間電圧Ｖｇｓは、入力信号が「Ｌ」レベルの場合は５．０Ｖ、「Ｈ」レベルの場合は３．５Ｖとなり、しきい値電圧Ｖｔｈｐ３が−０．８Ｖの場合、入力信号が「Ｌ」でも「Ｈ」でもＰＭＯＳトランジスタＰ３はオンすることになる。

入力信号が「Ｌ」レベルの場合の動作は上述した通りであるが、入力信号が「Ｌ」レベルから「Ｈ」レベルに変化した場合、ＮＭＯＳトランジスタＮ７がオン状態となり、ノードＮＤ１の電荷を基準電位ＶＳＳ側に放電して電位を下げようとするが、そのときのＰＭＯＳトランジスタＰ３のゲート・ソース間電圧Ｖｇｓは３．５Ｖであるので、入力信号が「Ｌ」レベルの場合に比べてＰＭＯＳトランジスタＰ３が流す電流は低減する。従って、ＮＭＯＳトランジスタＮ６およびＮ７のトランジスタサイズは、そのときのＰＭＯＳトランジスタＰ３の電流駆動能力に合わせて設定すれば良く、ＮＭＯＳトランジスタＮ６およびＮ７の大型化を抑制できる。

＜Ｃ−４．変形例１＞
以上説明した実施の形態３の変形例１として、図１３に電圧変換回路３０Ａの構成を示す。なお、図１２に示した電圧変換回路３０と同一の構成については同一の符号を付し、重複する説明は省略する。

電圧変換回路３０Ａにおいては、電圧変換回路３０のＮＭＯＳトランジスタＮ６の代わりに、ＰＭＯＳトランジスタＰ６を接続し、そのゲートがインバータＩＶ１１の出力端に接続された構成となっている。この構成によっても、電圧変換回路３０と同様の効果を得ることができる。

＜Ｃ−５．変形例２＞
以上説明した実施の形態３の変形例２として、図１４に電圧変換回路３０Ｂの構成を示す。なお、図１３に示した電圧変換回路３０と同一の構成については同一の符号を付し、重複する説明は省略する。

電圧変換回路３０Ｂにおいては、ＰＭＯＳトランジスタＰ５のソースと、電源電位ＶＰＰとの間に、ＰＭＯＳトランジスタＰ１３を介挿し、そのゲートがインバータＩＶ９の出力端に接続された構成となっている。

このような構成を採ることで、入力信号が「Ｈ」レベルから「Ｌ」レベルに変化する際に、ＰＭＯＳトランジスタＰ５からノードＮＤ２に流れる電流を低減でき、より一層の動作の高速化および低消費電力化を図るとともに、ＮＭＯＳトランジスタＮ８のトランジスタサイズの縮小も可能となる。

＜Ｃ−６．変形例３＞
以上説明した実施の形態３の変形例３として、図１５に電圧変換回路３０Ｃの構成を示す。なお、図１２、図１３および図１４に示した電圧変換回路３０、３０Ａおよび３０Ｂと同一の構成については同一の符号を付し、重複する説明は省略する。

電圧変換回路３０Ｃは、電圧変換回路３０のＮＭＯＳトランジスタＮ６の代わりに、ＰＭＯＳトランジスタＰ６を接続し、そのゲートがインバータＩＶ１１の出力端に接続された構成と、ＰＭＯＳトランジスタＰ５のソースと、電源電位ＶＰＰとの間に、ＰＭＯＳトランジスタＰ１３を介挿し、そのゲートがインバータＩＶ９の出力端に接続された構成の両方を採用している。

このような構成を採ることによって、電圧変換回路３０Ｂと同様の効果を得ることができる。

＜Ｄ．実施の形態４＞
次に、図１６を用いて、本発明に係る実施の形態４の電圧変換回路について説明する。

＜Ｄ−１．装置構成＞
図１６に実施の形態４の電圧変換回路４０の構成を示す。なお、図１２に示した電圧変換回路３０と同一の構成については同一の符号を付し、重複する説明は省略する。

図１６に示すように電圧変換回路４０においては、ＮＭＯＳトランジスタＮ６に並列にＰＭＯＳトランジスタＰ１４（第７のＭＯＳトランジスタ）が接続され、そのゲートをノードＮＤ２に接続した構成となっている。

＜Ｄ−２．装置動作＞
電圧変換回路４０では、ＰＭＯＳトランジスタＰ３のゲートには入力端子ＩＮの信号が与えられるので、入力端子ＩＮの入力信号が「Ｌ」レベルになるとＮＭＯＳトランジスタＮ７がオフするとともに、ＰＭＯＳトランジスタＰ３がオン状態となる。そのため、ノードＮＤ１の電位は電源電位ＶＰＰまで上昇する。

この場合、ＰＭＯＳトランジスタＰ４のしきい値電圧Ｖｔｈｐ４が、Ｖｔｈｐ３よりも小さくても、ＰＭＯＳトランジスタＰ４はオフすることは先に説明した通りである。

このため、ＮＭＯＳトランジスタＮ８はオンしていても、電源電位ＶＰＰから、ＰＭＯＳトランジスタＰ４を介して電流リークが発生することはない。

また、ＮＭＯＳトランジスタＮ６は、入力信号が「Ｌ」レベルから「Ｈ」レベルに変化した場合に非導通となって、ＰＭＯＳトランジスタＰ３からの電流リークを防止するために設けられているが、例えば、フラッシュメモリでは電源電位ＶＰＰの値を切り替えて使用することがあり、その場合にはＮＭＯＳトランジスタＮ６とＮ７との間のノードＮＤ３に電荷が蓄積され、高電圧状態となることがある。しかし、ＮＭＯＳトランジスタＮ６に並列にＰＭＯＳトランジスタＰ１４を接続することで、ＣＭＯＳ的な動作をすることになり、電荷の蓄積を防止できる。

すなわち、例えば、図１２に示した電圧変換回路３０においては、入力信号が「Ｌ」レベルの場合に、電源電位ＶＰＰを５Ｖから１０Ｖに切り替えた場合、ノードＮＤ１の電位は１０Ｖとなる。このとき、ＮＭＯＳトランジスタＮ６はオン状態、ＮＭＯＳトランジスタＮ７はオフ状態となっている。

ノードＮＤ３の電位は、ＮＭＯＳトランジスタＮ６がオンしているので、ノードＮＤ１の電位からＮＭＯＳトランジスタＮ６のしきい値電圧Ｖｔｈｎ６を引いた値にまで上昇する。例えば、Ｖｔｈｎ６＝０．８Ｖの場合、ノードＮＤ３の電位＝ＮＤ１電位−Ｖｔｈｎ６＝９．２Ｖに達する。

その後、電源電位ＶＰＰが５Ｖに戻ると、ノードＮＤ１の電位は５Ｖまで引き下げられる。このとき、ＮＭＯＳトランジスタＮ６のゲート電圧Ｖｇは電源電位ＶＰＰのレベル（５Ｖ）まで下がり、ＮＭＯＳトランジスタＮ６のゲート・ソース間電圧Ｖｇｓは０Ｖとなって、ソースがノードＮＤ１側となる。ここで、Ｖｇｓ＜Ｖｔｈｎ６となるためＮＭＯＳトランジスタＮ６がオフして、ノードＮＤ３には電位９．２Ｖが保持されてしまう。

その後、入力信号が「Ｌ」レベルから「Ｈ」レベルに変化すると、ＮＭＯＳトランジスタＮ７がオンするが、ノードＮＤ３の電位が９．２Ｖであるので、ソース・ドレイン間には９．２Ｖが印加されて、ＮＭＯＳトランジスタＮ７のオン耐圧を越えてしまい（耐圧違反）、ＮＭＯＳトランジスタＮ７に不具合が発生する可能性がある。

しかし、ＮＭＯＳトランジスタＮ６に並列にＰＭＯＳトランジスタＰ１４を接続することで、入力信号が「Ｌ」レベルの場合には、ＰＭＯＳトランジスタＰ１４のゲートが接続されるノードＮＤ２が０Ｖとなり、ＰＭＯＳトランジスタＰ１４がオンするので、この状態で電源電位ＶＰＰが５Ｖから１０Ｖに変化すると、ＰＭＯＳトランジスタＰ１４が、ノードＮＤ３の電位をノードＮＤ１と同電位にするので、電位は５Ｖに低下する。従って、ノードＮＤ３が高電圧状態となることが防止され、その後のスイッチング動作で耐圧違反が発生することが防止される。

また、図１３および図１５に示した電圧変換回路３０Ａおよび３０Ｃにおいては、ＮＭＯＳトランジスタＮ６の代わりにＰＭＯＳトランジスタＰ６を接続し、そのゲートがインバータＩＶ１１の出力端に接続された構成を採っている。この場合も、入力信号が「Ｌ」レベルの場合には、ＰＭＯＳトランジスタＰ６のゲートが接続されるインバータＩＶ１１の出力は０Ｖとなり、ＰＭＯＳトランジスタＰ６のゲート・ソース間電圧ＶｇｓはＮＤ１電位−０Ｖとなって、ＰＭＯＳトランジスタＰ６がオンし、ノードＮＤ３が高電圧状態となることを防止する効果を有している。これは、図５、図７、図９および図１１に示す、電圧変換回路１０Ａ、１０Ｃ、２０Ａおよび２０Ｃにおいても同様である。

＜Ｄ−３．効果＞
以上説明したように、電圧変換回路４０においては、入力端子ＩＮの入力信号が「Ｌ」レベルになった場合に、ノードＮＤ１の電位を電源電位ＶＰＰにまで高めることができ、ＰＭＯＳトランジスタＰ３およびＰ４のしきい値電圧がずれている場合でも、ＰＭＯＳトランジスタＰ４をオフすることができて、ＰＭＯＳトランジスタＰ４を介しての電流リークを防止することができる。このため、低消費電力化を達成できる。

また、フラッシュメモリなどに適用する場合に、電源電位ＶＰＰの値を切り替えて使用する場合でも、ＮＭＯＳトランジスタＮ６とＮ７との間のノードＮＤ３に電荷が蓄積され、高電圧状態となることが防止され、その後のスイッチング動作でＮＭＯＳトランジスタＮ７に耐圧違反が発生することが防止される。

本発明に対する比較例の電圧変換回路の構成を示す図である。 本発明に対する比較例の電圧変換回路の動作を説明する信号波形図である。 本発明に係る実施の形態１の電圧変換回路の構成を示す図である。 本発明に係る実施の形態１の電圧変換回路の動作を説明する信号波形図である。 本発明に係る実施の形態１の変形例１の電圧変換回路の構成を示す図である。 本発明に係る実施の形態１の変形例２の電圧変換回路の構成を示す図である。 本発明に係る実施の形態１の変形例３の電圧変換回路の構成を示す図である。 本発明に係る実施の形態２の電圧変換回路の構成を示す図である。 本発明に係る実施の形態２の変形例１の電圧変換回路の構成を示す図である。 本発明に係る実施の形態２の変形例２の電圧変換回路の構成を示す図である。 本発明に係る実施の形態２の変形例３の電圧変換回路の構成を示す図である。 本発明に係る実施の形態３の電圧変換回路の構成を示す図である。 本発明に係る実施の形態３の変形例１の電圧変換回路の構成を示す図である。 本発明に係る実施の形態３の変形例２の電圧変換回路の構成を示す図である。 本発明に係る実施の形態３の変形例３の電圧変換回路の構成を示す図である。 本発明に係る実施の形態４の電圧変換回路の構成を示す図である。

符号の説明

ＩＮ 入力端子、ＯＵＴ 出力端子、ＮＤ１，ＮＤ２，ＮＤ３ ノード。

Claims (7)

1. 第１の論理レベルが基準電位であり、第２の論理レベルが第１の電源電位である入力信号を、第１の論理レベルが前記基準電位であり、第２の論理レベルが第２の電源電位である出力信号に変換する電圧変換回路であって、
   前記第２の電源電位と前記基準電位との間に、前記第２の電源電位側から順に直列に接続された、第１、第２および第３のＭＯＳトランジスタと、
   前記第２の電源電位と前記基準電位との間に、前記第２の電源電位側から順に直列に接続された、第４および第５のＭＯＳトランジスタと、
   前記第４および第５のＭＯＳトランジスタの接続ノードである第２のノードに接続され、前記入力信号が前記第１の論理レベルから、前記第２の論理レベルに変化する場合にオンして、前記第２のノードの電位を第２の電源電位に固定する第６のトランジスタと、
   前記第３のＭＯＳトランジスタのゲートに入力端が接続され、前記第５のＭＯＳトランジスタのゲートに出力端が接続され、前記第１の電源電位で駆動する第１のインバータと、
   前記第２のノードに入力端が接続され、前記第２の電源電位で駆動する第２のインバータと、
   前記第２のインバータの出力端に入力端が接続され、出力端が、前記出力信号を出力する出力端子となる前記第２の電源電位で駆動する第３のインバータとを、備え、
   前記第１、第４および第６のＭＯＳトランジスタは第１導電型、前記第２、第３および第５のＭＯＳトランジスタは第２導電型であって、
   前記第６のトランジスタのゲートは、前記第２のインバータの出力端に接続され、
   前記入力信号が入力される入力端子は、前記第１のインバータの前記入力端に接続され、
   前記第４のＭＯＳトランジスタのゲートである第１のノードは、前記第１のＭＯＳトランジスタのドレインに接続され、
   前記第１のＭＯＳトランジスタのゲートには、少なくとも前記入力信号が前記第１の論理レベルである場合に、前記第１のＭＯＳトランジスタをオン状態とする第１の信号が与えられ、
   前記第２のＭＯＳトランジスタのゲートには、前記入力信号が前記第１の論理レベルである場合に前記第２のＭＯＳトランジスタをオン状態とする第２の信号が与えられる、電圧変換回路。
2. 前記第１および第２導電型は、それぞれＰ型およびＮ型であって、
   前記第１のＭＯＳトランジスタのゲートは前記基準電位に接続され、前記第１の信号は、前記第１の論理レベルの信号である、請求項１記載の電圧変換回路。
3. 前記第１および第２導電型は、それぞれＰ型およびＮ型であって、
   前記第１のＭＯＳトランジスタのゲートは前記入力端子に接続され、前記第１の信号は、前記入力信号である、請求項１記載の電圧変換回路。
4. 前記第１および第２導電型は、それぞれＰ型およびＮ型であって、
   前記第２のＭＯＳトランジスタは前記第２導電型であって、
   前記第２のＭＯＳトランジスタに並列に接続された第１導電型の第７のＭＯＳトランジスタをさらに備え、
   前記第２のＭＯＳトランジスタのゲートは、前記第２のインバータの前記出力端に接続され、前記第２の信号として前記第２のインバータの出力が与えられ、
   前記第７のＭＯＳトランジスタのゲートは、前記第２のインバータの前記入力端に接続される、請求項１記載の電圧変換回路。
5. 前記第１および第２導電型は、それぞれＰ型およびＮ型であって、
   前記第２のＭＯＳトランジスタは前記第１導電型であって、
   前記第２のＭＯＳトランジスタのゲートは、前記出力端子に接続され、前記第２の信号として前記出力信号が与えられる、請求項２または請求項３に記載の電圧変換回路。
6. 前記第１および第２導電型は、それぞれＰ型およびＮ型であって、
   前記第２の電源電位と、前記第６のＭＯＳトランジスタのソースとの間に接続された、第１導電型の第８のＭＯＳトランジスタをさらに備え、
   前記第８のＭＯＳトランジスタのゲートは、前記第１のインバータの前記出力端に接続される、請求項２または請求項３記載の電圧変換回路。
7. 前記第１および第２導電型は、それぞれＰ型およびＮ型であって、
   前記第２のＭＯＳトランジスタは前記第１導電型であって、
   前記第２のＭＯＳトランジスタのゲートは、前記出力端子に接続され、前記第２の信号として前記出力信号が与えられ
   前記第２の電源電位と、前記第６のＭＯＳトランジスタのソースとの間に接続された、第１導電型の第８のＭＯＳトランジスタをさらに備え、
   前記第８のＭＯＳトランジスタのゲートは、前記第１のインバータの前記出力端に接続される、請求項２または請求項３に記載の電圧変換回路。

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