KR20150101926A - 레벨 변환 회로 및 방법 - Google Patents

Abstract

상위 입력 레벨과 하위 입력 레벨 중에서 한 개를 갖는 입력신호에 응답하여 상위 출력 레벨과 하위 출력 레벨 중에서 한 개를 갖는 출력신호를 생성하는 레벨 변환회로가 제공된다. 레벨 변환회로는, 상위 및 하위 입력 레벨들 사이에서의 입력신호의 천이에 응답하여, 상위 입력 레벨을 향해 임시 출력신호의 상승 천이를 출력 라인 상에 출력하는 입력회로를 갖는다. 출력 제어회로는 임시 출력신호의 상승 천이를 검출하고 출력신호를 상위 출력 레벨로 끌어올린다. 이와 같은 구성은 DC 누설 경로가 없이 신속한 레벨 변환을 허용한다

Description

레벨 변환 회로 및 방법{LEVEL CONVERSION CIRCUIT AND METHOD}

본 발명은 집적회로 분야에 관한 것이다. 특히, 본 발명은 레벨 변환 회로 및 방법에 관한 것이다.

집적회로에 있어서 서로 다른 상위/하위 전압 레벨을 갖는 서로 다른 전압 도메인에서의 신호들 사이에서 변환하는데 (레벨 시프터로도 알려진) 레벨 변환회로가 유용하다. 더 작은 상위 전압을 갖는 도메인으로부터 더 큰 상위 전압을 갖는 도메인으로, 또한 더 큰 상위 전압을 갖는 도메인으로부터 더 작은 상위 전압을 갖는 도메인으로 전환할 수 있는 레벨 변환회로를 제공하는 것이 요구되는 경우도 있다. 이와 같은 종류의 기존의 집적회로 레벨 변환회로는, 상위 전력 레일(power rail)과 하위 전력 레일 사이에 직접적인 누설 경로를 갖기 때문에 소비전력 증가를 일으키거나, 이와 같은 누설 문제를 해소하기 위한 추가적인 회로, 즉 추가적인 지연을 필요로 한다는 점에서 문제를 갖고 있다. 지연은 입력신호의 변화에 대해 레벨 변환회로의 출력신호가 느리게 응답하는 것을 의미하므로, 고성능 회로에 문제가 된다.

본 발명은, 전술한 문제를 해소하여, 하위로부터 상위로 또는 상위로부터 하위로의 레벨 변환을 제공할 수 있으며 종래의 회로에 비해 향상된 성능 및 전력 효율을 제공할 수 잇는 레벨 변환회로를 제공하는 것을 목적으로 한다.

일면에 따르면, 본 발명은, 상위 입력 레벨과 하위 입력 레벨 중에서 한 개를 갖는 입력신호에 응답하여, 상위 출력 레벨 및 하위 출력 레벨 중에서 한 개를 갖는 출력신호를 출력 라인에 생성하는 레벨 변환회로로서,

상기 상위 입력 레벨을 공급하기 위해 제 1 공급 노드에 접속되고, 상기 입력신호를 수신하는 입력과 상기 출력 라인에 접속된 출력을 갖고, 상기 상위 입력 레벨 및 상기 하위 입력 레벨 중에서 한 개를 갖는 임시 출력신호를 상기 출력 라인에 출력하도록 구성되고, 상기 상위 입력 레벨과 상기 하위 입력 레벨 사이에서의 상기 입력신호의 제 1 천이(transition)에 응답하여 상기 상위 입력 레벨을 향해 상기 임시 출력신호의 상승 천이(rising transition)를 출력하도록 구성된 입력회로와,

상기 출력 라인과 상기 상위 출력 레벨을 공급하기 위한 제 2 공급 노드에 접속되고, 상기 출력 라인 상에서의 상기 임시 출력신호의 상기 상승 천이를 검출하고, 상기 임시 출력신호의 상기 상승 천이의 검출에 응답하여, 상기 출력 라인 상의 출력신호를 상기 상위 출력 레벨로 끌어올리도록 구성된 출력 제어회로를 구비한 레벨 변환회로를 제공한다.

레벨 변환회로는, 상위 입력 레벨 및 하위 입력 레벨 중에서 한 개를 갖는 입력신호를 상위 출력 레벨과 하위 출력 레벨 중에서 한 개를 갖는 출력신호로 변환한다. 상위 출력 레벨은 상위 입력 레벨보다 크거나 작을 수 있다. 레벨 변환회로는, 상위 입력 레벨을 공급하기 위한 제 1 공급 노드에 접속되고 입력신호를 수신하는 입력과 출력신호를 전달하기 위한 출력 라인에 접속된 출력을 갖는 입력회로를 갖는다. (상위 입력 레벨로부터 하위 입력 레벨로 또는 하위 입력 레벨로부터 상위 입력 레벨로의) 입력신호의 제 1 천이에 응답하여, 입력회로는 상위 입력 레벨을 향해 출력 라인 상의 임시 출력신호의 상승 천이를 출력한다. 또한, 출력 제어회로가 출력 라인에 접속되고 상위 출력 레벨을 공급하기 위한 제 2 공급 노드에 접속된다. 출력 제어회로는, 입력회로에 의해 제공된 임시 출력신호의 상승 천이를 검출하고, 출력 라인 상의 출력신호를 상위 출력 레벨로 끌어올린다.

본 발명의 발명자들은, 회로 소자에 공급된 공급 전압보다 작은 상위 전압 레벨을 갖는 신호로 이 회로 소자가 구동되면 종래기술에서의 누설 문제가 발생하기 쉽다고 하는 것을 인식하였다. 본 발명의 레벨 변환회로의 입력회로는 상위 출력 레벨이 아니라 상위 입력 레벨을 공급하기 위한 공급 노드에 접속되기 때문에, 입력신호가 하이일 때, 이 입력신호가 입력회로에 대한 공급 전압과 동일한 레벨에 위치하므로, 누설 경로가 발생하지 않는다. 그러나, 이것은, 입력회로가 레벨 변환회로에 대해 바람직한 상위 출력 레벨의 출력신호가 아니고 상위 입력 레벨의 임시 출력신호를 출력하게 된다는 것을 의미한다. 이때, 출력 제어회로가 출력신호를 상위 출력 레벨까지 끌어올릴 수 있기 때문에 이것은 문제가 되지 않는다. 출력 제어회로가 출력 라인의 임계 경로(critical path)에서 벗어날 수 있으므로, 출력신호를 크게 지연시키지 않는다. 입력회로는 출력 라인에 직접 접속되어 출력 라인 상의 신호를 상위 입력 레벨을 행해 끌어올리는 것을 개시할 수 있으며, 이것이 출력 제어회로에 의해 검출되면, 출력 제어회로가 출력신호를 상위 출력 레벨로 끌어올린다.

입력회로는, 입력신호의 제 1 천이(이것은 상위/하위 입력 레벨 사이에서의 상승 또는 하강 천이일 수 있다)에 응답하여 출력 라인 상에 임시 출력신호의 상승 천이를 출력하는 임의의 회로가 될 수 있다.

예를 들면, 입력회로는, 하위 입력 레벨로부터 상위 입력 레벨로의 입력신호의 상승 천이에 응답하여 임시 출력신호의 상승 천이를 출력하는 버퍼를 구비해도 된다.

이와 달리, 입력회로는, 입력신호의 제 1 천이가, 임시 출력신호의 상승 천이를 기동하는, 상위 입력 레벨로부터 하위 입력 레벨로의 하강 천이가 되도록 하는 인버팅회로를 구비해도 된다. 인버터는 구현이 간단하고 비교적 전력 및 면적 효율이 높을 수 있다. 또한, 인버터는 다른 종류의 회로에 비해 비교적 지연을 제공하지 않는다.

입력신호의 제 1 천이에 응답하여, 입력회로는 임시 출력신호의 상승 천이를 출력한다. 한편, 제 1 천이와 반대 방향의 입력신호의 제 2 천이에 대해서는, 입력회로가 하위 입력 레벨을 향해 임시 출력신호의 하강 천이를 출력한다.

하위 입력 레벨이 하이 출력 레벨과 동일한 경우가 자주 있다. 이와 같은 경우에는, 입력회로에 의해 출력된 임시 출력신호의 하강 천이가 하위 출력 레벨을 향해 출력신호를 내린다. 하위 입력 레벨과는 다른 하위 출력 레벨을 원하는 경우에는, 추가적인 출력 제어회로가 설치되어 입력회로에 의해 출력된 임시 출력신호의 하강 천이를 검출한 후 하강 천이의 검출에 응답하여 하위 출력 레벨로 출력 라인을 끌어내린다.

일 실시예에서는, 입력회로가 출력 제어회로가 출력 라인 상에서 직렬이 되지 않도록 배치된다. 출력 제어회로 상의 입력회로가 출력 라인에 독립적으로 접속됨으로써, 입력회로의 출력이 출력 제어회로를 통과하지 않고 출력 라인의 레벨에 직접 영향을 미칠 수 있다.

하위 입력 레벨과 하이 출력 레벨이 동일한 경우에, 출력 제어회로는, 상위 출력 레벨로 출력 라인을 끌어올리는 풀업(pull)부를 구비하지만, 출력 라인을 하위 출력 레벨로 끌어내리는 풀다운부를 갖지 않는다.

출력 라인이 입력회로의 출력과 동일한 레벨에 있도록 레벨 변환회로가 구성되어도 된다. 따라서, 입력회로가 천이를 출력하면, 이것이 출력 라인에 직접적으로 영향을 미치고, 출력 제어회로가 상위 출력 레벨로 출력 라인을 끌어올리면, 이것은 입력회로의 출력의 레벨에 영향을 미친다.

입력회로가 임시 출력신호의 상승 천이를 이미 개시한 후에 출력회로가 출력신호를 상위 출력 레벨로 끌어올려도 된다.

입력신호와 입력회로를 거친 지연에 대응하는 출력신호 사이에 단일의 스테이지 지연이 있을 수 있다. 출력 제어회로는 입력신호에 대한 출력신호의 지연에 크게 영향을 미칠 필요가 없다.

일 실시예에서는, 신호 라인 상의 임시 출력신호의 상승 천에 응답하여 제 1 공급 노드로부터 입력회로를 격리하기 위해 격리회로가 설치된다. 이와 같은 구성은 출력신호의 스위칭을 가속화하는데 유용할 수 있다. 임시 출력신호의 상승 천이기 검출되면 제 1 공급 노드로부터 입력회로를 격리함으로써, 입력회로가 출력신호를 상위 입력 레벨로 더 이상 끌어올리려고 시도할 필요가 없기 때문에, 출력 제어회로가 출력 라인을 상위 출력 레벨로 더 빠르게 끌어올릴 수 있다. 따라서, 입력회로의 경쟁을 제거함으로써, 상위 출력 레벨로의 천이가 가속화된다. 다른 실시예에서는, 격리회로를 생략하고, 그 대신에, 입력회로가 액티브 상태로 유지되더라도 출력 제어회로가 입력회로의 끌어올림(pull)을 극복할 수 있도록, 입력회로와 출력 제어회로 내부의 트랜지스터들의 상대적인 크기를 설정한다.

일부의 경우에는, 출력 라인 상의 임시 출력신호의 상승 천이에 응답하여, 격리회로가 제 1 공급 노드로부터 입력회로를 격리하기 전에 출력 제어회로가 출력신호를 상위 출력 레벨을 향해 끌어올리기 시작한다. 이와 같은 구성은, 입력회로가 제 1 공급 노드로부터 격리되기 전에 출력 제어회로가 이미 활성이 되도록 보장함으로써, 상위 출력 레벨로의 전환이 성공적으로 계속 행해진다.

출력 제어회로는, 출력 라인과 제 2 공급 노드 사이에 접속된 적어도 한 개의 출력 제어 트랜지스터를 구비해도 된다. 출력 제어 트랜지스터는, 출력 라인 상에서의 임시 출력신호의 상승 천이에 응답하여 통전 상태에서 동작하고, 출력 라인 상의 출력신호의 하위 출력 레벨 또는 하위 입력 레벨을 향한 천이 후에 더 작은 통전 상태에서 동작한다. 출력 제어회로를 구성하는 간단한 방법은, 출력 제어 트랜지스터를 p형 트랜지스터로서 설치하고, 출력 라인 상의 신호를 반전하고 반전된 신호를 p형 출력 제어 트랜지스터의 게이트에 출력하는 출력 인버팅회로를 더 설치하는 것이다. 이와 같은 구성은, 비교적 적은 회로 면적과 적은 수의 부품을 사용하여 출력 제어회로의 기능을 제공한다. 출력 라인 상의 신호를 반전하는 인버팅회로는, 예를 들어, 인버터이거나, 또는 추가적인 제어신호를 수신하는 NAND 게이트일 수 있으며, 이 추가적인 제어신호는, 이 제어신호가 1의 값을 가질 때, NAND 게이트가 인버터로서 동작하도록 하지만, 0일 때에는, NAND 게이트의 출력을 1로 고정하여 p형 제어 트랜지스터를 디스에이블시킴으로써, 출력 라인의 풀업이 발생하지 않게 한다. NAND 게이트는, 예를 들면, 출력 제어회로가 디스에이블되어 동적 스위칭 전력을 절감하는 전력 절감 모드를 구현하는데 유용할 수 있다.

출력 제어 트랜지스터 이외에, 출력 제어회로는, 출력 라인과 제 2 공급 노드 사이에 출력 제어 트랜지스터와 직렬 연결된 컷오프 트랜지스터를 가질 수 있다. 컷오프 트랜지스터는, 입력신호를 수신하고, 입력신호의 제 1 천이(임시 출력신호의 상승 천이를 기동하는 천이)에 응답하여 통전 상태에서 동작하고, 입력신호의 반대의 천이에 응답하여 더 작은 통전 상태에서 동작한다. 컷오프 트랜지스터는, 출력신호가 로우로 전환될 때 성능을 가속화하는데 유용하다. 입력회로는 출력신호를 하위 입력 레벨로 끌어내리는 풀다운부를 가져도 된다. 컷오프 트랜지스터는, 입력회로의 풀다운부 내부의 한 개 이상의 트랜지스터들에 대한 출력 제어 트랜지스터의 사이즈에 대한 제약을 없애기 때문에, 레벨 변환회로의 회로 설계를 단순화한다. 컷오프 트랜지스터가 설치되지 않는다면, 입력회로의 풀다운부가 출력신호를 하위 입력 레벨로 전환할 때 출력 제어 트랜지스터의 끌어내림의 경쟁을 극복할 수 있도록 하는 사이즈가 되어야 할 것이다. 컷오프 트랜지스터는, 출력신호를 하위 출력 레벨로 전환하고자 할 때, 제 2 공급 노드와 출력 라인 사이의 통전 경로를 파괴함으로써 이 제약을 없앰으로써, 트랜지스터들의 상대적인 사이즈에 무관하게, 입력회로의 풀다운부가 출력 제어회로부터의 경쟁과 마주치지 않는다.

일부의 경우에, 입력회로는 2가지 종류 이상의 입력신호에 응답한다. 예를 들어, 모두가 레벨 시프트될 필요가 있는 다수의 다른 종류의 제어신호가 존재할 수 있으며, 입력신호들 중에서 선택된 한 개의 입력신호에 근거하여 생성된 공통 출력신호를 출력하기 위해 이들 다른 신호들 사이에서 동일한 레벨 시프터를 공유할 수 있다. 예를 들어, 제 1 및 제 2 입력신호에 대해, 제 1 입력신호의 제 1 천이가 존재할 때, 임시 출력신호의 상승 천이가 출력 라인 상에 출력되도록, 입력회로가 이들 입력신호 중에서 한 개를 다른 것보다 우선적으로 처리해도 된다. 제 1 천이와 반대 방향으로 제 1 입력신호의 제 2 천이 이후에, 상위 및 하위 입력 레벨들 사이에 제 2 입력신호의 소정의 천이가 존재하는 경우에, 입력회로가 출력 라인 상에 임시 출력신호의 상승 천이를 출력해도 된다. 따라서, 제 1 입력신호가 제 2 천이를 겪으면(상위/하위 입력 레벨 중에서 소정의 입력 레벨에 있으면) 제 2 입력신호가 출력신호의 상태에만 영향을 미칠 것이다. 컷오프 트랜지스터가 설치되는 경우에, 입력신호들 중에서 한 개에 각각 대응하여 복수의 컷오프 트랜지스터들이 설치되는 경우를 제외하고는, 출력 제어회로가, 얼마나 많은 수의 입력신호들이 입력회로에 의해 수신되는지에 무관하게 동일하게 동작해도 된다.

레벨 변환회로는 상위 입력 레벨보다 높은 상위 출력 레벨을 지원해도 되고, 상위 입력 레벨보다 낮은 상위 출력 레벨을 지원해도 된다. 이와 같은 구성은 이들 변환들 중에서 한 개를 위해서만 설계된 수많은 종류의 레벨 변환회로와는 다르다. 이들 두가지 종류의 변환을 지원하는 회로를 제공할 때에는, 일방향으로만 변환을 지원하는 레벨 변환회로에 대해서는 발생하지 않는, 전술한 누설/지연 문제 등의 고려할 많은 사안이 존재한다.

다른 일면에 따르면, 본 발명은, 전술한 레벨 변환회로를 구비한 집적회로를 제공한다. 집적회로는, 더 높은 도메인의 신호와 더 낮은 도메인의 신호 사이에서의 (양쪽 방향으로의) 변환이 필요한 서로 다른 전력 도메인들을 갖는 임의의 회로일 수 있다.

레벨 변환회로는, 데이터를 기억하는 메모리 셀들을 갖는 메모리 집적회로에 특히 유용하다. 예를 들어, 메모리는, 이 메모리가 하위 또는 상위 전압 레벨에서 동작할 수 있는 다양한 전력 절감 동작 모드를 가져도 된다. 워드선 또는 더미 워드선 등의 메모리에 대한 제어신호는, 다른 전압 도메인으로부터의 입력신호에 근거를 둘 수 있으므로, 레벨 변환회로는 입력 제어신호를 메모리가 사용하고 있는 전력 절감 모드에 적합한 레벨의 제어신호로 변환하는데 유용할 수 있다. 다양한 다른 전압 레벨을 포함할 수 있는 메모리에 대한 전력 절감 모드의 유연한 선택을 허용하기 위해, 본 발명의 레벨 변환회로는, 고성능 메모리 소자에 중요한, 소비전력 절감과 향상된 성능을 갖고 상위 및 하위 전압 도메인을 모두 변환할 수 있으므로, 본 발명의 레벨 변환회로는 매우 유용하다.

일 실시예에서, 메모리 집적회로는, 더미 워드선과, 타이밍 제어신호에 응답하여 더미 워드선 위에 전파된 더미 워드선 신호에 근거하여 (메모리의 비트선을 감지하는 센스 증폭기의 비활성화 등의) 메모리 집적회로 내부에서의 동작 타이밍을 제어하는 제어회로를 갖는다. 레벨 변환회로는 타이밍 제어신호를 더미 워드선 신호로 변환하는데 유용하므로, 주어진 상위 입력 레벨에 있는 단일의 타이밍 제어신호를 활성 전력 모드에서 메모리에 의해 사용된 상위 전압 레벨에 의존하여 다양한 전압 레벨들의 더미 워드선 신호로 변환할 수 있다.

메모리 집적회로는 메모리 셀의 서로 다른 행들에 대응하는 워드선들을 가지며, 각각의 워드선은, 이 행에 있는 메모리 셀을 선택하도록 워드선 상의 워드선 신호를 어서트(assert)하기 위한 워드선 드라이버를 갖는다. 전력 게이팅 회로가 게이팅 제어신호에 응답하여 워드선 드라이버를 전원 노드에 선택적으로 접속함으로써, 전원 노드로부터 워드선 드라이버를 격리하여 전력을 절감할 수 있다. 워드선 드라이버에 대한 전원 노드가 게이팅 제어신호와 다른 레벨에 있을 수 있으므로, 게이팅 제어신호로부터 전력 게이팅 회로에 공급하기 위해 필요한 전압 레벨을 갖는 출력신호로 변환하는데 본 발명의 레벨 변환회로가 사용될 수 있다.

다른 일면에 따르면, 본 발명은, 메모리 컴파일러 컴퓨터 프로그램과 관련된 메모리 아키텍처로부터 메모리 소자의 인스턴스(instance)를 생성하도록 컴퓨터를 제어하는 메모리 컴파일러 컴퓨터 프로그램을 기억하는 컴퓨터 판독가능한 기록매체를 제공하며, 메모리 아키텍처는 회로 소자들의 정의(definition)와 이들 회로 소자를 결합하기 위한 데이터 정의 규칙을 명시하여, 생성된 인스턴스가 전술한 레벨 변환회로를 구비한 메모리 소자를 명시한다. 기억매체는 비일시적인 매체이어도 된다.

메모리 컴파일러를 사용하여, 메모리에 포함시킬 회로 소자들과 이들 회로 소자들을 결합하기 위한 규칙들을 정의하는 명시된 메모리 아키텍처와, 메모리 어레이의 사이즈 등의 생성할 메모리 인스턴스의 사용자 정의 속성에 의해 주어진 요구 사양(requirement specification)에 근거하여 메모리 인스턴스를 생성할 수 있다. 메모리 컴파일로는 메모리 인스턴스 내부에 전술한 레벨 변환회로를 포함하도록 구성되어도 된다.

본 발명은, 자동화 설계 도구에 의해 집적회로 레이아웃에 포함시킬 표준 셀들을 제공하는 표준 셀 라이브러리에 사용될 수도 있다. 표준 셀 라이브러리는 전술한 레벨 변환회로에 대응하는 셀을 포함한다. 셀 라이브러리는 비일시적인 기록매체에 기억되어도 된다.

또 다른 일면에 따르면, 본 발명은, 상위 입력 레벨과 하위 입력 레벨 중에서 한 개를 갖는 입력신호에 응답하여, 상위 출력 레벨 및 하위 출력 레벨 중에서 한 개를 갖는 출력신호를 출력 라인에 생성하는 레벨 변환회로로서,

입력신호를 수신하고, 상기 상위 입력 레벨을 공급하기 위해 제 1 공급 노드에 접속되고, 상기 출력 라인에 접속된 출력을 갖고, 상기 상위 입력 레벨 및 상기 하위 입력 레벨 중에서 한 개를 갖는 임시 출력신호를 상기 출력 라인에 출력하도록 구성되고, 상기 상위 입력 레벨과 상기 하위 입력 레벨 사이에서의 상기 입력신호의 제 1 천이에 응답하여 상기 상위 입력 레벨을 향해 상기 임시 출력신호의 상승 천이를 출력하도록 구성된 입력수단과,

상기 출력 라인 상에서의 상기 임시 출력신호의 상기 상승 천이를 검출하고, 상기 임시 출력신호의 상기 상승 천이의 검출에 응답하여, 상기 출력 라인 상의 출력신호를 상기 상위 출력 레벨로 끌어올리고, 상기 출력 라인과 상기 상위 출력 레벨을 공급하기 위한 제 2 공급 노드에 접속된 출력 제어수단을 구비한 레벨 변환회로를 제공한다.

또 다른 일면에 따르면, 본 발명은, 상위 입력 레벨과 하위 입력 레벨 중에서 한 개를 갖는 입력신호에 응답하여, 상위 출력 레벨 및 하위 출력 레벨 중에서 한 개를 갖는 출력신호를 출력 라인에 생성하는 레벨 변환방법으로서,

상기 입력신호를 수신하는 단계와,

상기 상위 입력 레벨과 상기 하위 입력 레벨 사이에서의 상기 입력신호의 제 1 천이에 응답하여, 상기 상위 입력 레벨을 향해 상기 임시 출력신호의 상승 천이를 상기 출력 라인에 출력하는 단계와,

상기 임시 출력신호의 상기 상승 천이를 검출하는 단계와,

상기 출력 라인 상의 상기 임시 출력신호의 상기 상승 천이의 검출에 응답하여, 상기 출력 라인 상의 출력신호를 상기 상위 출력 레벨로 끌어올리는 단계를 포함하는 레벨 변환방법을 제공한다.

본 발명의 또 다른 발명내용, 특징 및 이점은 다음의 첨부도면을 참조하여 주어지는 이하의 상세한 설명으로부터 명백해질 것이다.

도 1은 적어도 한 개의 레벨 변환회로를 구비한 메모리 집적회로를 개략적으로 나타낸 것이다.
도 2 및 도 3은 종래의 레벨 변환회로를 나타낸 것이다.
도 4는 본 발명에 따른 제 1 실시예의 레벨 변환회로를 개략적으로 나타낸 것이다.
도 5 및 도 6은 도 4의 레벨 변환회로의 동작을 나타낸 것이다.
도 7 내지 도 10은 입력신호에 응답하여 출력신호를 발생하는 레벨 변환회로를 나타낸 시뮬레이션 결과이다.
도 11은 레벨 변환회로의 제 2 실시예를 나타낸 것이다.
도 12는 레벨 변환회로를 포함하는 메모리 인스턴스를 컴파일하는 메모리 컴파일러의 일례를 나타낸 것이다.
도 13은 레벨 변환회로에 대응하는 표준 셀을 포함하는 표준 셀 라이브러리를 사용하는 자동화된 집적회로 설계 처리의 일례를 나타낸 것이다.

도 1은 행 및 열로 배치되는 메모리 셀들(4)의 어레이를 갖는 메모리 집적회로(2)를 개략적으로 나타낸 것이다. 도 1에는 행당 3개의 셀(4)과 열당 3개의 셀(4)이 도시되어 있지만, 각각의 행 또는 열에 이와 다른 수의 셀이 설치되어도 된다는 것은 자명하다. 각각의 메모리 셀은, 쌍안정형으로 제 1 인버터가 0을 출력하고 제 2 인버터가 1을 출력하는 제 1 상태와 제 1 인버터가 1을 출력하고 제 2 인버터가 0을 출력하는 제 2 상태에 놓일 수 있는 래치를 구성하는 한쌍의 교체 접속된 인버터들(6)을 구비한다. 제 1 및 제 2 상태는 논리 '0' 및 논리 '1' 또는 이것의 역을 각각 표시하는 것으로 생각해도 된다.

셀들의 각각의 열은 이 열에 있는 메모리 셀들을 판독 및 기록하는데 사용되는 한쌍의 상보적인 비트선들(8)(nl, bnl)을 갖는다. 각각의 셀(4)은 이 셀을 포함하는 행에 대응하는 워드선(12)에 접속되는 게이트들을 갖는 한쌍의 액세스 트랜지스터들(10)을 거쳐 대응하는 열의 비트선들(8)에 접속된다. 각각의 워드선은 이 워드선(12) 상의 워드선 신호를 구동하는 관련된 워드선 드라이버(14)를 갖는다. 판독 동작중에 비트선들(8)의 상태를 감지하고 기록 동작중에는 비트선들(8) 위에 셀(4)에 기록할 값들을 출력하기 위해, 한 세트의 센스 증폭기들/비트선 드라이버들(16)이 비트선들(8)에 접속된다.

선택된 메모리 셀(4)의 상태를 판독하기 위해, 셀들의 대응하는 행의 워드선(12)이 이 행에 대한 워드선 드라이버(14)에 의해 어서트되어, 선택된 행 내부의 모든 셀들에 대한 제어 트랜지스터들(10)을 온시킨다. 이것은 선택된 셀(4)을 이 선택된 셀을 포함하는 열에 대한 대응하는 비트선들(8)에 접속한다. 센스 증폭기(16)는 선택된 셀을 포함하는 열에 대한 비트선들(8)의 상태를 검출하고, 비트선들 중에서 어느 것이 0이고 비트선들 중에서 어느 것이 1인지에 따라, 0 또는 1의 셀 상태를 결정할 수 있다. 센스 증폭기(16)는 서로 다른 열들에 대한 비트선들(8)을 감지함으로써 동일한 사이클에 동일한 행에 있는 다수의 셀들을 판독할 수 있다.

선택된 메모리 셀(4)에 기록하기 위해, 대응하는 행의 워드선이 마찬가지로 어스트되지만, 이때에는 비트선 드라이버들(16)이 선택된 열에 대한 비트선들(8) 위에 '1' 및 '0'을 어스트하고, 비트선들 중에서 어느 것이 0이고 어느 것이 1인지에 따라, 이것이 어서트된 워드선(12)과 선택된 비트선들(8)의 교점에 잇는 셀(4)이 '0' 또는 '10의 셀 상태로 설정되도록 한다. 마찬가지로, 대응하는 셀들(4)에 기록할 값들로 서로 다른 열들에 대한 다수의 쌍의 비트선들(8)을 어서트함으로써, 동일한 사이클에 동일한 행에 있는 다수의 셀(4)에 기록하는 것이 가능하다.

이때, 다른 종류의 메모리 아키텍처가 사용될 수도 있으며, 메모리 집적회로(2)는 간략을 기하기 위해 도 1에는 도시하지 않은 다른 특징들을 가져도 된다는 것은 자명하다.

정규의 워드선들(12) 이외에, 메모리 집적회로(2)는 메모리 내부의 동작 타이밍들을 제어하는 더미 워드선(20)을 갖는다. 예를 들어, 전력을 절감하기 위해서는, 메모리 셀들을 판독할 때, 가능한한 적은 시간 동안 활성 상태에서 센스 증폭기들(16)을 동작시키는 것이 바람직하다. 타이밍 제어신호(22)(ngtp)를 사용하여 판독처리의 개시를 기동하여 센스 증폭기들(16)을 활성화할 수 있다. 그러나, 센스 증폭기들(16)이 언제 비트선들(8)의 감지를 정지해야 하는지가 분명하지 않은데, 이것이, 예를 들면, 메모리 어레이의 행에 있는 셀들의 수, 행들의 수와, 특정한 회로 배치 및 각각의 셀에 의해 제공된 부하에 의존하기 때문이다. 따라서, 실제 워드선들(12)을 복제하기 위해 더미 워드선(20)이 설치될 수 있다. 더미 워드선(20)은, 실제의 워드선(12)에 접속된 실제의 셀들(4)에 의해 주어진 부하를 시뮬레이션하는 부하 저항(24)이 그것에 접속된다. 일부의 예에서는, 부하들(24)이 실제로 실제 셀들(4)과 동일한 회로들을 구비하지만, 다른 예에서는, 셀의 부하를 시뮬레이션하기 위해 셀들(4)과 다른 회로 배치를 사용한다. 판독 동작을 위해 타이밍 제어신호(22)가 센스 증폭기들(16)에 입력되어 비트선들(8)의 감지를 개시하면, 타이밍 제어신호(22)가 더미 워드선(20)에도 제공되어, 더미 워드선 신호가 더미 워드선(20)을 따라 더미 비트선(26)을 통해 센스 증폭기들(16)까지 전파된다. 센스 증폭기들(16)이 더미 비트선(260을 따라 신호를 수신하면, 비트선들(8)로부터 값들을 판독하는데 충분한 시간이 존재하였던 것으로 가정할 수 있으므로, 센스 증폭기들(61)이 비활성화될 수 있다. 이와 같은 방식으로 더미 워드선(20)을 이용함으로써, 서로 다른 크기의 메모리 셀들에 맞추어 센스 증폭기들(16)의 동작이 조정될 수 있다. 그러나, 일부 경우에는, 도 1에 도시된 메모리 어레이(2)의 나머지 부분과 다른 전압 도메인에서 동작하는 회로의 일부에서 타이밍 제어신호가 발생되어도 된다. 따라서, 타이밍 제어신호(22)를 더미 워드선(20) 상의 더미 워드선 신호로 변환하기 위해 레벨 시프터(20)가 설치되어도 된다.

또한, 워드선 드라이버들(14)은, 전원 VDDCE로부터 워드선 드라이버들을 선택적으로 격리시키는 관련된 헤더 트랜지스터들(32)을 갖는다. 이와 같은 방식으로 워드선 드라이버들을 게이트식으로 연결함으로써, 워드선 드라이버들(14)이 필요하지 않을 때 소비전력을 줄일 수 있다. 그러나, 헤더 트랜지스터들(32)을 제어하는 제어신호들은 메모리 회로(2)에 의해 사용되는 VDDCE 도메인과는 다른 전압 도메인에서 발생되므로, 제어신호들(34)을 헤더 트랜지스터들(32)의 게이트들에 인가되는 신호들로 변환하기 위해 레벨 시프터(40)가 설치될 수 있다.

일반적으로, 후술하는 레벨 시프터들 30, 40은 상위 입력 레벨 VDDPE 및 하위 입력 레벨 0 중에서 한 개에 있는 입력신호를 상위 출력 레벨 VDDCE 및 하위 출력 레벨 0 중에서 한 개를 갖는 출력신호로 변환한다. 그러나, 일부 실시예에서는 하위 출력 레벨이 하위 입력 레벨과 다를 수도 있다는 것을 알 수 있다.

도 2는 상위 출력 레벨 VDDCE를 공급하는 공급 레일 52와 하위 출력 레벨을 공급하는 공급 레일 54(접지) 사이에 접속된 단일의 인버터(50)를 단순히 구비한 종래의 레벨 변환회로의 첫 번째 예를 나타낸 것이다. 인버터(50)의 입력은 입력신호(ngtp)를 수신하고 인버터의 출력은 출력신호(dwl)를 출력한다. 그러나, 이와 같은 접근방식에서는, 상위 입력 레벨 VDDPE가 상위 출력 레벨 VDDCE보다 작은 경우, 입력신호가 하이(VDDPE)일 때, 이 입력신호가 인버터(50)의 p형 풀업 트랜지스터(56)의 임계전압보다 여전히 낮기 때문에, 인버터(50)의 풀업 트랜지스터(56)와 풀다운 트랜지스터(58)가 동시에 온이 된다는 문제가 존재한다. 이들 모든 트랜지스터들이 온이 되면, 상위 및 하위 출력 전압 레일 52, 54 사이에서 DC 누설 경로(60)가 존재하는데, 이것은 전력을 소모하고 회로에 손상을 일으킬 수 있기 때문에 바람직하지 않다.

도 3은 인버터 50의 양쪽에 추가적인 2개의 인버터들(62)을 설치함으로써 도 2의 누설 문제를 해소하는 종래의 레벨 변환회로의 두 번째 예를 나타낸 것이다. 인버터 50은 도 2에서와 같다. 추가적인 인버터들(62) 중에서 첫 번째는 입력(VDDPE) 도메인에 있으며, 입력신호 ngtp를 반전하여 인버터 50에 반전된 신호 gtp를 제공한다. 인버터들 62의 두번째는 인버터 50의 출력에 위치한 출력(VDDCE) 도메인에 있으며, 단순히 인버터 50의 출력을 다시 반전하므로, 입력신호 ngtp와 출력신호 dwl 사이의 관계가 도 2에서와 동일하다. 추가적인 인버터들(62)이 반전된 신호 gtp가 1일 때 인버터 50에서 일어나는 DC 누설 경로를 완전히 제거하지는 않지만, 타이밍 제어신호(22)가 ngtp가 0일 때 활성 상태에 있고 ngtp가 1일 때 비활성 상태에 있으며, 비활성 상태가 활성 상태보다 더 자주 일어난다. 따라서, ngtp를 반전시키고 인버터 50에 gtp를 공급함으로써, 입력신호 ngtp가 활성 상태에 있고 비활성 상태에 있지 않는 동안의 짧은 시간 동안에만 DE 누설이 발생하게 된다. 따라서, 도 3의 예는 누설 경로가 발생하는 시간의 양을 줄인다. 그러나, 여분의 인버터들 62의 추가는, 도 2의 한 개의 인버터 스테이지 지연과 비교하면, 입력신호와 출력신호 사이에 3개의 인버터 스테이지 지연이 존재한다는 것을 의미한다. 이와 같은 추가적인 지연은 타이밍 제어신호 ngtp에 대한 메모리 회로(2)의 응답의 속도를 늦추어, 고성능 메모리 소자를 제공하는데 적합하지 않다.

도 4는 이들 문제를 해소한 본 발명에 따른 레벨 변환회로(30)의 제 1 실시예를 나타낸 것이다. 레벨 변환회로(30)는, 입력신호(타이밍 제어신호 ngtp)(72)를 수신하는 입력과 출력 라인(74)에 접속되어 출력신호(더미 워드선 신호 dwl)를 출력하는 출력을 갖는 (본 실시예에서는 인버터의 형태를 갖는) 입력회로(70)를 구비한다. 인버터 70은 입력 전력 도메인(VDDPE 도메인)에 있으므로, 상위 입력 레벨(VDDPE)을 공급하는 공급 레일 74와 하위 입력 레벨(접지 전압)을 공급하는 공급 레일 76 사이에 접속된다. 이것은, 입력신호(72)가 하이일 때, 이 입력신호가 인버터 70에 공급된 상위 전압 레벨 VDDPE와 동일한 레벨에 있으므로, 인버터 70의 풀업 트랜지스터 78이 비통전으로 되기 때문에, 도 2에 도시된 누설 경로가 발생할 수 없다는 것을 의미한다.

레벨 변환회로(30)는, 출력 라인(74)에 접속되고 출력 전압 도메인(VDDCE 도메인)에 있는 출력 제어회로(80)를 더 갖는다. 출력 제어회로(80)는, 입력 인버터(70)가 출력 라인(74)을 상위 입력 레벨 VDDPE로 끌어올리기 시작한 후에, 출력 라인(74)을 상위 출력 레벨 VDDCE로 끌어올리기 위한 것이다. 출력 제어회로(80)는, 출력 라인(74)과 VDDCE 레벨을 공급하는 공급 레일(87) 사이에 직렬 배치되는 p형 출력 제어 트랜지스터(82)와 p형 컷오프 트랜지스터(84)를 갖는다. 출력 제어 트랜지스터(82)의 게이트 단자는, 출력 라인(74) 상의 신호를 반전하는 인버터 86에 의해 얻어진 반전 신호에 접속된다. 컷오프 트랜지스터(84)의 게이트는 입력신호(72)(ngtp)에 접속된다.

레벨 변환회로(30)는, VDDPE 공급 레일(74)과 입력 인버터(70) 사이에 접속된 격리용 트랜지스터(90)를 더 갖는다. 출력 제어회로(80)의 인버터 86의 출력을 반전하고 반전된 신호를 격리용 트랜지스터(90)의 게이트에 공급하는 또 다른 인버터 92가 설치된다. 격리용 트랜지스터(90)는, 이 격리용 트랜지스터가 출력신호(74)를 VDDPE 레벨로 일단 전환하면 입력 인버터(70)에의 공급을 차단하기 위한 것이므로, 출력신호를 VDDCE 레벨로 끌어올리는 출력 제어회로(80)와 경쟁하지 않는다. VDDPE 도메인의 트랜지스터들은 바이어스 전압 vnwp로 바이어스가 걸리고 VDDCE 도메인의 트랜지스터들 82, 84는 바이어스 전압 vnwc로 바이어스가 걸린다.

도 5 및 도 6은 도 4의 레벨 변환회로(30)의 동작의 일례를 나타낸 것이다. 도 5에는, 입력신호(72)가 하위 입력 레벨(0)로부터 상위 입력 레벨(1 또는 VDDPE)로 전환되는 경우가 도시되어 있다. 이것은 인버터 70의 풀업 트랜지스터를 오프시키고 풀다운 트랜지스터(100)를 온시킨다. 풀업 트랜지스터(78)가 오프이므로 누설 경로가 존재하지 않는다. 풀다운 트랜지스터(100)는 출력 라인(74)을 접지 레벨(하위 입력 레벨)로 끌어내리는데, 이 레벨은 이 경우에는 하위 출력 레벨과 동일하므로 출력신호 dwl이 0이다. 인버터 86은 출력신호 레벨을 반전하여 VDDCE 레벨(1)의 신호를 생성하고, 이것은 출력 제어 트랜지스터(82)의 게이트에 인가되어, 출력 제어 트랜지스터(82)를 오프시킨다. 인버터 92는 인버터 86으로부터의 신호를 다시 반전하여, 접지 레벨(9)의 신호를 생성하고, 이것은 격리용 트랜지스터(90)를 온시킨다.

도 6에 도시된 것과 같이, 입력신호 ngtp가 로우로 전환되면, 이것은 풀업 트랜지스터(78)를 온시키고 풀다운 트랜지스터(100)를 오프시킨다. 격리용 트랜지스터(90)가 현재 온이므로, 출력 라인(74)이 상위 입력 레벨 VDDPE로 끌어올려진다. 이것은, 인버터 86이 그것의 출력을 온으로 전환하여, 출력 제어 트랜지스터(82)를 온시킨다는 것을 의미한다. 입력신호가 로우가 되고 컷오프 트랜지스터(84)가 p형 트랜지스터이기 때문에, 컷오프 트랜지스터가 온이 되므로, VDDCE 레일(87)과 출력 라인 사이에 통전 경로가 존재하여, 출력신호를 상위 출력 레벨 VDDCE로 끌어올린다. 따라서, 입력회로(70)에 의해 출력 라인(74)에 주어진 VDDPE 레벨은 과도(임시) 출력신호이며, 출력 제어회로(80)는 출력신호(74)를 필요한 상위 출력 레벨 VDDCE로 끌어올린다. 인버터 92는 인버터 86에 의해 주어진 신호에 응답하여 그것의 출력을 하이(1)로 전환하고, 이것은 격리용 트랜지스터99)를 오프시켜, 인버터 70을 상위 입력 레벨(VDDPE)로부터 격리시킨다. 이것은, 입력 인버터(70)가 출력 제어회로(80)와 경쟁하는 것을 중단하게 되므로, 출력 제어 트랜지스터(82) 및 컷오프 트랜지스터(84)가 출력신호를 VDDCE 레벨로 더욱 신속하게 끌어올릴 수 있다는 것을 의미한다.

입력신호 ngtp가 나중에 다시 하이로 전환되면, 도 5에 도시된 것과 같이 이것이 컷오프 트랜지스터(84)를 오프시키게 되어, 출력 제어회로(80)가 입력 인버터(70)의 풀다운 트랜지스터(100)와 경쟁하지 않으므로, 출력 라인(74) 상의 출력신호가 더 신속하게 로우로 이행한다.

따라서, 이와 같은 회로는, 도 2에 도시된 누설 문제를 회피하면서, 입력신호의 변화에 대한 출력신호의 더 신속한 응답을 허용한다. 입력 인버터(70)가 입력 도메인 VDDPE에 있기 때문에, 누설 문제가 일어나지 않는다. 그럼에도 불구하고, 입력 인버터(70)가 출력 라인에 직접 접속되고, 입력 인버터(70)가 출력 라인을 하이로 끌어올리기 시작한 후에 출력 제어회로(80)가 효과를 발휘하기(kick in) 때문에, 이와 같은 구성은 도 3보다 더 작은 지연을 허용한다.

도 4에는, 입력회로(70)가 인버터인 경우를 나타내지만, 다른 경우에는 입력회로가 입력신호(72)와 출력신호(74) 사이에서 비반전(non-inverting) 관계를 제공하는 버퍼 등의 다른 회로가 될 수도 있다. 또한, 일부의 경우에는, 컷오프 트랜지스터(84)가 생략될 수 있으며, 그 대신에, 컷오프 트랜지스터(84)가 필요없이 출력 제어 트랜지스터(82)의 끌어올림을 극복할 수 있을 정도로 충분히 강력하게 되도록 입력 인버터(70)의 풀다운 트랜지스터(100)의 사이즈를 조정해도 된다. 그러나, 컷오프 트랜지스터(84)와 격리용 트랜지스터(90)를 설치하면, 트랜지스터 사이즈 조정에 대한 제약을 없애 트랜지스터들 78, 100, 82에 더 작은 트랜지스터가 사용될 수 있도록 함으로써, 회로 설계를 더 쉽게 할 수 잇고 더 큰 전력 효율을 얻을 수 있다.

도 4 내지 도 6에 도시된 실시예는 도 1에 도시된 메모리 내부의 더미 워드선을 제어하는 레벨 시프터(30)에 유용하다. 그러나, 메모리 회로 이외의 집적회로를 포함하는 다른 응용분야에도 본 실시예를 사용할 수 있다.

도 7 내지 도 10은 도 4의 레벨 시프터를 사용할 때 입력신호 ngtp에 응답하여 출력신호 dwl의 생성된 것을 나타낸 시뮬레이션 결과를 나타낸 것이다. 도 7에는, 상위 입력 레벨 VDDPE가 상위 출력 레벨 VDDCE보다 작은 예가 도시되어 있다. 입력신호의 하강 천이(110)에 응답하여, 입력 인버터(70)가 도 7의 부분 112에서 출력신호를 VDDPE 레벨로 끌어올리기 시작하지만, 그후 출력회로(80)는 VDDPE로의 출력신호의 상승 천이를 검출하여 부분 114에서 출력신호를 VDDCE로 끌어올린다. 입력신호의 상승 에지 천이(116)에 응답하여, 입력 인버터(70)의 풀다운 트랜지스터(100)는 출력신호를 부분 118에서 접지로 끌어내린다.

이에 반해, 도 8은 상위 입력 레벨 VDDPE가 상위 출력 레벨 VDDCE보다 큰 예를 나타낸 것이다. 마찬가지로, 하강 에지 천이(110)에 응답하여, 입력 인버터(7)가 부분 112에서 출력신호를 VDDPE로 끌어올리기 시작하지만, 그후 출력 제어회로가 부분 114에서 효과를 발휘하여 출력신호를 다시 VDDCE로 끌어내린다. 입력신호의 상승 에지 천이(116)에 응답하여, 트랜지스터 100이 출력신호를 부분 118에서 로우로 끌어내린다.

도 7 및 도 8의 시뮬레이션에서는, 도 2의 종래회로와 비교하였을 때, 누설전류가 다음과 같았다.

누설 테이블(GTP=0)	도 4	도 2
FF; 100C; VDDP=0.5V, VDDC=0.9V	186nA	338μA(DC 경로)
FF; 100C; VDDP=0.9V, VDDC=0.5V	260nA	171nA

따라서, 하위 전압 도메인으로부터 상위 전압 도메인으로 변환할 때, 도 2의 DC 누설 경로가 제거되고, 입력 전압 도메인이 출력 전압 도메인보다 높을 때 누설량에 크게 영향을 미치지 않으면서, 도 2에 비해 도 4의 실시예에서는 누설전류의 양이 훨씬 작다(1000배 감소). 도 7 및 도 8에 도시된 것과 같이, 도 4의 레벨 변환회로는 하위 도메인으로부터 상위 도메인으로 그리고 역으로 모두 변환을 할 수 있다.

도 9 및 도 10은 레벨 변환회로가 100℃에서 동작하고 있는 경우에 5000회의 반복에 걸쳐 행해진 몬테카를로 시뮬레이션 결과를 나타낸 것이다.

도 11은 도 1에 도시된 것과 같은 헤더 트랜지스터(32)에 대한 제어신호를 발생하는데 사용될 수 있는 레벨 시프터(40)의 제 2 실시예를 나타낸 것이다. 도 4와 동일한 도 11의 구성요소는 동일한 참조번호로 표시한다. 도 4에서와 같이, 입력 인버터(170)가 존재하지만, 도 11에서는 입력 인버터(17)가 도 4에서와 같은 단지 한 개의 입력신호가 아니라 다수의 입력신호를 수신한다. 입력신호들은 리텐션(retention) 신호와 2개의 제어신호(142, 144)를 포함한다. 리텐션 신호는 레벨 변환회로를 전력 절감 모드로 위치시키기 위한 것이다. 리텐션 신호(ret)(140)가 하이이면, 트랜지스터 150이 출력 라인(74)을 로우로 끌어내린다. 도 4의 인버터들 86, 92는 NAND 게이트들 186, 192로 교체되고, 이들 NAND 게이트들은 리텐션 신호(140)의 반전된 신호(nret)를 수신한다. 리텐션 신호가 하이가 되어 회로를 전력 절감(리텐션) 모드로 위치시키면, nret가 로우가 되어, NAND 게이트들 186, 192의 출력을 고정시킴으로써, 출력 제어 트랜지스터(82) 및 격리용 트랜지스터(90)가 오프로 유지되어 동적 스위칭 누설을 줄인다.

이에 반해, 리텐션 신호(140)가 로우이면, 2개의 제어신호(142, 144)의 상태에 의존하여 레벨 변환회로(40)가 출력 라인(74) 상의 출력신호를 전환한다. 2개의 제어신호(142, 144)는 모든 제어신호가 될 수 있지만, 일 실시예에서는 이들 제어신호가 메모리의 판독/기록 포트를 활성화시키는 제어신호이어도 된다. 한 개의 포트가 활성화되면, 한 개의 제어신호(142, 144)는 어서트되고 나머지 제어신호는 디어서트(deassert)되는 한편, 이들 모든 포트가 활성화되면 모든 제어신호(142, 144)가 어스트된다. 도 11의 실시예에서는, 제 1 제어신호(142)가 우선하여, 제어신호 142가 로우이면, 풀다운 트랜지스터 160이 오프되고 풀업 트랜지스터 162가 온되어 출력신호 74를 VDDPE로 끌어올린다. 이 상태에서는, 제 2 제어신호(144)가 출력신호 74의 레벨에 영향을 미치지 않는다. 이에 반해, 제 1 제어신호(142)가 하이이면, 풀다운 트랜지스터 160이 온되고 풀업 트랜지스터 162가 오프된 후, 풀업 및 풀다운 트랜지스터 164, 166에 의해 제어될 때, 제 2 제어신호(144)가 로우이면 출력신호 74가 VDDPE 레벨로 끌어올려지거나, 또는 제 2 제어신호(144)가 하이이면 출력신호 74가 접지 레벨로 끌어내려진다. 따라서, 도 11의 입력 인버터(170)는 도 4에서와 같이 VDDPE 또는 접지를 출력하지만, 더 큰 수의 제어신호에 응답하여 이것을 출력한다.

출력 제어회로(80)에는 2개의 컷오프 트랜지스터(84-1, 84-2)가 설치되며, 이들 각각은 제어신호들(142, 144) 중에서 한 개에 의해 제어된다. 모든 제어신호들(142, 144)이 하이가 되어 인버터(170)의 풀다운 부분(160, 166)이 활성화되는 것을 표시할 때 컷오프 트랜지스터들이 출력 라인(64)을 출력 제어 트랜지스터 82로부터 격리시켜, 출력 라인(74)을 로우로 끌어내리는 것을 가속화시킨다. 그렇지 않은 경우에는, 출력 제어회로가 도 4 내지 도 6에서와 마찬가지로 기능하여, 출력 라인(74) 상에서의 임시 출력신호의 상승 천이를 검출하고, 출력 제어 트랜지스터(82)를 거쳐 출력신호를 VDDCE 레일(86)의 VDDCE 레벨로 끌어올린다. 격리용 트랜지스터(90)는 도 4 내지 도 6에서와 마찬가지로 기능하여 VDDPE 레일(74)로부터 입력 인버터(170)를 격리시킨다.

한쌍의 인버터들 200이 설치되어 출력 라인(74) 상의 신호를 반전하여 도 1의 헤더 트랜지스터(32)에 대한 헤더 제어신호를 발생한다는 점에서 도 11이 도 4와 더 다르다. 헤더들(32)에 대한 헤더 제어신호가 본 실시예에서는 제어신호들(142, 144)의 비반전된 값에 대응하고 출력 라인(74) 상에 놓이는 반전된 값에 대응하지 않기 때문에, 이들 인버터들이 설치된다. 그러나, 다른 실시예들에서는, 이들 인버터 200을 제거하고, 그 대신에 입력신호(들)에 대해 반전된 출력신호를 사용하는 것이 가능하다. 또한, 이들 2개의 인버터는 필요한 경우에는 더 높은 폭의 트랜지스터를 갖는 한 개의 인버터로 교체될 수도 있다.

전술한 레벨 변환회로는, 예를 들어 16nm 또는 10nm 프로세스 노드 등의 다양한 프로세스 노드에서 제조될 수 있다. 이들 레벨 변환회로에서 사용되는 트랜지스터는 다양한 종류, 예를 들어, 전계 효과 트랜지스터(FET), 바이폴라 접합 트랜지스터(BJT), 상보성 금속 산화물 반도체 트랜지스터(CMOS), FinFET 또는 NanoFET일 수 있다.

도 12는 기록매체에 기억된 명시된 메모리 아키텍처(302)에 따라 메모리 인스턴스들을 컴파일하는 메모리 컴파일러(300)의 일례를 나타낸 것이다. 사용자에 의해 제공된 GUI 입력(304)이 메모리 컴파일러(300)에 주어져, 메모리 어레이의 행 및 열의 수, 메모리 어레이의 다중화 배치와, 파워 게이팅(power gating), 지원될 빌트인 셀프 테스트(BIST) 모드 등의 다양한 옵션 특징의 선택과 같은 생성할 메모리 인스턴스의 특성을 명시한다. 메모리 컴파일러(300)는 범용 컴퓨터(306) 상에서 실행되는 소프트웨어 프로그램으로 제공된다. 종래의 메모리 컴파일러(300)가 전술한 실시예들에 나타낸 것과 같은 적어도 한 개의 레벨 변환회로를 메모리 인스턴스에 포함시킬 수 있도록 확장되어도 된다.

도 13은, 기록매체 상에 주어지고, 자동화된 설계 프로세스를 이용하여 집적회로 레이아웃을 작성하는데 사용될 수 있는 표준 셀들을 정의하는 데이터를 기억하는 표준 셀 라이브러리(400)의 일례를 나타낸 것이다. 생성된 집적회로는 (메모리에 한정되지 않고) 모든 목적을 위해 사용된다. 자동화된 설계 프로그램은 범용 컴퓨터(402) 상에서 실행된다. 사용자는 설계할 집적회로의 기능 요구사항(404)을 명시한다. 설계 프로그램은, 표준 셀 라이브러리(400)로부터의 다수의 표준 셀들(408)이 회로 레이아웃에 배치되는 셀 배치(406)를 작성하는 배치단계를 행한다. 라우팅(routing)단계가 행해져, 배치(406) 내부의 다양한 셀들 사이의 다양한 배선(412)이 추가되는 라우트된 설계(410)를 작성한다. 검출/출력단계를 행하여, 작성된 설계가 사용자가 명시한 기능 요구사항(40)에 실제로 부합하는지를 검사한 후, 집적회로 레이아웃(414)을 출력할 수 있다. 전술한 레벨 변환회로가 표준 셀로서 셀 라이브러리(400)에 포함되어, 집적회로 레이아웃에 포함된다.

본 발명의 예시적인 실시예들을 첨부도면을 참조하여 상세히 설명하였지만, 본 발명은 이들 실시예에 한정되지 않고, 첨부된 청구범위에 기재된 본 발명의 보호범위 및 사상을 벗어나지 않으면서 본 발명의 기술분야의 딩업자에게 있어서 다양한 변형 및 변경이 행해질 수 있다는 것은 자명하다.

Claims (19)

1. 상위 입력 레벨과 하위 입력 레벨 중에서 한 개를 갖는 입력신호에 응답하여, 상위 출력 레벨 및 하위 출력 레벨 중에서 한 개를 갖는 출력신호를 출력 라인에 생성하는 레벨 변환회로로서,
   상기 상위 입력 레벨을 공급하기 위해 제 1 공급 노드에 접속되고, 상기 입력신호를 수신하는 입력과 상기 출력 라인에 접속된 출력을 갖고, 상기 상위 입력 레벨 및 상기 하위 입력 레벨 중에서 한 개를 갖는 임시 출력신호를 상기 출력 라인에 출력하도록 구성되고, 상기 상위 입력 레벨과 상기 하위 입력 레벨 사이에서의 상기 입력신호의 제 1 천이에 응답하여 상기 상위 입력 레벨을 향해 상기 임시 출력신호의 상승 천이를 출력하도록 구성된 입력회로와,
   상기 출력 라인과 상기 상위 출력 레벨을 공급하기 위한 제 2 공급 노드에 접속되고, 상기 출력 라인 상에서의 상기 임시 출력신호의 상기 상승 천이를 검출하고, 상기 임시 출력신호의 상기 상승 천이의 검출에 응답하여, 상기 출력 라인 상의 상기 출력신호를 상기 상위 출력 레벨로 끌어올리도록 구성된 출력 제어회로를 구비한 레벨 변환회로.
   
2. 제 1항에 있어서,
   상기 입력회로는 인버팅 회로를 구비하고, 상기 입력신호의 상기 제 1 천이가 상위 입력 레벨로부터 하위 입력 레벨을 향하는 하강 천이를 포함하는 레벨 변환회로.
   
3. 제 1항에 있어서,
   상기 제 1 천이와 반대 방향으로의 상기 상위 입력 레벨과 상기 하위 입력 레벨 사이의 상기 입력신호의 제 2 천이에 응답하여, 상기 입력회로가 상기 하위 입력 레벨을 향해 상기 임시 출력신호의 하강 천이를 출력하도록 구성된 레벨 변환회로.
   
4. 제 1항에 있어서,
   상기 하위 입력 레벨이 상기 하위 출력 레벨과 동일한 레벨 변환회로.
   
5. 제 1항에 있어서,
   상기 출력 라인 상에서 상기 임시 출력신호의 상기 상승 천이에 응답하여 상기 제 1 공급 노드로부터 상기 입력회로를 격리시키도록 구성된 격리회로를 구비한 레벨 변환회로.
   
6. 제 5항에 있어서,
   상기 출력 라인 상에서의 상기 임시 출력신호의 상기 상승 천이에 응답하여, 상기 격리회로가 상기 제 1 공급 노드로부터 상기 입력회로를 격리시키기 전에, 상기 출력 제어회로가 상기 출력 라인 상의 상기 출력신호를 상기 상위 출력 레벨로 끌어올리기 시작하도록 구성된 레벨 변환회로.
   
7. 제 1항에 있어서,
   상기 출력 제어회로는 상기 출력 라인과 상기 제 2 공급 노드 사이에 접속된 출력 제어 트랜지스터를 구비하고,
   상기 출력 제어 트랜지스터는, 상기 출력 라인 상에서의 상기 임시 출력신호의 상기 상승 천이에 응답하여 통전 상태에서 동작하고, 상기 출력 라인 상의 상기 출력신호의 상기 하위 출력 레벨 또는 상기 하위 입력 레벨을 향하는 천이에 응답하여 더 작은 통전 상태에서 동작하도록 구성된 레벨 변환회로.
   
8. 제 7항에 있어서,
   상기 출력 제어 트랜지스터는 p형 트랜지스터를 구비하고,
   상기 출력 제어 트랜지스터는 상기 출력 라인 상의 신호를 반전시키도록 구성된 출력 인버팅 회로를 구비하고,
   상기 출력 제어 트랜지스터의 게이트 단자가 상기 출력 인버팅 회로의 출력에 접속된 레벨 변환회로.
   
9. 제 7항에 있어서,
   상기 출력 제어회로는 상기 출력 라인과 상기 제 2 공급 노드 사이에 상기 출력 제어 트랜지스터와 병렬 접속된 컷오프 트랜지스터를 더 구비하고,
   상기 컷오프 트랜지스터는, 상기 입력신호의 상기 제 1 천이에 응답하여 통전 상태에서 동작하고, 상기 제 1 천이와 반대 방향으로의 상기 입력신호의 제 2 천이에 응답하여 더 작은 통전 상태에서 동작하도록 구성된 레벨 변환회로.
   
10. 제 1항에 있어서,
    상기 입력회로는 제 1 입력신호를 수신하는 제 1 입력과 제 2 입력신호를 수신하는 제 2 입력을 갖고,
    상기 입력회로는 상기 제 1 입력신호의 상기 제 1 천이에 응답하여 상기 임시 출력신호의 상기 상승 천이를 상기 출력 라인 상에 출력하도록 구성되고,
    상기 제 1 천이와 반대 방향으로의 상기 제 1 입력신호의 제 2 천이 후에, 상기 입력회로는 상기 상위 입력 레벨과 상기 하위 입력 레벨 사이의 상기 제 2 입력신호의 소정의 천이에 응답하여 상기 임시 출력신호의 상기 상승 천이를 상기 출력 라인 상에 출력하도록 구성된 레벨 변환회로.
    
11. 제 1항에 있어서,
    상기 레벨 변환회로는, 상기 상위 입력 레벨보다 높은 상기 상위 출력 레벨을 지원하고, 상기 상위 입력 레벨보다 낮은 상기 상위 출력 레벨도 지원하는 레벨 변환회로.
    
12. 청구항 1에 기재된 레벨 변환회로를 구비한 집적회로.
    
13. 제 12항에 있어서,
    상기 집적회로는 데이터를 기억하는 복수의 메모리 셀을 포함하는 메모리 집적회로를 구비한 집적회로.
    
14. 제 13항에 있어서,
    상기 메모리 집적회로는, 더미 워드선과, 타이밍 제어신호에 응답하여 상기 더미 워드선 상에 어서트된 더미 워드선 신호에 근거하여 상기 메모리 집적회로 내부의 동작 타이밍을 제어하도록 구성된 제어회로를 구비하고,
    상기 레벨 변환회로의 입력신호는 상기 타이밍 제어신호를 포함하고, 상기 레벨 변환회로의 출력신호는 상기 더미 워드선 신호를 포함하는 집적회로.
    
15. 제 13항에 있어서,
    상기 메모리 집적회로는, 워드선과, 상기 워드선 상의 워드선 신호를 어서트하도록 구성된 워드선 드라이버와, 게이팅 제어신호에 응답하여 상기 워드선 드라이버를 전원 모드에 선택적으로 접속하도록 구성된 파워 게이팅 회로를 구비하고,
    상기 레벨 변환회로의 입력신호는 상기 게이팅 제어신호를 포함하고, 상기 레벨 변환회로의 출력신호는 상기 파워 게이팅 신호에 주어지는 집적회로.
    
16. 메모리 컴파일러 컴퓨터 프로그램과 관련된 메모리 아키텍처로부터 메모리 소자의 인스턴스를 생성하도록 컴퓨터를 제어하는 메모리 컴파일러 컴퓨터 프로그램을 기억하는 컴퓨터 판독가능한 기록매체로서, 상기 메모리 아키텍처는 회로 소자들의 정의와 이들 회로 소자를 결합하기 위한 데이터 정의 규칙을 명시하여, 생성된 인스턴스가 청구항 1에 기재된 레벨 변환회로를 구비한 메모리 소자를 명시하는 컴퓨터 판독가능한 기록매체.
    
17. 집적회로 레이아웃에 포함시킬 복수의 표준 셀들을 정의하는 정보를 포함하는 표준 셀 라이브러리를 기억하는 컴퓨터 판독가능한 기록매체로서, 상기 복수의 표준 셀들은 청구항 1에 기재된 레벨 변환회로에 대응하는 레벨 변환 표준 셀을 포함하는 컴퓨터 판독가능한 기록매체.
    
18. 상위 입력 레벨과 하위 입력 레벨 중에서 한 개를 갖는 입력신호에 응답하여, 상위 출력 레벨 및 하위 출력 레벨 중에서 한 개를 갖는 출력신호를 출력 라인에 생성하는 레벨 변환회로로서,
    입력신호를 수신하고, 상기 상위 입력 레벨을 공급하기 위해 제 1 공급 노드에 접속되고, 상기 출력 라인에 접속된 출력을 갖고, 상기 상위 입력 레벨 및 상기 하위 입력 레벨 중에서 한 개를 갖는 임시 출력신호를 상기 출력 라인에 출력하도록 구성되고, 상기 상위 입력 레벨과 상기 하위 입력 레벨 사이에서의 상기 입력신호의 제 1 천이에 응답하여 상기 상위 입력 레벨을 향해 상기 임시 출력신호의 상승 천이를 출력하도록 구성된 입력수단과,
    상기 출력 라인 상에서의 상기 임시 출력신호의 상기 상승 천이를 검출하고, 상기 임시 출력신호의 상기 상승 천이의 검출에 응답하여, 상기 출력 라인 상의 출력신호를 상기 상위 출력 레벨로 끌어올리고, 상기 출력 라인과 상기 상위 출력 레벨을 공급하기 위한 제 2 공급 노드에 접속된 출력 제어수단을 구비한 레벨 변환회로.
    
19. 상위 입력 레벨과 하위 입력 레벨 중에서 한 개를 갖는 입력신호에 응답하여, 상위 출력 레벨 및 하위 출력 레벨 중에서 한 개를 갖는 출력신호를 출력 라인에 생성하는 레벨 변환방법으로서,
    상기 입력신호를 수신하는 단계와,
    상기 상위 입력 레벨과 상기 하위 입력 레벨 사이에서의 상기 입력신호의 제 1 천이에 응답하여, 상기 상위 입력 레벨을 향해 상기 임시 출력신호의 상승 천이를 상기 출력 라인에 출력하는 단계와,
    상기 임시 출력신호의 상기 상승 천이를 검출하는 단계와,
    상기 출력 라인 상의 상기 임시 출력신호의 상기 상승 천이의 검출에 응답하여, 상기 출력 라인 상의 출력신호를 상기 상위 출력 레벨로 끌어올리는 단계를 포함하는 레벨 변환방법.

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