TW201539981A - 準位變換電路及方法 - Google Patents

Abstract

本發明提供一種用於回應於具有較高輸入準位及較低輸入準位中之一者的輸入信號而產生具有較高輸出準位及較低輸出準位中之一者的輸出信號的準位變換電路。該準位變換電路具有輸入電路系統，該輸入電路系統回應於輸入信號在較高輸入準位與較低輸入準位之間的躍遷，輸出輸出線上之暫時輸出信號朝較高輸入準位之上升躍遷。輸出控制電路系統偵測暫時輸出信號之上升躍遷且將輸出信號拉至較高輸出準位。此佈置允許快速準位變換而無DC漏洩路徑。

Description

準位變換電路及方法

本發明技術係關於積體電路之領域。更特定而言，該技術係關於準位變換電路及方法。

準位變換電路(亦稱為準位偏移器)在積體電路中用於具有不同上/下電壓準位之不同電壓域中之信號之間的變換。在一些情況中，要求提供可自具有較小上電壓之域切換至具有較大上電壓之域以及自具有較大上電壓之域切換至具有較小上電壓之域兩者的準位變換電路。此類型之現用積體電路準位變換電路具有以下問題：該等準位變換電路由於在較高電力軌與較低電力軌之間具有直接漏洩路徑而引起增加的電力消耗，或該等準位變換電路具有用於解決此漏洩問題之額外電路系統，但以額外延遲為代價。延遲意味著準位變換電路之輸出信號緩慢地回應於輸入信號之改變，此係關於高效能電路之問題。

本發明技術設法解決此等問題且提供一準位變換電路，該準位變換電路可提供自低至高及自高至低之準位變換，且與上述電路相比提供改進效能及電力效率。

自一個態樣來看，本發明技術提供一種用於回應於輸入信號在輸出線上產生輸出信號之準位變換電路，輸入信號具有較高輸入準位及較低輸入準位中之者，且輸出信號具有較高輸出準位及較低輸出準位中之者；該準位變換電路包含：輸入電路系統，其耦合至用於供應較高輸入準位之第一供應節點且具有用於接收輸入信號之輸入及耦合至輸出線之輸出，其中輸入電路系統經配置以在具有較高輸入準位及較低輸入準位中之者之輸出線上輸出暫時輸出信號，且輸入電路系統經配置以回應於輸入信號在較高輸入準位與較低輸入準位之間的第一躍遷輸出暫時輸出信號朝向較高輸入準位之上升躍遷；以及輸出控制電路系統，其耦合至輸出線及用於供應較高輸出準位之第二供應節點，且經配置以偵測輸出線上之暫時輸出信號之上升躍遷，且回應於偵測到暫時輸出信號之上升躍遷，將輸出線上之輸出信號拉至較高輸出準位。

準位變換電路將具有較高輸入準位及較低輸入準位中之一者的輸入信號變換成具有較高輸出準位及較低輸出準位中之一者的輸出信號。較高輸出準位可大於或小於較高輸入準位。準位變換電路具有輸入電路系統，該輸入電路系統耦合至用於供應較高輸入準位之第一供應節點且具有用於接收輸入信號之輸入及耦合至用於傳送輸出信號之輸出線之輸出。回應於輸入信號之第一躍遷(自較高輸入準位至較低輸 入準位或自較低輸入準位至較高輸入準位)，輸入電路系統輸出輸出線上之暫時輸出信號朝較高輸入準位之上升躍遷。輸出控制電路系統亦耦合至輸出線且耦合至用於供應較高輸出準位之第二供應節點。輸出控制電路系統偵測由輸入電路系統提供之暫時輸出信號之上升躍遷，且將送至輸出線之輸出信號拉至較高輸出準位。

本發明技術之發明者認識到，先前技術中之漏洩問題傾向於在用其較高電壓準位小於供應至電路元件之供應電壓之信號驅動彼電路元件之情況下發生。由於本發明技術之準位變換電路中之輸入電路系統耦合至用於供應較高輸入準位而非較高輸出準位之供應節點，當輸入信號高時，該輸入信號將處於與用於輸入電路系統之供應電壓相同之準位處，且因此無漏洩路徑出現。然而，此意味著輸入電路系統將輸出較高輸入準位處之暫時輸出信號，而非準位變換電路所需之較高輸出準位處之輸出信號。此不是問題，因為輸出控制電路系統然後可將輸出信號拉至高達較高輸出準位。輸出控制電路系統可關斷輸出線之關鍵路徑，使得其不顯著延遲輸出信號。輸入電路系統可直接耦合至輸出線且因此可開始將輸出線上之信號拉向較高輸入準位，且當輸出控制電路系統偵測到此情況時，輸出控制電路系統可將輸出信號拉至較高輸出準位。

輸入電路系統可為回應於輸入信號之第一躍遷輸出輸出線上之暫時輸出信號之上升躍遷(其可為較高/較低輸入準位之間的上升或下降躍遷)的任何電路系統。

舉例而言，輸入電路系統可包含回應於輸入信號自較低輸入準位至較高輸入準位之上升躍遷輸出暫時輸出信號之上升躍遷之緩衝器。

或者，輸入電路系統可包含反相電路系統，使得輸入信號之第一躍遷係自較高輸入準位至較低輸入準位之下降躍遷，該下降躍遷觸發暫時輸出信號之上升躍遷。反相器可為實施起來簡單的且係電力及面積相對有效的。同時，與其他類型之電路相比，反相器可提供相對小延遲。

回應於輸入信號之第一躍遷，輸入電路系統輸出暫時輸出信號之上升躍遷。另一方面，針對輸入信號在與第一躍遷相反之方向上之第二躍遷，輸入電路系統可輸出暫時輸出信號朝較低輸入準位之下降躍遷。

較低輸入準位可經常與較低輸出準位相同。在此情況中，則由輸入電路系統提供之暫時輸出信號之下降躍遷可將輸出信號拉向較低輸出準位。若需要不同於較低輸入準位之較低輸出準位，則可提供進一步輸出控制電路系統以偵測由輸入電路系統提供之暫時輸出信號之下降躍遷，且然後回應於偵測到下降躍遷將輸出線拉至較低輸出準位。

在一個實例中，輸入電路系統及輸出控制電路系統可經佈置以使得該輸入電路系統及該輸出控制電路系統在輸出線上不是串聯的。輸出控制電路系統上之輸入電路系統可獨立地連接至輸出線，使得輸入電路系統之輸出可直接影響輸出線之準位而不穿過輸出控制電路系統。

在其中較低輸入準位及較低輸出準位係相同的之情 況中，輸出控制電路系統則可包含用於將輸出線拉至較高輸出準位之上拉部分，但可不具有用於將輸出線拉至較低輸出準位之下拉部分。

準位變換電路可經佈置，使得輸出線處於與輸入電路系統之輸出相同之準位處。因此，當輸入電路系統輸出躍遷時，則此直接影響輸出線，且當輸出控制電路系統將輸出線拉至較高輸出準位時，則此影響輸入電路系統之輸出處之準位。

在輸入電路系統已開始暫時暫時輸出信號之上升躍遷之後，輸出電路系統可將輸出信號拉至較高輸出準位。

可在輸入信號與對應於經由輸入電路系統之延遲之輸出信號之間存在單級延遲延遲。輸出控制電路系統不必顯著影響輸出信號相對於輸入信號之延遲。

在一個實例中，可提供隔離電路系統以回應於信號線上之暫時輸出信號之上升躍遷隔離輸入電路系統與第一供應節點。此可用於加速輸出信號之切換。藉由隔離輸入電路系統與第一供應節點，一旦已偵測到暫時輸出信號之上升躍遷，輸出控制電路系統便可更快地將輸出線拉至較高輸出準位，因為輸入電路系統不再嘗試將輸出信號拉至較高輸入準位。從而，藉由移除輸入電路系統之爭用，加速躍遷至較高輸出準位。其他實例可省略隔離電路系統而是設定輸入電路系統及輸出控制電路系統中之電晶體之相對大小，使得輸出控制電路系統即使在輸入電路系統保持活動的情況下仍可克服輸入電路系統之拉動。

在一些情況中，準位變換電路可經佈置使得回應於輸出線上之暫時輸出信號之上升躍遷，輸出控制電路系統在隔離電路系統隔離輸入電路系統與第一供應節點之前開始將輸出信號拉向較高輸出準位。此確保輸出控制電路系統在輸入電路系統與第一供應節點隔離之前已經為活動的，使得至較高輸出準位之切換將成功地持續。

輸出控制電路系統可具有耦合在輸出線與第二供應節點之間的至少一個輸出控制電晶體。輸出控制電晶體可回應於輸出線上之暫時輸出信號之上升躍遷在導電狀態中操作，且在輸出線上之輸出信號朝低輸出準位或低輸入準位之躍遷之後在較弱導電狀態中操作。佈置輸出控制電路系統之簡單方式可為提供輸出控制電晶體作為p型電晶體，且亦提供使輸出線上之信號反相之輸出反相電路系統，且提供反信號至p型輸出控制電晶體之閘極。此佈置提供具有相對較小電路面積及較少組件之輸出控制電路系統之功能性。使輸出線上之信號反相之反相電路系統可例如係反相器，或接收額外控制信號之NAND閘極，當控制信號具有值1時，此將使NAND閘極充當反相器，但當0將NAND閘極之輸出夾持至1時，去能p型控制電晶體，使得不發生輸出線之上拉。NAND閘極可例如用以實施其中去能輸出控制電路系統以節省動態切換電力之電力節省模式。

除輸出控制電晶體之外，輸出控制電路系統亦可具有與在輸出線與第二供應節點之間的輸出控制電晶體串聯之截止電晶體。截止電晶體可接收輸入信號且可回應於輸入信 號之第一躍遷(觸發暫時輸出信號之上升躍遷之躍遷)在導電狀態中操作且回應於輸入信號之反向躍遷在較弱導電狀態中操作。截止電晶體用以當輸出信號切換為低的時加速效能。輸入電路系統可具有將輸出信號拉至低輸入準位之下拉部分。截止電晶體使準位變換電路之電路設計簡化，因為其移除對輸出控制電晶體相對於輸入電路系統之下拉部分中之一或多個電晶體之大小之約束。若不提供截止電晶體，則輸入電路系統之下拉部分將必須經定大小以使得在將輸出信號切換至較低輸入準位時，該下拉部分可克服輸出控制電晶體之爭用拉力。截止電晶體藉由當輸出信號切換至較低輸出準位時使第二供應節點與輸出線之間的導電路徑中斷來移除此約束，使得輸入電路系統之下拉部分不面對來自輸出控制電路系統之爭用，而不論電晶體之相對大小如何皆如此。

在一些情況中，輸入電路系統可回應於一個以上類型之輸入信號。舉例而言，可能存在全部需要準位偏移之若干種不同類型之控制信號，且可在此等不同信號之間共享相同準位偏移器以提供基於輸入信號中之一選定者產生之共用輸出信號。舉例而言，對於第一及第二輸入信號，輸入電路系統可使該第一及第二輸入信號中之一者優先於另一者，使得當存在第一輸入信號之第一躍遷時，則在輸出線上輸出暫時輸出信號之上升躍遷。在第一輸入信號在與第一躍遷相反之方向上的第二躍遷之後，則輸入電路系統可在存在第二輸入信號在較高輸入準位與較低輸入準位之間的一預定躍遷之情況下輸出輸出線上之暫時輸出信號之上升躍遷。從而，在 第一輸入信號已經歷第二躍遷(躍遷在較高/較低輸入準位中之一預定者)之情況下，第二輸入信號將僅影響輸出信號之狀態。輸出控制電路系統可以相同方式起作用，而不管輸入電路系統接收多少個輸入信號，除非提供截止電晶體，則可提供多個截止電晶體，每一截止電晶體對應於輸入信號中之一者。

準位變換電路可支援高於較高輸入準位之較高輸出準位，且亦支援低於較高輸入準位之較高輸出準位。此不同於僅經設計以用於此等變換之諸多類型之準位變換電路。當提供支援兩種類型之變換之電路時，存在需要考慮之更多問題，諸如如上所述之漏洩/延遲問題，對於僅支援一個方向上之變換之準位變換電路而言不存在此等問題。

自另一態樣來看，本發明技術可提供一種包含如上所述之準位變換電路之積體電路。積體電路可為具有不同電力域之任何電路，其中要求較高域中之信號與較低域中之信號之間的變換(在任一方向上)。

準位變換電路可尤其對具有用於儲存資料之記憶體單元之記憶體積體電路有用。舉例而言，記憶體可具有不同電力節省操作模式，該等模式中記憶體可在較低或較高電壓準位處操作。用於記憶體(諸如，字線或虛設字線)之控制信號可基於來自不同電壓域之輸入信號，且因此準位變換電路可用於將輸入控制信號變換成適用於由記憶體正在使用之電力節省模式之準位處之控制信號。為允許用於可跨越不同電壓準位之範圍之記憶體之電力節省模式的靈活選擇，本發 明技術之準位變換電路可為非常有用的，因為該準位變換電路可在具有經降低電力消耗及經改進效能之情況下變換至較高及較低電壓域兩者，此對於高效能記憶體裝置而已係重要的。

在一個實例中，記憶體積體電路可具有虛設字線，以及用於回應於時序控制信號基於在虛設字線上傳播之虛設字線信號控制記憶體積體電路內之操作之時序(諸如，用於感測記憶體之位元線之感測放大器之停用)之控制電路系統。準位變換電路可用於將時序控制信號變換成虛設字線信號，使得取決於由活動電力模式中之記憶體使用之較高電壓準位，給定較高輸入準位處之單個時序控制信號可變換成不同電壓準位之虛設字線信號。

記憶體積體電路可具有對應於記憶體單元之不同列之字線，且每一字線可具有用於確證字線上之字線信號以選擇彼列上之記憶體單元的字線驅動器。電力閘控電路可回應於閘控控制信號選擇性地將字線驅動器耦合至電力供應節點，使得可藉由隔離字線驅動器與電力供應節點來節省電力。由於至字線驅動之電力供應節點可處於不同於閘控控制信號之準位處，因此本發明技術之準位電路可用以自閘控控制信號變換至具有所需電壓準位之輸出信號，以供應至電力閘控電路。

自另一態樣來看，本發明技術可提供一種儲存記憶體編譯程式電腦程式之電腦可讀取儲存媒體，該記憶體編譯程式電腦程式用於控制電腦以自與記憶體編譯程式電腦程式 相關聯之記憶體架構產生記憶體裝置之執行個體，該記憶體架構指定定義用於組合彼等電路元件之規則之電路元件及資料的定義，使得所產生之執行個體指定包含如上所述之準位變換電路之記憶體裝置。儲存媒體可為非暫時性媒體。

記憶體編譯程式可用以基於定義包括在記憶體中包括之電路元件及用於組合彼等電路元件之規則產生經指定記憶體架構之記憶體執行個體，以及由使用者提供之定義待產生之記憶體執行個體之性質(諸如，記憶體陣列之大小)之要求規格。記憶體編譯程式可經佈置以在記憶體執行個體中包括如上文論述之準位變換電路。

本發明技術亦可用於藉由自動化設計工具提供用於包含在積體電路佈局中之標準單元之標準單元庫。標準單元庫可包括對應於如上所述之準位變換電路之單元。單元庫可儲存在非暫時性儲存媒體上。

自另一態樣來看，本發明技術提供一種用於回應於輸入信號在輸出線上產生輸出信號之準位變換電路，該輸入信號具有較高輸入準位及較低輸入準位中之一者，且該輸出信號具有較高輸出準位及較低輸出準位中之一者；該準位變換電路包含：輸入手段，其用於接收輸入信號，該輸入手段耦合至用於供應較高輸入準位之第一供應節點，且具有耦合至輸出線之輸出，其中該輸入手段經配置以在輸出線上輸出具有較高輸入準位及較低輸入準位中之一者的暫時輸出信號，且該輸入手段經配置以回應於輸入信號在較高輸入準位與較低輸入準位 之間的第一躍遷輸出暫時輸出信號朝較高輸入準位之上升躍遷；以及輸出控制手段，其用於偵測輸出線上之暫時輸出信號之上升躍遷且回應於偵測到暫時輸出信號之上升躍遷，將輸出線上之輸出信號拉至較高輸出準位，該輸出控制手段耦合至輸出線及用於供應較高輸出準位之第二供應節點。

自進一步態樣來看，本發明技術提供一種用於回應於輸入信號在輸出線上產生輸出信號之準位變換方法，該輸入信號具有較高輸入準位及較低輸入準位中之一者，且該輸出信號具有較高輸出準位及較低輸出準位中之一者；該準位變換電路包含：接收輸入信號；回應於輸入信號在較高輸入準位與較低輸入準位之間的第一躍遷，在輸出線上輸出暫時輸出信號朝較高輸入準位之上升躍遷；偵測暫時輸出信號之上升躍遷；以及回應於偵測輸出線上之暫時輸出信號之上升躍遷，將輸出線上之輸出信號拉至較高輸出準位。

本發明技術之進一步態樣、特徵結構及優點將自結合隨附圖式閱讀之以下詳細描述而變得顯而易見。

2‧‧‧記憶體積體電路

4‧‧‧記憶體單元陣列/單元

6‧‧‧交叉耦合反相器

8‧‧‧位元線

10‧‧‧存取電晶體

12‧‧‧字線

14‧‧‧字線驅動器

16‧‧‧感測放大器/位元線驅動器

20‧‧‧虛設字線

22‧‧‧時序控制信號

24‧‧‧負載

26‧‧‧虛設位元線

30‧‧‧準位偏移器

32‧‧‧標頭電晶體

34‧‧‧控制信號

40‧‧‧準位偏移器

50‧‧‧反相器

52‧‧‧供應軌/高輸出電壓軌

54‧‧‧低輸出電壓軌

56‧‧‧上拉電晶體/p型上拉電晶體

58‧‧‧下拉電晶體

60‧‧‧DC漏洩路徑

62‧‧‧額外反相器

70‧‧‧反相器

72‧‧‧輸入信號

74‧‧‧供應軌

76‧‧‧供應軌

78‧‧‧上拉電晶體

80‧‧‧輸出控制電路系統

82‧‧‧p型輸出控制電晶體

84‧‧‧p型截止電晶體

84-1‧‧‧截止電晶體

84-2‧‧‧截止電晶體

86‧‧‧反相器

87‧‧‧供應軌

90‧‧‧隔離電晶體

92‧‧‧反相器

100‧‧‧下拉電晶體

110‧‧‧下降躍遷/下降邊緣躍遷

112‧‧‧部分

114‧‧‧部分

116‧‧‧上升邊緣躍遷

118‧‧‧部分

142‧‧‧控制信號

144‧‧‧控制信號

150‧‧‧電晶體

160‧‧‧下拉電晶體

162‧‧‧上拉電晶體

170‧‧‧輸入反相器

186‧‧‧NAND閘極

192‧‧‧NAND閘極

200‧‧‧反相器

300‧‧‧記憶體編譯程式

302‧‧‧記憶體架構

304‧‧‧GUI輸入

306‧‧‧通用電腦

400‧‧‧標準單元庫

402‧‧‧通用電腦

404‧‧‧功能要求

406‧‧‧單元放置

408‧‧‧標準單元

410‧‧‧經路由選擇設計

412‧‧‧互連

414‧‧‧積體電路佈局

第1圖示意性地圖示包含至少一個準位變換電路之記憶體積體電路；第2圖及第3圖圖示已知準位變換電路； 第4圖示意性地圖示根據本發明技術之準位變換電路之第一實例；第5圖及第6圖圖示第4圖之準位變換電路之操作；第7圖至第10圖圖示模擬結果，該等模擬結果圖示準位變換電路回應於輸入信號產生輸出信號；第11圖圖示準位變換電路之第二實例；第12圖圖示用於編譯包括準位變換電路之記憶體執行個體之記憶體編譯器的實例；以及第13圖圖示使用包括對應於準位變換電路之標準單元之標準單元庫之自動化積體電路設計過程之實例。

第1圖示意性地圖示具有以列及行佈置之記憶體單元陣列4之記憶體積體電路2。第1圖圖示每列三個單元4及每行三個單元4，但將理解可在每列或行中提供其他數目個單元。每一記憶體單元包含形成鎖存器之一對交叉耦合反相器6，該鎖存器係雙穩態的且可處於以下狀態：第一狀態，其中第一反相器輸出0且第二反相器輸出1；以及第二狀態，其中第一反相器輸出1且第二反相器輸出0。第一狀態及第二狀態可被認為分別表示邏輯『0』及邏輯『1』，或反之亦然。

每一單元行具有用以讀取及寫入至彼行中之記憶體單元之一對互補位元線8(b1、nb1)。每一單元4經由一對存取電晶體10連接至對應行之位元線8，該對存取電晶體10之閘極連接至對應於含有彼單元之列之字線12。每一字線具有用於驅動字線12上之字線信號之相關聯字線驅動器14。一 組感測放大器/位元線驅動器16連接至位元線8，以用於在讀取操作期間感測位元線8之狀態且在寫入操作期間輸出待寫入至位元線8上之單元4之值。

為讀取選定記憶體單元4之狀態，對應單元列之字線12由用於彼列之字線驅動器14確定，接通選定列內之所有單元之控制電晶體10。此將選定單元6耦合至含有該選定單元之行之對應位元線8。感測放大器16偵測包括選定單元之行之位元線8之狀態，且取決於位元線中之何者係0且位元線中之何者係1，可決定0或1之單元狀態。感測放大器16可藉由感測不同行之位元線8來讀取相同循環中之相同列中之多個單元。

為寫入至選定記憶體單元4，再次確證對應列之字線，但此時位元線驅動器16確證至選定行之位元線8上之『1』及『0』，且取決於位元線中之何者係0且何者係1，此將使經確證字線12與選定位元線8之交叉點處之單元4被設定為『1』或『0』之單元狀態。此外，有可能藉由確證具有待寫入至對應單元4之值之不同行之多對位元線8，寫入至相同循環中之相同列中多個單元4。

將理解可使用其他類型之記憶體架構，且記憶體積體電路2可具有為簡明未在第1圖中圖示之其他特徵結構。

除常規的字線12之外，記憶體積體電路2具有用於控制記憶體內之操作之時序的虛設字線20。舉例而言，為節省電力，希望當讀取記憶體單元時以儘可能少的時間操作活動狀態中之感測放大器16。時序控制信號22(ngtp)可用以觸 發讀取過程之開始以啟動感測放大器16。然而，其在感測放大器16應停止感測位元線8時可為不明顯的，舉例而言，因為此將取決於記憶體陣列中之列中之單元數目、列數目，以及特定電路配置及由每一單元提供之負載。因而，可提供虛設字線20以複製真實字線12。虛設字線20具有連接至虛設字線20的負載電阻24，該等負載電阻24模擬由連接至真實字線12之真實單元4提供之負載。在一些實例中，負載24可實際上包含與真實單元4相同之電路，而在其他實例中，至單元4之不同電路佈置可用以模擬單元之負載。當時序控制信號22輸入至感測放大器16以開始感測用於讀取操作之位元線8時，則時序控制信號22亦可提供給虛設字線20，且虛設字線信號可沿著虛設字線20且沿著虛設位元線26向下傳播至感測放大器16。當感測放大器16接收沿著虛設位元線26之信號時，則可假定已存在充足時間自位元線8讀取值且因此現在可停用感測放大器16。藉由以此方式使用虛設字線20，感測放大器16之操作可按比例調整以適合不同大小之記憶體陣列。然而，在一些情況中，可在不同電壓域中操作之電路的部分中產生送至第1圖中展示之記憶體陣列2之其餘部分的時序控制信號22。從而，可提供準位偏移器30以將時序控制信號22變換成虛設字線20上之虛設字線信號。

此外，字線驅動器14可具有用於選擇性地隔離字線驅動器與電源VDDCE的相關聯標頭電晶體32。藉由以此方式閘控字線驅動器，可在不需要字線驅動器14時減小電力消耗。然而，可在不同於記憶體電路2使用之VDDCE域之電壓 域中產生用於控制標頭電晶體32之控制信號34，且因此可提供準位偏移器40以用於將控制信號34變換成施加至標頭電晶體32之閘極的信號。

一般而言，如下所述之準位偏移器30、40將處於較高輸入準位VDDPE及較低輸入準位0中之一者處之輸入信號變換成具有較高輸出準位VDDCE及較低輸出準位0中之一者的輸出信號。然而，將理解在一些實施例中，較低輸出準位可不同於較低輸入準位。

第2圖圖示已知準位變換電路之第一實例，該準位變換電路僅包含耦合在用於供應較高輸出準位VDDCE之供應軌52與用於提供較低輸出準位(接地)之供應軌54之間的單個反相器50。反相器50之輸入接收輸入信號(ngtp)且反相器之輸出輸出輸出信號(dwl)。然而，使用此方法，當較高輸入準位VDDPE小於較高輸出準位VDDCE時存在問題，因為當輸入信號高(VDDPE)時，則輸入信號可仍低於反相器50之p型上拉電晶體56之臨限電壓，且因此反相器50之上拉電晶體56及下拉電晶體58可同時接通。當此等電晶體兩者皆接通時，在高輸出電壓軌52與低輸出電壓軌54之間存在DC漏洩路徑60，該DC漏洩路徑60不合需要，因為該DC漏洩路徑60浪費電力且可導致對電路之損壞。

第3圖圖示已知準位變換電路之第二實例，該準位變換電路藉由在反相器50之兩側提供額外兩個反相器62來解決第2圖中之漏洩問題。反相器50與第2圖中之反相器相同。額外反相器62之第一反相器處於輸入(VDDPE)域中且使 輸入信號ngtp反相以提供反信號gtp至反相器50。反相器62之第二反相器處於反相器50之輸出處之輸出(VDDCE)域中，且僅使反相器50之輸出反相回來，使得輸入信號ngtp與輸出信號dwl之間的關係與第2圖中相同。儘管額外反相器62未完全移除當反信號gtp係1時可在反相器50中發生之DC漏洩路徑，但時序控制信號22在ngtp係0時處於活動狀態且在ngtp係1時處於非活動狀態，且非活動狀態比活動狀態更經常發生。因而，藉由使ngtp反相且供應gtp至反相器50，DC漏洩將在輸入信號ngtp處於活動狀態而不處於非活動狀態時僅短時間地發生。從而，第3圖之實例減少漏洩路徑發生持續之時間量。然而，添加額外反相器62意味著與第2圖中之一個反相器級延遲相比，現在在輸入信號與輸出信號之間存在三個反相器級延遲。此額外延遲減慢記憶體電路2對時序控制信號ngtp之回應，且因此並不適用於提供高效能記憶體裝置。

第4圖圖示根據本發明技術用於解決此等問題之準位變換電路30的第一實例。準位變換電路30包含輸入電路系統70(在此實例中以反相器之形式)，該輸入電路系統70具有接收輸入信號(時序控制信號ngtp)72之輸入之以及連接至用於輸出輸出信號(虛設字線信號dwl)之輸出線74之輸出。反相器70處於輸入電力域(VDDPE域)，使得該反相器70連接在用於供應較高輸入準位(VDDPE)之供應軌74與用於提供較低輸入準位(接地電壓)之供應軌76之間。此意味著在第2圖中圖示之漏洩路徑不會出現，因為當輸入信 號72係高的時，該輸入信號72處於與供應至反相器70之較高電壓準位VDDPE相同之準位處，且因此反相器70之上拉電晶體78係不導電的。

準位變換電路30亦具有耦合至輸出線74且處於輸出電壓域(VDDCE域)之輸出控制電路系統80。在輸入反相器70開始將輸出線74拉至較高輸入準位VDDPE之後，輸出控制電路系統80用於將輸出線74拉至較高輸出準位VDDCE。輸出控制電路系統80具有串聯佈置在輸出線74與用於供應VDDCE準位之供應軌87之間的p型輸出控制電晶體82及p型截止電晶體84。輸出控制電晶體82之閘極端子連接至由使輸出線74上之信號反相之反相器86獲得之反信號。截止電晶體84之閘極連接至輸入信號72(ngtp)。

準位變換電路30亦具有耦合在VDDPE供應軌74與輸入反相器70之間的隔離電晶體90。提供另一反相器92，該反相器92使輸出控制電路系統80之反相器86之輸出反相且供應反信號至隔離電晶體90之閘極。隔離電晶體90用於一旦輸入反相器70將輸出信號74切換至VDDPE準位便截止對輸入反相器70之供應，使得該輸入反相器70不與將輸出信號拉至VDDCE準位之輸出控制電路系統80爭用。VDDPE域中之電晶體經偏壓至偏壓vnwp且VDDCE域中之電晶體82、84經偏壓至偏壓vnwc。

第5圖及第6圖圖示第4圖之準位變換電路30之操作的實例。第5圖圖示輸入信號72自較低輸入準位(0)切換至較高輸入準位(1或VDDPE)之情況。此關斷反相器70之上 拉電晶體且接通下拉電晶體100。由於上拉電晶體78係關斷的，因此不存在漏洩路徑。下拉電晶體100將輸出線74拉至接地準位(較低輸入準位)，該接地準位與在此情況中之較低輸出相同，且因此輸出信號dwl係0。反相器86使輸出信號準位反相以產生VDDCE準位(1)之信號，該信號施加至輸出控制電晶體82之閘極，切斷輸出控制電晶體82。反相器92使來自反相器86之信號再次反相，以產生接通隔離電晶體90之接地準位(0)信號。

如在第6圖中展示，當輸入信號ngtp切換為低時，則此接通上拉電晶體78且關斷下拉電晶體100。在隔離電晶體90當前係接通的時，則輸出線74拉至較高輸入準位VDDPE。此意味著反相器86將其輸出切換為低，接通輸出控制電晶體82。由於輸入信號已變低且截止電晶體84係p型電晶體，則截止電晶體接通，且因此在VDDCE軌87與輸出線74之間存在導電路徑，以將輸出信號拉至較高輸出準位VDDCE。從而，由輸入電路系統70提供於輸出線74上之VDDPE準位係瞬時(暫時)輸出信號且輸出控制電路系統80然後將輸出信號74拉至所要求之較高輸出準位VDDCE。反相器92回應於由反相器86提供之信號將其輸出切換為高的(1)，且此切斷隔離電晶體90，以隔離反相器70與較高輸入準位74(VDDPE)。此意味著輸入反相器70將停止與輸出控制電路系統80爭用，使得輸出控制電晶體82及截止電晶體84可更快速地將輸出信號拉至VDDCE準位。

當輸入信號ngtp稍後再次切換為高的時，則如在第 5圖中所圖示，此將關斷截止電晶體84，使得輸出控制電路系統80不與輸入反相器70之下拉電晶體100爭用，允許輸出線74上之輸出信號更快速地躍遷為低的。

從而，此電路允許輸出信號對輸入信號之改變之更快回應，同時避免第2圖中圖示之漏洩問題。由於輸入反相器70處於輸入域VDDPE中，則不出現漏洩問題。然而，由於輸入反相器70直接連接至輸出線且輸出控制電路系統80在輸入反相器70開始將輸出線拉高之後開始生效，此允許比第3圖中小之延遲。

儘管第4圖圖示其中輸入電路系統70係反相器之實例，但在其他情況中，輸入電路系統可為另一電路，如提供輸入信號72與輸出信號74之間的非反相關係之緩衝器。同時，在一些情況中，可省略截止電晶體84，而是輸入反相器70之下拉電晶體100可經定大小使得該下拉電晶體100係充分強固的，以克服輸出控制電晶體82之拉力而無需截止電晶體84。類似地，若輸出控制電晶體82經定大小使得該輸出控制電晶體係充分強固的以克服輸入反相器70之上拉電晶體78之拉力，則可省略隔離電晶體90。然而，提供截止電晶體84及隔離電晶體90藉由消除對電晶體大小之約束且允許較小電晶體用於電晶體78、100、82來使得電路設計更加容易且使電力更有效。

在第4圖至第6圖中圖示之實例可對用於控制在第1圖中圖示之記憶體中之虛設字線的準位偏移器30係有用的。然而，此實施例亦可對其他應用(包括非記憶體電路的 積體電路中)有用。

第7圖至第10圖圖示模擬結果，該等模擬結果圖示使用第4圖之準位偏移器回應於輸入信號ngtp之輸出信號dwl之產生。第7圖圖示其中較高輸入準位VDDPE小於較高輸出準位VDDCE之實例。回應於輸入信號之下降躍遷110，輸入反相器70開始在第7圖中曲線圖之部分112處將輸出信號拉至VDDPE準位，但然後輸出電路系統80偵測到輸出信號至VDDPE之上升躍遷且在部分114處將輸出信號拉至高達VDDCE。回應於輸入信號之上升邊緣躍遷116，輸入反相器70之下拉電晶體100在部分118處將輸出信號拉至接地。

另一方面，第8圖圖示其中較高輸入準位VDDPE大於較高輸出準位VDDCE之實例。再次地，回應於下降邊緣躍遷110，輸入反相器70開始在部分112處將輸出信號拉至VDDPE，但然後輸出控制電路系統在部分114處開始生效以將輸出信號往回拉至VDDCE。回應於輸入信號之上升邊緣躍遷116，電晶體100在部分118處將輸出信號拉低。

在第7圖及第8圖之模擬中，當與第2圖之已知電路相比時，漏洩電流如下：

從而，當自較低電壓域變換至較高電壓域時，消除第2圖之DC漏洩路徑，且漏洩電流之量在第4圖之實例中與第2圖相比要小得多(減少至1/1000)，而當輸入電壓域高 於輸出電壓域時，並不顯著影響漏洩之量。如在第7圖及第8圖中圖示，第4圖之準位變換電路能夠自較低域變換至較高域且反之亦然。

第9圖及第10圖圖示在其中準位變換電路在100℃處操作之情況中執行5000次迭代之蒙特卡羅模擬結果。第9圖及第10圖分別圖示類似於第7圖及第8圖之趨勢。

第11圖圖示可用於產生用於第1圖中圖示之標頭電晶體32之控制信號之準位偏移器40的第二實例。與第4圖中之元件相同之第11圖之元件用相同元件符號圖示。如在第4圖中，存在輸入反相器170，但在第11圖中，輸入反相器170接收多個輸入信號而非如在第4圖中僅接收一個輸入信號。輸入信號包括保持信號140，及兩個控制信號142、144。保持信號用於以省電模式放置準位變換電路。當保持信號(ret)140高時，電晶體150將輸出線74拉低。第4圖之反相器86、92替換為接收保持信號140之反相型式(nret)之NAND閘極186、192。當保持信號為高以使電路處於省電(保持)模式時，nret係低的，將NAND閘極186、192之輸出夾持在1處，使得輸出控制電晶體82及隔離電晶體90保持關斷以減小動態切換漏洩。

另一方面，當保持信號140低時，則準位變換電路40取決於兩個控制信號142、144之狀態切換輸出線74上之輸出信號。兩個控制信號142、144可為任何控制信號，但在一個實例中，該等控制信號可為用於啟動記憶體之不同讀取/寫入埠之控制信號。當啟動一個埠時，則可確證一個控制信 號142、144，且撤銷確證另一個控制信號，而若兩個埠皆係活動的，則可確證控制信號142、144兩者。在第11圖之實例中，第一控制信號142優先，使得若控制信號142為低，則切斷下拉電晶體160且上拉電晶體162接通以將輸出信號74拉至VDDPE。在此狀態中，第二控制信號144不影響輸出信號74之準位。另一方面，當第一控制信號142係高的時，則下拉電晶體160接通且上拉電晶體162關斷，且然後如分別由上拉電晶體164及下拉電晶體166控制，輸出信號74在第二控制信號144為低的情況下拉至VDDPE準位或在第二控制信號144為高的情況下拉至接地準位。從而，第11圖中之輸入反相器170如在第4圖中輸出VDDPE或接地，但是回應於更大數目個控制信號。

兩個截止電晶體84-1、84-2經提供於輸出控制電路系統80中，每一截止電晶體由控制信號142、144中之一者控制。當控制信號142、144兩者係高的時，截止電晶體隔離輸出線74與輸出控制電晶體82，指示反相器170之下拉部分160、166係活動的，以加速將輸出線74拉低。否則，輸出控制電路系統以與第4圖至第6圖相同之方式起作用以偵測輸出線74上之暫時輸出信號之上升躍遷且經由輸出控制電晶體82將輸出信號拉至VDDCE軌86之VDDCE準位。隔離電晶體90以與第4圖至第6圖相同之方式起作用以隔離輸入反相器170與VDDPE軌74。

第11圖亦與第4圖不同之處在於，提供一對反相器200以使輸出線74上之信號反相以產生用於第1圖中之標頭 電晶體32的標頭控制信號。提供反相器，因為用於標頭32之標頭控制信號對應於在此實施例中之控制信號142、144之非反相值，並非放置在輸出線74上之反相值。然而，在其他實施例中，有可能移除反相器200且替代地使用相對於一或多個輸入信號反相之輸出信號。同時，若需要，則兩個反相器200可替換為具有較寬電晶體之反相器。

可在不同製程節點(諸如，16nm或10nm製程節點)處製造上文論述之準位變換電路。用於準位變換電路中之電晶體可為各種類型，例如場效應電晶體(FET)、雙極接面電晶體(BJT)、互補金屬氧化物半導體電晶體(CMOS)、FinFET或NanoFET。

第12圖圖示用於根據儲存在可記錄媒體上之指定記憶體架構302編譯記憶體執行個體之記憶體編譯程式300之實例。將由使用者提供之GUI輸入304提供給記憶體編譯程式300以指定待產生之記憶體執行個體之性質，諸如記憶體陣列中之列及行之數目、記憶體陣列之多工佈置，以及各種可選特徵結構(諸如，電力閘控、待支援之嵌入式自測試(BIST)模式等)之選擇。提供記憶體編譯程式300作為在通用電腦306上執行之軟體程式。可擴展先前技術中已知之記憶體編譯程式300，使得該記憶體編譯程式300可在記憶體執行個體中包括如在上文之實施例中圖示之至少一個準位變換電路。

第13圖圖示標準單元庫400之實例，該標準單元庫400提供於記錄媒體上且儲存定義可用以使用自動設計過程 產生積體電路佈局之標準單元的資料。所產生之積體電路可用於任何目的(不限於記憶體)。自動設計程式在通用電腦402上執行。使用者指定待設計之積體電路之功能要求404。設計程式執行放置步驟以產生其中來自標準單元庫400之各個標準單元408處於電路佈局中之單元放置406。執行路由步驟以產生其中添加放置406中之不同單元之間的各個互連412的經路由設計410。執行驗證/輸出步驟以核查所產生之設計是否實際上滿足由使用者指定之功能要求404，且然後可輸出積體電路佈局414。上文論述之準位變換電路可包括在單元庫400中作為標準單元，使得該等準位變換電路可包括在積體電路佈局中。

儘管在本文中已參考所附圖式詳細地描述本發明之說明性實施例，但應理解本發明不限於彼等精確實施例，且熟習此項技術者可在不背離如由隨附申請專利範圍定義之本發明之範疇及精神之情況下做出對彼等精確實施例之各種變化及修改。

30‧‧‧準位偏移器

70‧‧‧反相器

72‧‧‧輸入信號

74‧‧‧供應軌

76‧‧‧供應軌

78‧‧‧上拉電晶體

80‧‧‧輸出控制電路系統

82‧‧‧p型輸出控制電晶體

84‧‧‧p型截止電晶體

86‧‧‧反相器

87‧‧‧供應軌

90‧‧‧隔離電晶體

92‧‧‧反相器

100‧‧‧下拉電晶體

Claims (19)

1. 一種用於回應於一輸入信號在一輸出線上產生一輸出信號之準位變換電路，該輸入信號具有一較高輸入準位及一較低輸入準位中之一者，且該輸出信號具有一較高輸出準位及一較低輸出準位中之一者；該準位變換電路包含：輸入電路系統，其耦合至用於供應該較高輸入準位之一第一供應節點且具有用於接收該輸入信號之一輸入及耦合至該輸出線之一輸出，其中該輸入電路系統經配置以在具有該較高輸入準位及該較低輸入準位中之一者的該輸出線上輸出一暫時輸出信號，且該輸入電路系統經配置以回應於該輸入信號在該較高輸入準位與該較低輸入準位之間的一第一躍遷輸出該暫時輸出信號朝該較高輸入準位之一上升躍遷；以及輸出控制電路系統，其耦合至該輸出線及用於供應該較高輸出準位之一第二供應節點，且經配置以偵測該輸出線上之該暫時輸出信號之該上升躍遷，且回應於偵測該暫時輸出信號之該上升躍遷，將該輸出線上之該輸出信號拉至該較高輸出準位。
2. 如請求項1所述之準位變換電路，其中該輸入電路系統包含反相電路系統且該輸入信號之該第一躍遷包含自該較高輸入準位朝該較低輸入準位之一下降躍遷。
3. 如請求項1所述之準位變換電路，其中回應於該輸入信號在該較高輸入準位與該較低輸入準位之間在與該第一躍遷 相反之方向上的一第二躍遷，該輸入電路系統經配置以輸出該暫時輸出信號朝該較低輸入準位之一下降躍遷。
4. 如請求項1所述之準位變換電路，其中該較低輸入準位與該較低輸出準位相同。
5. 如請求項1所述之準位變換電路，其包含隔離電路系統，該隔離電路系統經配置以回應於該輸出線上之該暫時輸出信號之該上升躍遷隔離該輸入電路系統與該第一供應節點。
6. 如請求項5所述之準位變換電路，其中回應於該輸出線上之該暫時輸出信號之該上升躍遷，該輸出控制電路系統經配置以在該隔離電路系統隔離該輸入電路系統與該第一供應節點之前開始將該輸出線上之該輸出信號拉至該較高輸出準位。
7. 如請求項1所述之準位變換電路，其中該輸出控制電路系統包含耦合在該輸出線與該第二供應節點之間的一輸出控制電晶體；其中該輸出控制電晶體經配置以回應於該輸出線上之該暫時輸出信號之該上升躍遷在一導電狀態中操作，且回應於該輸出線上之該輸出信號朝該低輸出準位或該低輸入準位之一躍遷在一較弱導電狀態中操作。
8. 如請求項7所述之準位變換電路，其中該輸出控制電晶體包含一p型電晶體；該輸出控制電路系統包含經配置以使該輸出線上之該信號反相之輸出反相電路系統；且該輸出控制電晶體之一閘極端子耦合至該輸出反相電路系統之一輸出。
9. 如請求項7所述之準位變換電路，其中該輸出控制電路系統進一步包含與該輸出控制電晶體平行地耦合在該輸出線與該第二供應節點之間的一截止電晶體；其中該截止電晶體經配置以回應於該輸入信號之該第一躍遷在一導電狀態中操作，且回應於該輸入信號在與該第一躍遷相反之方向上的一第二躍遷在一較弱導電狀態中操作。
10. 如請求項1所述之準位變換電路，其中該輸入電路系統具有用於接收一第一輸入信號之一第一輸入及用於接收一第二輸入信號之一第二輸入；其中該輸入電路系統經配置以回應於該第一輸入信號之該第一躍遷輸出該輸出線上之該暫時輸出信號之該上升躍遷；且在該第一輸入信號在與該第一躍遷相反之方向上的一第二躍遷之後，該輸入電路系統經配置以回應於該第二輸入信號在該較高輸入準位與該較低輸入準位之間的一預定躍遷輸出該輸出線上之該暫時輸出信號之該上升躍遷。
11. 如請求項1所述之準位變換電路，其中該準位變換電路支援高於該較高輸入準位之該較高輸出準位，且亦支援低於該較高輸入準位之該較高輸出準位。
12. 一種包含如請求項1所述之準位變換電路之積體電路。
13. 如請求項12所述之積體電路，其中該積體電路包含一記憶體積體電路，該記憶體積體電路包含用於儲存資料之複數個記憶體單元。
14. 如請求項13所述之積體電路，其中該記憶體積體電路包含一虛設字線及控制電路系統，該控制電路系統經配置以回應於一時序控制信號基於在該虛設字線上確證之一虛設字線信號控制該記憶體積體電路內之操作之時序；且該準位變換電路之輸入信號包含該時序控制信號，且該準位變換電路之輸出信號包含該虛設字線信號。
15. 如請求項13所述之積體電路，其中該記憶體積體電路包含一字線、經配置以確證該字線上之一字線信號之一字線驅動器，以及經配置以回應於一閘控控制信號將該字線驅動器選擇性地耦合至一電力供應節點之一電力閘控電路；且該準位變換電路之該輸入信號包含該閘控控制信號，且該準位變換電路之該輸出信號供應至該電力閘控電路。
16. 一種儲存一記憶體編譯程式電腦程式之電腦可讀取儲存媒體，該記憶體編譯程式電腦程式用於控制一電腦以自與該記憶體編譯程式電腦程式相關聯之一記憶體架構產生一記憶體裝置之一執行個體，該記憶體架構指定定義用於組合彼等電路元件之規則之電路元件及資料的一定義，使得所產生之該執行個體指定包含如請求項1所述之一準位變換電路之一記憶體裝置。
17. 一種儲存一標準單元庫之電腦可讀取儲存媒體，該標準單元庫包含定義用於包含在一積體電路佈局中之複數個標準單元之資訊，該複數個標準單元包含對應於如請求項1所述之該準位變換電路之一準位變換標準單元。
18. 一種用於回應於一輸入信號在一輸出線上產生一輸出信號之準位變換電路，該輸入信號具有一較高輸入準位及一較低輸入準位中之一者，且該輸出信號具有一較高輸出準位及一較低輸出準位中之一者；該準位變換電路包含：輸入手段，其用於接收該輸入信號，該輸入手段耦合至用於供應該較高輸入準位之一第一供應節點且具有耦合至該輸出線之一輸出，其中該輸入手段經配置以在具有該較高輸入準位及該較低輸入準位中之一者的該輸出線上輸出一暫時輸出信號，且該輸入手段經配置以回應於該輸入信號在該較 高輸入準位與該較低輸入準位之間的一第一躍遷輸出該暫時輸出信號朝該較高輸入準位之一上升躍遷；以及輸出控制手段，其用於偵測該輸出線上之該暫時輸出信號之該上升躍遷且回應於偵測到該暫時輸出信號之該上升躍遷，將該輸出線上之該輸出信號拉至該較高輸出準位，該輸出控制手段耦合至該輸出線及用於供應該較高輸出準位之一第二供應節點。
19. 一種用於回應於一輸入信號在一輸出線上產生一輸出信號之準位變換方法，該輸入信號具有一較高輸入準位及一較低輸入準位中之一者，且該輸出信號具有一較高輸出準位及一較低輸出準位中之一者；該準位變換電路包含：接收該輸入信號；回應於該輸入信號在該較高輸入準位與該較低輸入準位之間的一第一躍遷，在該輸出線上輸出一暫時輸出信號朝該較高輸入準位之一上升躍遷；偵測該暫時輸出信號之該上升躍遷；以及回應於偵測該輸出線上之該暫時輸出信號之該上升躍遷，將該輸出線上之該輸出信號拉至該較高輸出準位。