CN114640340A - 具有低传输延迟的电平转换器 - Google Patents

Abstract

本申请实施例公开了一种具有低传输延迟的电平转换器，包括：一低电平调整电路，根据一输入信号选择性地将一第一输入节点与一第二输入节点二者中之一的电平拉低至一第一低电源电压；一第一比较电路，将该第一输入节点的电平与一第二低电源电压中具有较高电平的一者输出至一第一输出节点，其中该第二低电源电压高于该第一低电源电压；以及一高电平调整电路，根据该第一输入节点的电平与该第二输入节点的电平选择性地调整该第一输出节点的电平，以产生一输出信号。

Description

具有低传输延迟的电平转换器

技术领域

本申请是关于电平转换器，尤其是关于可快速切换信号电平的电平转换器。

背景技术

电子装置通常包含数个不同的电路系统。在一些应用中，这些电路系统可能操作在不同的电压电平。为使这些电路系统可相互传递资料或信号，可在这些电路系统之间设置电平转换器(level shifter)，以确保信号的电平符合对应电路系统的电压电平。在一些相关技术中，电平转换器使用交叉耦合(cross-coupled)的多个反相器来进行电平转换。然而，由于其它钳位电路的影响以及这些反相器的操作延迟，会使得信号的电平切换过程中产生较大的传输延迟。如此，将会影响信号的切换过程出现延迟，使得信号的转态边缘产生较高的不确定性。

发明内容

在一些实施例中，本申请的目的之一在于提供一种具有低传输延迟的电平转换器，以改善先前技术的不足。

在一些实施例中，电平转换器包含低电平调整电路、第一比较电路以及高电平调整电路。低电平调整电路根据一输入信号选择性地将一第一输入节点与一第二输入节点二者中之一的电平拉低至一第一低电源电压。第一比较电路将该第一输入节点的电平与一第二低电源电压中具有较高电平的一者输出至一第一输出节点，其中该第二低电源电压高于该第一低电源电压。高电平调整电路根据该第一输入节点的电平与该第二输入节点的电平选择性地调整该第一输出节点的电平，以产生一输出信号。

在一些实施例中，电平转换器可提供额外的路径来快速调整输出节点的电平，进而降低信号的电平切换过程中所产生的延迟。如此，可使电平转换器所产生的输出信号具有快速切换的转态边缘，进而降低输出信号的转态边缘的不确定性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供一种电平转换器的示意图；

图2是本申请实施例提供的图1的电平转换器的电路示意图；

图3A是本申请实施例提供的当图2中的输入信号具有低逻辑值时电平转换器的操作示意图；

图3B是本申请实施例提供的当图2中的输入信号具有高逻辑值时电平转换器的操作示意图；

图4A是本申请实施例提供的一种电平转换器的示意图；

图4B是本申请实施例提供的图4A中的相关信号的波形图；以及

图5是本申请实施例提供的输入输出驱动器的示意图。

附图标记：

100:电平转换器

110:低电平调整电路

112,114:反相器

120,130:比较电路

140:高电平调整电路

142,144:反相器

400:电平转换器

410:选择电路

411,412:反相器

413,414:逻辑门

415:多任务器

500:输入输出驱动器

501:输入输出点

510:电平转换器

520:延迟匹配电路

530:非重叠电路

540:保护电路

A,B:控制节点

D1,D2:二极管

I1,I2:输入节点

MN1,MN2,MP1,MP2,N1～N4,P1～P8:晶体管

O1,O2:输出节点

S1～S5:信号

SC1,SC2:控制信号

SEL:选择信号

SIN:输入信号

VDDH,VDDL:高电源电压

VN,VP:钳位信号

VO,VO’:输出信号

VSS,VSSH,VSSL:低电源电压。

具体实施方式

本文所使用的所有词汇具有其通常的含义。上述的词汇在普遍常用的字典中的定义，在本申请的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本申请的范围与含义。同样地，本申请亦不仅以于此说明书所示出的各种实施例为限。

关于本文中所使用的“耦接”或“连接”，均可指二或多个组件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个组件相互操作或动作。如本文所用，用语“电路”可为由至少一个晶体管与/或至少一个主被动组件按一定方式连接以处理信号的装置。

图1是本申请实施例提供的一种电平转换器100的示意图。电平转换器100可用来转换信号的电平，以适用于不同电源域(power domain)的电压范围。例如，电平转换器100可自其它数字电路(未示出)接收输入信号SIN，其中输入信号SIN的电平范围可为低电源电压VSSL至高电源电压VDDL。电平转换器100可根据输入信号SIN产生输出信号VO，其中输出信号VO的电平的范围为低电源电压VSSH至高电源电压VDDH，其中高电源电压VDDH高于低电源电压VSSH，低电源电压VSSH可高于或相同于高电源电压VDDL，且高电源电压VDDL高于低电源电压VSSL。

电平转换器100包含低电平调整电路110、比较电路120、比较电路130以及高电平调整电路140。低电平调整电路110根据输入信号SIN选择性地拉低输入节点I1与输入节点I2二者之一的电平至高电源电压VDDL。比较电路120将输入节点I1的电平与低电源电压VSSH中具有较高电平的一者输出至输出节点O1。比较电路130将输入节点I2的电平与低电源电压VSSH中具有较高电平的一者输出至输出节点O2。高电平调整电路140根据输入节点I1的电平以及输入节点I2的电平选择性地调整输出节点O1的电平以及输出节点O2的电平，并根据输出节点O2的电平产生输出信号VO。

在一些实施例中，低电平调整电路110操作于第一电源域，其由低电源电压VSSL以及高电源电压VDDL定义。低电平调整电路110可将输入信号SI N的振幅拉高至高电源电压VDDL或拉低至低电源电压VSSL，并据此调整输入节点I1的电平以及输入节点I2的电平。高电平调整电路140操作于第二电源域，其由低电源电压VSSH以及高电源电压VDDH定义。高电平调整电路140可进一步地根据输入节点I1的电平以及输入节点I2的电平将输出节点O1(以及输出节点O2)的电平拉升至高电源电压VDDH或低电源电压VSSH，并据此产生输出信号VO。

如后说明，比较电路120可协助将输出节点O1的电平加速拉低至低电源电压VSSH，且比较电路130可协助将输出节点O2的电平加速拉低至低电源电压VSSH。如此，可使输出信号VO在电平转换的过程中快速地切换至低电源电压VSSH的电平，进而降低输出信号VO的下降沿的瞬时延迟以及不确定性。

图2是本申请实施例提供的图1的电平转换器100的电路示意图。在一些实施例中，低电平调整电路110包含反相器112、反相器114、晶体管N1与晶体管N2。反相器112根据输入信号SIN产生信号S1。反相器114根据信号S1产生信号S2。晶体管N1的第一端(例如为漏极)耦接至输入节点I2，晶体管N1的第二端(例如为源极)接收信号S1，且晶体管N1的控制端(例如为栅极)接收高电源电压VDDL。晶体管N2的第一端耦接至输入节点I1，晶体管N2的第二端接收信号S2，且晶体管N2的控制端接收高电源电压VDDL。

借由上述设置方式，晶体管N1与晶体管N2可经由高电源电压VDDL偏压，晶体管N1可根据信号S1选择性地将输入节点I2的电平拉低至低电源电压VSSL，且晶体管N2可根据信号S2选择性地将输入节点I1的电平拉低至低电源电压VSSL。例如，当输入信号SIN为逻辑值0时，信号S1的电平为高电源电压VDDL，且信号S2的电平为低电源电压VSSL。于此条件下，晶体管N1关断且晶体管N2导通，以将输入节点I1的电平拉低至低电源电压VSSL。或者，当输入信号SIN为逻辑值1时，信号S1的电平为低电源电压VS SL，且信号S2的电平为高电源电压VDDL。于此条件下，晶体管N2关断且晶体管N1导通，以将输入节点I2的电平拉低至低电源电压VSSL。

高电平调整电路140包含多个晶体管P1～P4、多个晶体管N3～N4以及多个反相器142与144。晶体管P1的第一端(例如为源极)接收高电源电压VDDH，晶体管P1的第二端(例如为漏极)耦接至控制节点A，且晶体管P1的控制端(例如为栅极)耦接至输出节点O2。晶体管P1可根据输出节点O2的电平选择性地拉升控制节点A的电平到高电源电压VDDH。晶体管P2的第一端接收高电源电压VDDH，晶体管P1的第二端耦接至控制节点B，且晶体管P2的控制端耦接至输出节点O1。晶体管P2可根据输出节点O1的电平选择性拉升控制节点B的电平至高电源电压VDDH。晶体管N3的第一端耦接至控制节点A，晶体管N3的第二端接收低电源电压VSSH，且晶体管N3的控制端耦接至控制节点B。晶体管N3可根据控制节点B的电平选择性地拉低控制节点A的电平到低电源电压VSSH。晶体管N4的第一端耦接至控制节点B，晶体管N4的第二端接收低电源电压VSSH，且晶体管N4的控制端耦接至控制节点A。晶体管N4可根据控制节点A的电平选择性地拉低控制节点B的电平到低电源电压VSSH。晶体管P3的第一端耦接至控制节点A，晶体管P3的第二端耦接至输入节点I1，且晶体管P3的控制端接收低电源电压VSSH。晶体管P3可经由低电源电压VSSH偏压，并根据控制节点A的电平选择性地导通，以调整输入节点I1的电平。晶体管P4的第一端耦接至控制节点B，晶体管P4的第二端耦接至输入节点I2，且晶体管P4的控制端接收低电源电压VS SH。晶体管P4可经由低电源电压VSSH偏压，并根据控制节点B的电平选择性地导通，以调整输入节点I2的电平。

多个反相器142与144经由高电源电压VDDH与低电源电压VSSL供电，并串联耦接以操作为一缓冲器，其可根据输出节点O1的电平产生输出信号VO。

比较电路120包含多个晶体管P5与P6。晶体管P5的第一端耦接至输出节点O1，晶体管P5的第二端接收低电源电压VSSH，且晶体管P5的控制端耦接至输入节点I1。晶体管P6的第一端耦接至输出节点O1，晶体管P6的第二端耦接至输入节点I1，且晶体管P6的控制端接收低电源电压VSSH。借由上述设置方式，晶体管P5可根据输入节点I1的电平选择性地导通以传输低电源电压VSSH到输出节点O1，且晶体管P6可根据输入节点I1的电平选择性地导通以连接输入节点I1至输出节点O1。例如，当低电源电压VSSH高于输入节点I1的电平时，晶体管P5为导通且晶体管P6会关闭，以传输低电源电压VSSH至输出节点O1。或者，当输入节点I1的电平高于低电源电压VSSH时，晶体管P6为导通且晶体管P5会关闭，以连接输入节点I1至输出节点O1。

比较电路130包含多个晶体管P7与P8。晶体管P7的第一端耦接至输出节点O2，晶体管P7的第二端接收低电源电压VSSH，且晶体管P7的控制端耦接至输入节点I2。晶体管P8的第一端耦接至输出节点O2，晶体管P8的第二端耦接至输入节点I2，且晶体管P8的控制端接收低电源电压VSSH。借由上述设置方式，晶体管P7可根据输入节点I2的电平选择性地导通以传输低电源电压VSSH到输出节点O2，且晶体管P8可根据输入节点I2的电平选择性地导通以连接输入节点I2至输出节点O2。例如，当低电源电压VSSH高于输入节点I2的电平时，晶体管P7为导通且晶体管P8会关闭，以传输低电源电压VSSH至输出节点O2。或者，当输入节点I2的电平高于低电源电压VSSH时，晶体管P8为导通且晶体管P7会关闭，以连接输入节点I2至输出节点O2。

应当理解，比较电路120与比较电路130相当于高电压选择电路，且本申请并不以上述的设置方式为限。各种可输出较高电压的比较电路皆为本申请所涵盖的范围。

图3A是本申请实施例提供的当图2中的输入信号具有低逻辑值时电平转换器100的操作示意图。在图3A的例子中，当输入信号SIN自高电平切换至低电平(即输入信号SIN具有低逻辑值)时，信号S1具有高电平且信号S2具有低电平。于此条件下，晶体管N1关断且晶体管N2导通而下拉输入节点I1的电平至低电源电压VSSL。由于低电源电压VSSH高于输入节点I1的电平(相当于低电源电压VSSL)，晶体管P6关断且晶体管P5导通以传输低电源电压VSSH到输出节点O1。如此一来，输出节点O1的电平可快速地下拉至低电源电压VSSH，以产生具有相应低电平的输出信号VO。

此外，由于输出节点O1为低电平，晶体管P2导通以上拉控制节点B的电平至高电源电压VDDH。于此条件下，晶体管N4关断，晶体管N3导通以将控制节点A的电平下拉至低电源电压VSSH进而关断晶体管P3，且晶体管P4导通以将控制节点B连接至输入节点I2。如此一来，输入节点I2的电平可经晶体管P4与晶体管P2上拉至高电源电压VDDH。由于输入节点I2的电平高于低电源电压VSSH，晶体管P7关断且晶体管P8导通以连接输入节点I2至输出节点O2，进而关断晶体管P1。

图3B是本申请实施例提供的当图2中的输入信号具有高逻辑值时电平转换器100的操作示意图。在图3B的例子中，当输入信号SIN自低电平切换至高电平(即输入信号SIN具有高逻辑值)时，信号S2具有高电平且信号S1具有低电平。于此条件下，晶体管N2关断且晶体管N1导通而下拉输入节点I2的电平至低电源电压VSSL。由于低电源电压VSSH高于输入节点I2的电平(相当于低电源电压VSSL)，晶体管P8关断且晶体管P7导通以传输低电源电压VSSH到输出节点O2。如此一来，输出节点O2的电平可快速地下拉至低电源电压VSSH。

此外，由于输出节点O2为低电平，晶体管P1导通以上拉控制节点A的电平至高电源电压VDDH。于此条件下，晶体管N3关断，晶体管N4导通以将控制节点B的电平下拉至低电源电压VSSH进而关断晶体管P4，且晶体管P3导通以将控制节点A连接至输入节点I1。如此一来，输入节点I1的电平可经晶体管P3与晶体管P1上拉至高电源电压VDDH。由于输入节点I1的电平高于低电源电压VSSH，晶体管P5关断且晶体管P6导通以连接输入节点I1至输出节点O1，进而关断晶体管P2。如此一来，输入节点I1的电平可上拉至高电源电压VDDH，以产生具有相应高电平的输出信号VO。

基于图3A与图3B的说明，应当理解，当输入信号SIN切换至低电平时，比较电路120可快速地下拉输出节点O1的电平至低电源电压VSSH。如此，当输入信号SIN自高电平切换到低电平时，输出信号VO可具有低延迟的电平切换以具有快速下降的转态边缘(即下降沿)。相对地，当输入信号SIN切换至高电平时，是透过比较电路130以及高电平调整电路140的协同运作来拉升输入节点I1的电平，进而拉升输出信号VO的电平至高电源电压VDDH。在一些实施例中，在实际应用中，输出信号VO从低电平切换至高电平的瞬时时间可能久于输出信号VO从高电平切换至低电平的瞬时时间。

图4A是本申请实施例提供的一种电平转换器400的示意图。相较于图2，在一些实施例中，电平转换器400更包含选择电路410，且高电平调整电路140不包含多个反相器142与144，并经由选择电路410产生输出信号VO。如前所述，在前述的例子中，输出信号VO从低电平切换至高电平的瞬时时间可能久于输出信号VO从高电平切换至低电平的瞬时时间。为了进一步确保输出信号VO可具有快速上升的转态边缘(即上升沿)，可利用选择电路410进一步地根据输出节点O2的电平产生输出信号VO。

详细而言，选择电路410根据输出节点O1的电平与输出节点O2的电平自输出节点O1与输出节点O2中选择一对应节点，并根据此对应节点的电平产生输出信号VO。例如，选择电路410包含反相器411、反相器412、逻辑门413、逻辑门414以及多任务器415。反相器411根据输出节点O1的电平产生信号S3。反相器412根据输出节点O2的电平产生信号S4。逻辑门413根据信号S3以及选择信号SEL产生信号S5。逻辑门414根据信号S4以及信号S5产生选择信号SEL。在一些实施例中，逻辑门413与逻辑门414可为(但不限于)与非门，并可操作为SR正反器。多任务器415根据选择信号SEL输出信号S4为输出信号VO，或是根据输出节点O1的电平产生输出信号VO。

图4B是本申请实施例提供的图4A中的相关信号的波形图。当输入信号SIN具有高电平时，输出节点O1具有高电平，且输出节点O2具有低电平。于此条件下，选择信号SEL具有低电平，故多任务器415根据输出节点O1的电平产生输出信号VO。当输入信号SIN自高电平切换至低电平时，输出节点O1的电平经比较电路120快速地下拉至低电源电压VSSL，故多任务器415可根据输出节点O1的电平产生相应的输出信号VO。接着，当输出节点O2的电平经由高电平调整电路140以及比较电路130的协同运作拉升至高电源电压VDDH(可参照图3A)，选择信号SEL具有高电平。于此条件下，多任务器415输出信号S4为输出信号VO。当输入信号SIN由低电平切换到高电平时，输出节点O2的电平可经由比较电路130快速下拉至低电源电压VSSL(可参照图3B)，使得信号S4可具有快速上升的转态边缘。如此，多任务器415可输出此信号S4为输出信号VO。

等效而言，选择电路410可根据输出节点O1的电平以及输出节点O2的电平自输出节点O1与输出节点O2中选出一对应节点，其中当对应节点的电平从高电平(例如为高电源电压VDDH)切换至低电平(例如为低电源电压VSSL)时，选择电路410根据此对应节点的电平产生输出信号VO。如此，可确保选择电路410是根据具有快速下降的电平产生输出信号VO，进而降低输出信号VO的电平切换的延迟时间。

一般而言，随着电路的使用时间越长，电路的操作速度会逐渐变慢。由于选择电路410可选择经由比较电路120的输出节点O1或是经由比较电路130的输出节点O2来产生输出信号VO，且下拉输出节点O1或输出节点O2的路径所使用的晶体管个数不多，故受到使用时间的影响相对较低。换言之，借由选择电路410，可进一步提高电平转换器400的耐用度。

在上述各实施例中，多个晶体管N1～N4为N型晶体管，且多个晶体管P1～P8为P型晶体管。上述各个晶体管可由金属氧化物场效应晶体管(MOSF ET)实施，但本申请并不以此为限。可实施类似操作的各种类型或导电型式的晶体管皆为本申请所涵盖的范围。

图5为根据本申请一些实施例绘制的输入输出驱动器500的示意图。输入输出驱动器500包含电平转换器510、延迟匹配电路520、非重叠(non-overl apping)电路530以及保护电路540。电平转换器510可由图1或图2的电平转换器100或是图4A的电平转换器400实施。电平转换器510可根据输入信号SIN产生输出信号VO。延迟匹配电路520根据输入信号SIN产生输出信号VO’，其中延迟匹配电路520对输入信号SIN引入的延迟时间相同于(或接近于)电平转换器510对输入信号SIN引入的延迟时间。换言之，非重叠(non-overlapping)电路530是在相同(或相近)的时间接收到输出信号VO与输出信号VO’。在一些实施例中，延迟匹配电路520可(但不限于)具有类似于电平转换器510的电路结构(但操作于不同电源域)，以达成相近的延迟时间。非重叠电路530根据输出信号VO产生控制信号SC1，并根据输出信号VO’产生控制信号SC2。非重叠电路530可延迟输出信号VO以产生控制信号SC1，并延迟输出信号VO’以产生控制信号SC2，其中控制信号SC1与控制信号SC2之间具有一非重叠期间(例如为控制信号SC1的转态边缘与控制信号SC1的转态边缘之间存在的间隔时间)。

保护电路540包含多个晶体管MP1、MP2、MN1与晶体管MN2以及多个二极管D1与D2。多个晶体管MP1～MP4以及多个二极管D1与D2可操作电压保护电路，以提供基本电压保护给输入输出点501。晶体管MP1接收高电源电压VDDH，并根据控制信号SC1选择性导通。晶体管MP2经由钳位信号VP控制，并耦接至输入输出点501。晶体管MN2经由钳位信号VN控制，并耦接至输入输出点501。晶体管MN1接收低电源电压VSS，并根据控制信号SC2选择性导通。

借由设定控制信号SC1与控制信号SC2之间的非重叠期间，可确保晶体管MP1与晶体管MN1不会同时导通，进而避免保护电路540产生短路电流。如前所述，在一些相关技术中，电平转换器存在操作延迟，使得信号的转态边缘产生较高的不确定性。若使用这些技术的电平转换器来产生输出信号VO，非重叠电路530所产生的控制信号SC1的转态边缘也会出现不确定性(即，无法精确控制控制信号SC1的时间点状态)。如此一来，控制信号SC1与控制信号SC2之间的非重叠期间可能过长而降低了输入输出驱动器500的效果。或者，在一些极端情形中，晶体管MP1与晶体管MN1可能会根据控制信号SC1与控制信号SC2同时导通，而误产生短路电流。相较于上述技术，利用本申请一些实施例提供的电平转换器100或电平转换器400，非重叠电路530可精确控制控制信号SC1的时间点状态，以确保控制信号SC1与控制信号SC2之间具有一定的非重叠期间，并可精确地控制该非重叠期间具有较短的时间长度，以改善输入输出驱动器500的效果。

综上所述，本申请一些实施例中的电平转换器可提供额外的路径来快速调整输出节点的电平，进而降低信号的电平切换过程中所产生的延迟。如此，可使电平转换器所产生的输出信号具有快速切换的转态边缘，进而降低输出信号的转态边缘的不确定性。

虽然本申请的实施例如上所述，然而这些实施例并非用来限定本申请，本领域技术人员可依据本申请的明示或隐含的内容对本申请的技术特征施以变化，凡此种种变化均可能属于本申请所寻求的专利保护范畴，换言之，本申请的专利保护范围须视本说明书的申请专利范围所界定者为准。

Claims (10)

1.一种具有低传输延迟的电平转换器，其特征在于，包括：

一低电平调整电路，根据一输入信号选择性地将一第一输入节点与一第二输入节点二者中之一的电平拉低至一第一低电源电压；

一第一比较电路，将该第一输入节点的电平与一第二低电源电压中具有较高电平的一者输出至一第一输出节点，其中该第二低电源电压高于该第一低电源电压；以及

一高电平调整电路，根据该第一输入节点的电平与该第二输入节点的电平选择性地调整该第一输出节点的电平，以产生一输出信号。

2.根据权利要求1所述的电平转换器，其特征在于，该低电平调整电路操作于一第一电源域，该高电平调整电路操作于一第二电源域，该第一电源域由该第一低电源电压与一第一高电源电压定义，该第二电源域由该第二低电源电压与一第二高电源电压定义，且该第二高电源电压高于该第一高电源电压。

3.根据权利要求1所述的电平转换器，其特征在于，该低电平调整电路包含：

一第一反相器，根据该输入信号产生一第一信号；

一第二反相器，根据该第一信号产生一第二信号；

一第一晶体管，经由一高电源电压偏压，并根据该第一信号选择性地将该第二输入节点的电平拉低至该第一低电源电压；以及

一第二晶体管，经由该高电源电压偏压，并根据该第二信号选择性地将该第一输入节点的电平拉低至该第一低电源电压。

4.根据权利要求1所述的电平转换器，其特征在于，该高电平调整电路包含：

一第一晶体管，根据一第二输出节点的电平选择性地拉升一第一控制节点的电平至一高电源电压；

一第二晶体管，根据该第一输出节点的电平选择性地拉升一第二控制节点的电平至该高电源电压；

一第三晶体管，根据该第二控制节点的电平选择性地拉低该第一控制节点的电平至该第二低电源电压；

一第四晶体管，根据该第一控制节点的电平选择性地拉低该第二控制节点的电平至该第二低电源电压；

一第五晶体管，经由该第二低电源电压偏压，并根据该第一控制节点的电平选择性导通以调整该第一输入节点的电平；以及

一第六晶体管，经由该第二低电源电压偏压，并根据该第二控制节点的电平选择性导通以调整该第二输入节点的电平。

5.根据权利要求1所述的电平转换器，其特征在于，该第一比较电路包含：

一第一晶体管，根据该第一输入节点的电平选择性地导通以传输该第二低电源电压至该第一输出节点；以及

一第二晶体管，根据该第一输入节点的电平选择性地导通以连接该第一输入节点至该第一输出节点。

6.根据权利要求1所述的电平转换器，其特征在于，还包括：

一第二比较电路，将该第二输入节点的电平与该第二低电源电压中具有较高电平的一者输出至一第二输出节点；

其中该高电平调整电路更根据该第一输入节点的电平与该第二输入节点的电平选择性地调整该第二输出节点的电平。

7.根据权利要求6所述的电平转换器，其特征在于，还包括：

一选择电路，根据该第一输出节点的电平以及该第二输出节点的电平自该第一输出节点与该第二输出节点中选出一对应节点，并根据该对应节点的电平产生该输出信号。

8.根据权利要求7所述的电平转换器，其特征在于，当该对应节点的电平从一第一电平切换至一第二电平时，该选择电路根据该对应节点的电平产生该输出信号，且该第一电平高于该第二电平。

9.根据权利要求7所述的电平转换器，其特征在于，该选择电路包含：

一第一反相器，根据该第一输出节点的电平产生一第一信号；

一第二反相器，根据该第二输出节点的电平产生一第二信号；

一第一逻辑门，根据该第一信号以及一选择信号产生一第三信号；

一第二逻辑门，根据该第二信号以及该第三信号产生该选择信号；以及一多任务器，根据该选择信号输出第二信号为该输出信号或是根据该第一输出节点的电平产生该输出信号。

10.根据权利要求1所述的电平转换器，其特征在于，当所述输入信号自第一电平切换到第二电平时，所述第一比较电路用以协助将所述第一输出节点的电平加速拉低至所述第二低电源电压，且所述第一电平高于所述第二电平。

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