JP2833968B2 - Ｃｍｏｓ出力バッファ回路 - Google Patents
Ｃｍｏｓ出力バッファ回路Info
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Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ出力バッファ回
路に関し、特にＣＭＯＳ論理レベルの入力を受けて出力
をＭＯＳＦＥＴのソースフォロワ形式で出力側に送出
し、ＣＭＯＳ論理レベルのＥＣＬ（Ｅｍｉｔｔｅｒ Ｃ
ｏｕｐｌｅｄ Ｌｏｇｉｃ）レベルへのレベル変換を行
なうＣＭＯＳバッファ回路に関する。
路に関し、特にＣＭＯＳ論理レベルの入力を受けて出力
をＭＯＳＦＥＴのソースフォロワ形式で出力側に送出
し、ＣＭＯＳ論理レベルのＥＣＬ（Ｅｍｉｔｔｅｒ Ｃ
ｏｕｐｌｅｄ Ｌｏｇｉｃ）レベルへのレベル変換を行
なうＣＭＯＳバッファ回路に関する。
【０００２】
【従来の技術】ＬＳＩ内部で論理信号として一般に使用
する「ハイ」を高電位とし「ロー」を低電位とするＣＭ
ＯＳ論理レベルをＥＣＬ回路を構成要素として論理回路
を構成する際に使用する「ロー」をほぼ高電位として論
理振幅を１．８Ｖ程度とするＥＣＬ論理レベルに変換し
て負荷側に供給する出力バッファとしてのＣＭＯＳ出力
バッファ回路は、出力回路の構成が通常ＭＯＳＦＥＴを
利用するソースフォロワ回路として形成される。図２は
従来のＣＭＯＳ出力バッファ回路の第一例の回路図であ
る。図２において、ＣＭＯＳ論理レベルの入力信号は入
力端子５０１を介して増幅部５に入力され、増幅処理を
施されたのち出力トランジスタとしての例えばＰチャネ
ルＭＯＳＦＥＴ６のゲートに供給される。ＰチャネルＭ
ＯＳＦＥＴ６は、ソースフォロワ形式で出力を出力端子
５０２を介して図示しない負荷側に送出する。出力の伝
送路と終端抵抗とを含む負荷側には、伝送路自体の分布
容量ならびに関連する回路の浮遊容量による負荷容量が
寄生する。
する「ハイ」を高電位とし「ロー」を低電位とするＣＭ
ＯＳ論理レベルをＥＣＬ回路を構成要素として論理回路
を構成する際に使用する「ロー」をほぼ高電位として論
理振幅を１．８Ｖ程度とするＥＣＬ論理レベルに変換し
て負荷側に供給する出力バッファとしてのＣＭＯＳ出力
バッファ回路は、出力回路の構成が通常ＭＯＳＦＥＴを
利用するソースフォロワ回路として形成される。図２は
従来のＣＭＯＳ出力バッファ回路の第一例の回路図であ
る。図２において、ＣＭＯＳ論理レベルの入力信号は入
力端子５０１を介して増幅部５に入力され、増幅処理を
施されたのち出力トランジスタとしての例えばＰチャネ
ルＭＯＳＦＥＴ６のゲートに供給される。ＰチャネルＭ
ＯＳＦＥＴ６は、ソースフォロワ形式で出力を出力端子
５０２を介して図示しない負荷側に送出する。出力の伝
送路と終端抵抗とを含む負荷側には、伝送路自体の分布
容量ならびに関連する回路の浮遊容量による負荷容量が
寄生する。
【０００３】図３は、従来のＣＭＯＳ出力バッファ回路
の第二例の回路図である。図３のＣＭＯＳ出力バッファ
回路は、ＮチャネルＭＯＳＦＥＴ７，８，９および１１
と、ＰチャネルＭＯＳＦＥＴ１０とを含んで構成され、
図３にはなお、高電位電源ＶＤＤを受けるＶＤＤ端子２
０１と、地気レベルを含む低電位電源ＶＳＳを受けるＶ
ＳＳ端子２０２と、ＣＭＯＳ論理信号を受ける入力端子
２０３と、ＰチャネルＭＯＳＦＥＴ１０およびＮチャネ
ルＭＯＳＦＥＴ９の入力端子２０４および２０５と、出
力端子２０６とを併記する。
の第二例の回路図である。図３のＣＭＯＳ出力バッファ
回路は、ＮチャネルＭＯＳＦＥＴ７，８，９および１１
と、ＰチャネルＭＯＳＦＥＴ１０とを含んで構成され、
図３にはなお、高電位電源ＶＤＤを受けるＶＤＤ端子２
０１と、地気レベルを含む低電位電源ＶＳＳを受けるＶ
ＳＳ端子２０２と、ＣＭＯＳ論理信号を受ける入力端子
２０３と、ＰチャネルＭＯＳＦＥＴ１０およびＮチャネ
ルＭＯＳＦＥＴ９の入力端子２０４および２０５と、出
力端子２０６とを併記する。
【０００４】ＰチャネルＭＯＳＦＥＴ１０は出力トラン
ジスタであり、出力端子２０６に接続される負荷側に寄
生する負荷容量を出力の「ハイ」レベル時に充電する。
またＮチャネルＭＯＳＦＥＴ１１は、負荷容量の充電電
流を放電するためのトランジスタである。またＮチャネ
ルＭＯＳＦＥＴ７と９とはＰチャネルＭＯＳＦＥＴ１０
にバイアス電圧を印加するトランジスタで、Ｎチャンネ
ルＭＯＳＦＥＴ８はＮチャネルＭＯＳＦＥＴ１１のゲー
ト電圧を制御するトランジスタである。なお、この種の
内容については例えばＩＥＥＥ ＪＯＵＲＮＡＬ ＳＯ
ＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ．ＶＯＬ．２
６，ＮＯ．１，ＪＡＮＵＡＲＹ．１９９１「ＥＣＬ−Ｃ
ＭＯＳ ａｎｄ ＣＭＯＳ−ＥＣＬ Ｉｎｔｅｒｆａｃ
ｅ ｉｎ１．２μｍ ＣＭＯＳ ｆｏｒ １５０−ＭＨ
Z Ｄｉｇｉｔａｌ ＥＣＬ Ｄａｔａ Ｔｒａｎｓｍ
ｉｓｓｉｏｎ Ｓｙｓｔｅｍｓ等に詳しい。
ジスタであり、出力端子２０６に接続される負荷側に寄
生する負荷容量を出力の「ハイ」レベル時に充電する。
またＮチャネルＭＯＳＦＥＴ１１は、負荷容量の充電電
流を放電するためのトランジスタである。またＮチャネ
ルＭＯＳＦＥＴ７と９とはＰチャネルＭＯＳＦＥＴ１０
にバイアス電圧を印加するトランジスタで、Ｎチャンネ
ルＭＯＳＦＥＴ８はＮチャネルＭＯＳＦＥＴ１１のゲー
ト電圧を制御するトランジスタである。なお、この種の
内容については例えばＩＥＥＥ ＪＯＵＲＮＡＬ ＳＯ
ＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ．ＶＯＬ．２
６，ＮＯ．１，ＪＡＮＵＡＲＹ．１９９１「ＥＣＬ−Ｃ
ＭＯＳ ａｎｄ ＣＭＯＳ−ＥＣＬ Ｉｎｔｅｒｆａｃ
ｅ ｉｎ１．２μｍ ＣＭＯＳ ｆｏｒ １５０−ＭＨ
Z Ｄｉｇｉｔａｌ ＥＣＬ Ｄａｔａ Ｔｒａｎｓｍ
ｉｓｓｉｏｎ Ｓｙｓｔｅｍｓ等に詳しい。
【０００５】入力端子２０４および２０５はそれぞれバ
イアス電位の入力端子であり、これら入力端子を介して
バイアス電位を設定されたＰチャネルＭＯＳＦＥＴ１０
およびＮチャネルＭＯＳＦＥＴ９は、ＶＤＤ端子２０１
にゲートをクランプされているＮチャネルＭＯＳＦＥＴ
７とともに出力端子２０６のバイアス電位を設定してい
る。一方、入力端子２０３に入力されるＣＭＯＳ信号
は、ＶＤＤ端子２０１と同電位の場合にはＮチャネルＭ
ＯＳＦＥＴ８を導通、ＮチャネルＭＯＳＦＥＴ１１を非
導通状態とする。この時、ＤＣ電圧でバイアスされてい
るＮチャネルＭＯＳＦＥＴ７による定電流が出力端子２
０６を介して負荷の呈する負荷容量を充電することにな
る。また、入力端子２０３に入力するＣＭＯＳ信号がＶ
ＳＳ端子２０２と同電位の場合は、ＮチャネルＭＯＳＦ
ＥＴ８が非導通状態となり、バイアス用トランジスタの
ＮチャネルＭＯＳＦＥＴ７，９により決定する電位でＮ
チャネルＭＯＳＦＥＴ１１のゲート電位が設定されこれ
を導通状態とする。このため、負荷容量に充電された電
荷は出力端子２０６とＮチャネルＭＯＳＦＥＴ１１を介
して放電される。
イアス電位の入力端子であり、これら入力端子を介して
バイアス電位を設定されたＰチャネルＭＯＳＦＥＴ１０
およびＮチャネルＭＯＳＦＥＴ９は、ＶＤＤ端子２０１
にゲートをクランプされているＮチャネルＭＯＳＦＥＴ
７とともに出力端子２０６のバイアス電位を設定してい
る。一方、入力端子２０３に入力されるＣＭＯＳ信号
は、ＶＤＤ端子２０１と同電位の場合にはＮチャネルＭ
ＯＳＦＥＴ８を導通、ＮチャネルＭＯＳＦＥＴ１１を非
導通状態とする。この時、ＤＣ電圧でバイアスされてい
るＮチャネルＭＯＳＦＥＴ７による定電流が出力端子２
０６を介して負荷の呈する負荷容量を充電することにな
る。また、入力端子２０３に入力するＣＭＯＳ信号がＶ
ＳＳ端子２０２と同電位の場合は、ＮチャネルＭＯＳＦ
ＥＴ８が非導通状態となり、バイアス用トランジスタの
ＮチャネルＭＯＳＦＥＴ７，９により決定する電位でＮ
チャネルＭＯＳＦＥＴ１１のゲート電位が設定されこれ
を導通状態とする。このため、負荷容量に充電された電
荷は出力端子２０６とＮチャネルＭＯＳＦＥＴ１１を介
して放電される。
【０００６】
【発明が解決しようとする課題】この従来のＣＭＯＳ出
力バッファ回路は、ＣＭＯＳ論理レベルとＥＣＬ論理レ
ベルとの変換処理を行なう出力段の構成がソースフォロ
ワになっており、寄生する負荷容量を充電する出力時に
負荷容量へ流れる充電電流値と負荷容量の放電電流値と
が極端に違いすぎるため、出力レベルの立上り時間と立
下り時間とが大幅に違ってしまい、出力波形のデューテ
ィを変化させてしまいという問題点があった。
力バッファ回路は、ＣＭＯＳ論理レベルとＥＣＬ論理レ
ベルとの変換処理を行なう出力段の構成がソースフォロ
ワになっており、寄生する負荷容量を充電する出力時に
負荷容量へ流れる充電電流値と負荷容量の放電電流値と
が極端に違いすぎるため、出力レベルの立上り時間と立
下り時間とが大幅に違ってしまい、出力波形のデューテ
ィを変化させてしまいという問題点があった。
【０００７】また、出力段がＰチャネルおよびＮチャネ
ルのＭＯＳＦＥＴによるプッシュプル形式で構成されて
いるものについては、出力端子と負荷容量の放電時に導
通状態にさせる出力段トランジスタのゲート電位制御用
とにバイアス電圧を印加しておかなくてはならず消費電
力が非常に大きくなってしまうという問題点があった。
ルのＭＯＳＦＥＴによるプッシュプル形式で構成されて
いるものについては、出力端子と負荷容量の放電時に導
通状態にさせる出力段トランジスタのゲート電位制御用
とにバイアス電圧を印加しておかなくてはならず消費電
力が非常に大きくなってしまうという問題点があった。
【０００８】さらに、正確なＥＣＬレベルを出力するた
めには正確なバイアス電圧が必要になるが、ＣＭＯＳ回
路で実用に耐え得る精度の高い定電圧回路をつくるのが
困難であるという問題点があった。
めには正確なバイアス電圧が必要になるが、ＣＭＯＳ回
路で実用に耐え得る精度の高い定電圧回路をつくるのが
困難であるという問題点があった。
【０００９】本発明の目的は上述した問題点を解決し、
出力レベルの立上り時間と立下り時間とを略同一として
出力波形のデューティを変化させることなく、また消費
電力を著しく圧縮して正確なＥＣＬレベルを確保しうる
ＣＭＯＳ出力バッファ回路を提供することにある。
出力レベルの立上り時間と立下り時間とを略同一として
出力波形のデューティを変化させることなく、また消費
電力を著しく圧縮して正確なＥＣＬレベルを確保しうる
ＣＭＯＳ出力バッファ回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の第１のＣＭＯＳ
出力バッファ回路は、電源の低位側を示す低電位電源と
電源の高位側を示す高電位電源とから電源の供給を受
け、ＣＭＯＳ論理信号を入力し増幅して出力する増幅器
を多段に接続した増幅部と、前記増幅部の出力により駆
動されて出力を送出する出力用ＭＯＳＦＥＴと、ゲート
制御信号をゲートに受けて導通することにより、前記出
力用ＭＯＳＦＥＴの出力側にある寄生容量の電荷を前記
増幅部の前記低電位電源にバイパスするバイパス用ＭＯ
ＳＦＥＴと、前記バイパス用ＭＯＳＦＥＴを導通させる
前記ゲート制御信号を出力するバイパス制御回路とを備
えて構成されている。
出力バッファ回路は、電源の低位側を示す低電位電源と
電源の高位側を示す高電位電源とから電源の供給を受
け、ＣＭＯＳ論理信号を入力し増幅して出力する増幅器
を多段に接続した増幅部と、前記増幅部の出力により駆
動されて出力を送出する出力用ＭＯＳＦＥＴと、ゲート
制御信号をゲートに受けて導通することにより、前記出
力用ＭＯＳＦＥＴの出力側にある寄生容量の電荷を前記
増幅部の前記低電位電源にバイパスするバイパス用ＭＯ
ＳＦＥＴと、前記バイパス用ＭＯＳＦＥＴを導通させる
前記ゲート制御信号を出力するバイパス制御回路とを備
えて構成されている。
【００１１】また本発明の第１のＣＭＯＳ出力バッファ
回路の前記バイパス制御回路は、前記多段に接続した増
幅器のうちの予め定めた段の増幅器の出力と前記出力用
ＭＯＳＦＥＴの出力とを入力とする２入力ＮＡＮＤ回路
であり、前記出力用ＭＯＳＦＥＴの出力が「ハイ」レベ
ルから「ロー」レベルに変化する過渡期に前記バイパス
用ＭＯＳＦＥＴを導通させる前記ゲート制御信号を出力
するようにしている。 さらに、本発明の第２のＣＭＯＳ
出力バッファ回路は、電源の高位側を示す高電位電源に
接続するＶＤＤ端子にドレインを接続しゲートに入力信
号を入力しソースに出力信号を出力する第１のＰチャネ
ルＭＯＳＦＥＴと、電源の低位側を示す低電位電源に接
続するＶＳＳ端子にソースを接続しゲートを前記第１の
ＰチャネルＭＯＳＦＥＴのゲートに接続しドレインを前
記第１のＰチャネルＭＯＳＦＥＴのソースに接続する第
１のＮチャネルＭＯＳＦＥＴとを有し入力信号を逆極性
にして増幅する増幅器を、前記増幅器の出力信号を入力
信号として多段に接続し、この多段に接続した増幅器の
うちの最前段の前記増幅器にＣＭＯＳ論理信号を入力し
この入力した信号を増幅して最後段の前記増幅器より逆
極性にして出力する増幅部と、前記増幅部内の最後段の
前記増幅器の出力をゲートに入力しドレインを前記ＶＤ
Ｄ端子に接続しソースを出力端子に接続し、前記ゲート
に入力した信号が「ロー」のときに導通して「ハイ」レ
ベルの信号を前記出力端子に出力する出力用Ｐチャネル
ＭＯＳＦＥＴと、前記増幅部内の最前段の前記増幅器と
最後段の前記増幅器との間にある前記増幅器のうちの最
後段の前記増幅器が出力する信号と同極性の信号を出力
する前記増幅器の出力をゲートに入力しドレインを前記
ＶＤＤ端子に接続した第２のＰチャネルＭＯＳＦＥＴ
と、ゲートに前記第２のＰチャネルＭＯＳＦＥＴのゲー
トに入力した信号と同じ信号を入力しソースを前記ＶＳ
Ｓ端子に接続した第２のＮチャネルＭＯＳＦＥＴと、ド
レインを前記第２のＰチャネルＭＯＳＦＥＴのソースに
接続しソースを前記第２のＮチャネルＭＯＳＦＥＴのド
レインに接続しゲートを前記出力端子に接続した第３の
ＮチャネルＭＯＳＦＥＴとを有し、前記出力用Ｐチャネ
ルＭＯＳＦＥＴの出力が「ハイ」レベルから「ロー」レ
ベルに変化する 過渡期にゲート制御信号を前記第２のＰ
チャネルＭＯＳＦＥＴのソースより出力するバイパス制
御回路と、ゲートを前記バイパス制御回路の前記第２の
ＰチャネルＭＯＳＦＥＴのソースに接続しドレインを前
記出力端子に接続しソースを前記ＶＳＳ端子に接続し、
ゲートに前記ゲート制御信号を前記第２のＰチャネルＭ
ＯＳＦＥＴのソースより受けて導通することにより、前
記出力用ＰチャネルＭＯＳＦＥＴの出力側にある寄生容
量の電荷を前記増幅部の前記低電位電源にバイパスする
バイパス用ＰチャネルＭＯＳＦＥＴとを備えて構成され
ている。
回路の前記バイパス制御回路は、前記多段に接続した増
幅器のうちの予め定めた段の増幅器の出力と前記出力用
ＭＯＳＦＥＴの出力とを入力とする２入力ＮＡＮＤ回路
であり、前記出力用ＭＯＳＦＥＴの出力が「ハイ」レベ
ルから「ロー」レベルに変化する過渡期に前記バイパス
用ＭＯＳＦＥＴを導通させる前記ゲート制御信号を出力
するようにしている。 さらに、本発明の第２のＣＭＯＳ
出力バッファ回路は、電源の高位側を示す高電位電源に
接続するＶＤＤ端子にドレインを接続しゲートに入力信
号を入力しソースに出力信号を出力する第１のＰチャネ
ルＭＯＳＦＥＴと、電源の低位側を示す低電位電源に接
続するＶＳＳ端子にソースを接続しゲートを前記第１の
ＰチャネルＭＯＳＦＥＴのゲートに接続しドレインを前
記第１のＰチャネルＭＯＳＦＥＴのソースに接続する第
１のＮチャネルＭＯＳＦＥＴとを有し入力信号を逆極性
にして増幅する増幅器を、前記増幅器の出力信号を入力
信号として多段に接続し、この多段に接続した増幅器の
うちの最前段の前記増幅器にＣＭＯＳ論理信号を入力し
この入力した信号を増幅して最後段の前記増幅器より逆
極性にして出力する増幅部と、前記増幅部内の最後段の
前記増幅器の出力をゲートに入力しドレインを前記ＶＤ
Ｄ端子に接続しソースを出力端子に接続し、前記ゲート
に入力した信号が「ロー」のときに導通して「ハイ」レ
ベルの信号を前記出力端子に出力する出力用Ｐチャネル
ＭＯＳＦＥＴと、前記増幅部内の最前段の前記増幅器と
最後段の前記増幅器との間にある前記増幅器のうちの最
後段の前記増幅器が出力する信号と同極性の信号を出力
する前記増幅器の出力をゲートに入力しドレインを前記
ＶＤＤ端子に接続した第２のＰチャネルＭＯＳＦＥＴ
と、ゲートに前記第２のＰチャネルＭＯＳＦＥＴのゲー
トに入力した信号と同じ信号を入力しソースを前記ＶＳ
Ｓ端子に接続した第２のＮチャネルＭＯＳＦＥＴと、ド
レインを前記第２のＰチャネルＭＯＳＦＥＴのソースに
接続しソースを前記第２のＮチャネルＭＯＳＦＥＴのド
レインに接続しゲートを前記出力端子に接続した第３の
ＮチャネルＭＯＳＦＥＴとを有し、前記出力用Ｐチャネ
ルＭＯＳＦＥＴの出力が「ハイ」レベルから「ロー」レ
ベルに変化する 過渡期にゲート制御信号を前記第２のＰ
チャネルＭＯＳＦＥＴのソースより出力するバイパス制
御回路と、ゲートを前記バイパス制御回路の前記第２の
ＰチャネルＭＯＳＦＥＴのソースに接続しドレインを前
記出力端子に接続しソースを前記ＶＳＳ端子に接続し、
ゲートに前記ゲート制御信号を前記第２のＰチャネルＭ
ＯＳＦＥＴのソースより受けて導通することにより、前
記出力用ＰチャネルＭＯＳＦＥＴの出力側にある寄生容
量の電荷を前記増幅部の前記低電位電源にバイパスする
バイパス用ＰチャネルＭＯＳＦＥＴとを備えて構成され
ている。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。本実施例
は、電源の低位側を示す低電位電源と電源の高位側を示
す高電位電源とから電源の供給を受け、ＣＭＯＳ論理信
号を入力し増幅して出力する増幅器を多段（例えば、３
段）に接続した増幅部１と、増幅部１の出力により駆動
されて出力を送出する出力用ＰチャネルＭＯＳＦＥＴ２
と、ゲート制御信号（ゲート信号１００２）をゲートに
受けて導通することにより、出力用ＰチャネルＭＯＳＦ
ＥＴ２の出力側にある寄生容量の電荷を増幅部１の低電
位電源にバイパスするバイパス用ＰチャネルＭＯＳＦＥ
Ｔ３と、バイパス用ＰチャネルＭＯＳＦＥＴ３を導通さ
せるゲート制御信号（ゲート信号１００２）を出力する
バイパス制御回路４とにより構成されている。 バイパス
制御回路４は、多段に接続した増幅器のうちの予め定め
た段の増幅器（例えば、１段目の増幅器）の出力と出力
用ＰチャネルＭＯＳＦＥＴ２の出力とを入力とする２入
力ＮＡＮＤ回路であり、出力用ＰチャネルＭＯＳＦＥＴ
２の出力が「ハイ」レベルから「ロー」レベルに変化す
る過渡期にバイパス用ＰチャネルＭＯＳＦＥＴ３を導通
させるゲート制御信号（ゲート信号１００２）を出力す
るようにしている。増幅部１は、電源の高位側を示す高
電位電源に接続するＶＤＤ端子１０１にドレインを接続
しゲートに入力信号を入力しソースに出力信号を出力す
る第１のＰチャネルＭＯＳＦＥＴと、電源の低位側を示
す低電位電源に接続するＶＳＳ端子１０２にソースを接
続しゲートを第１のＰチャネルＭＯＳＦＥＴのゲートに
接続しドレインを第１のＰチャネルＭＯＳＦＥＴのソー
スに接続する第１のＮチャネルＭＯＳＦＥＴとを有し入
力信号を逆極性にして増幅する増幅器を、この増幅器の
出力信号を入力信号として多段に接続し、この多段に接
続した増幅器のうちの最前段の増幅器（例えば、１１の
ＭＯＳＦＥＴと１４のＭＯＳＦＥＴとによる増幅器）に
ＣＭＯＳ論理信号を入力端子１０３より入力しこの入力
した信号を増幅して最後段の増幅器（例えば、１３のＭ
ＯＳＦＥＴと１６のＭＯＳＦＥＴとによる増幅器）より
逆極性にして出力する。出力用ＰチャネルＭＯＳＦＥＴ
２は、増幅部１内の最後段の増幅器の出力をゲ ートに入
力しドレインをＶＤＤ端子１０１に接続しソースを出力
端子１０５に接続し、ゲートに入力した信号が「ロー」
のときに導通して「ハイ」レベルの信号を出力端子１０
５に出力する。また、バイパス制御回路４は、増幅部１
内の最前段の増幅器と最後段の増幅器との間にある増幅
器のうちの最後段の増幅器が出力する信号と同極性の信
号を出力する増幅器（例えば、１１のＭＯＳＦＥＴと１
４のＭＯＳＦＥＴとによる増幅器）の出力（ゲート信号
１００１）をゲートに入力しドレインをＶＤＤ端子１０
１に接続した第２のＰチャネルＭＯＳＦＥＴ（Ｐチャネ
ルＭＯＳＦＥＴ４１）と、ゲートに第２のＰチャネルＭ
ＯＳＦＥＴのゲートに入力した信号と同じ信号を入力し
ソースをＶＳＳ端子１０２に接続した第２のＮチャネル
ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ４３）と、ドレ
インを第２のＰチャネルＭＯＳＦＥＴのソースに接続し
ソースを第２のＮチャネルＭＯＳＦＥＴのドレインに接
続しゲートを出力端子１０５に接続した第３のＮチャネ
ルＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ４２）とを有
し、出力用ＰチャネルＭＯＳＦＥＴ２の出力が「ハイ」
レベルから「ロー」レベルに変化する過渡期にゲート制
御信号（ゲート信号１００２）を第２のＰチャネルＭＯ
ＳＦＥＴのソースより出力する。バイパス用Ｐチャネル
ＭＯＳＦＥＴ３は、ゲートをバイパス制御回路４の第２
のＰチャネルＭＯＳＦＥＴのソースに接続しドレインを
出力端子１０５に接続しソースをＶＳＳ端子１０２に接
続し、ゲートにゲート制御信号（ゲート信号１００２）
を第２のＰチャネルＭＯＳＦＥＴのソースより受けて導
通することにより、出力用ＰチャネルＭＯＳＦＥＴ２の
出力側にある寄生容量の電荷を増幅部１の低電位電源に
バイパスする。
る。図１は本発明の一実施例の回路図である。本実施例
は、電源の低位側を示す低電位電源と電源の高位側を示
す高電位電源とから電源の供給を受け、ＣＭＯＳ論理信
号を入力し増幅して出力する増幅器を多段（例えば、３
段）に接続した増幅部１と、増幅部１の出力により駆動
されて出力を送出する出力用ＰチャネルＭＯＳＦＥＴ２
と、ゲート制御信号（ゲート信号１００２）をゲートに
受けて導通することにより、出力用ＰチャネルＭＯＳＦ
ＥＴ２の出力側にある寄生容量の電荷を増幅部１の低電
位電源にバイパスするバイパス用ＰチャネルＭＯＳＦＥ
Ｔ３と、バイパス用ＰチャネルＭＯＳＦＥＴ３を導通さ
せるゲート制御信号（ゲート信号１００２）を出力する
バイパス制御回路４とにより構成されている。 バイパス
制御回路４は、多段に接続した増幅器のうちの予め定め
た段の増幅器（例えば、１段目の増幅器）の出力と出力
用ＰチャネルＭＯＳＦＥＴ２の出力とを入力とする２入
力ＮＡＮＤ回路であり、出力用ＰチャネルＭＯＳＦＥＴ
２の出力が「ハイ」レベルから「ロー」レベルに変化す
る過渡期にバイパス用ＰチャネルＭＯＳＦＥＴ３を導通
させるゲート制御信号（ゲート信号１００２）を出力す
るようにしている。増幅部１は、電源の高位側を示す高
電位電源に接続するＶＤＤ端子１０１にドレインを接続
しゲートに入力信号を入力しソースに出力信号を出力す
る第１のＰチャネルＭＯＳＦＥＴと、電源の低位側を示
す低電位電源に接続するＶＳＳ端子１０２にソースを接
続しゲートを第１のＰチャネルＭＯＳＦＥＴのゲートに
接続しドレインを第１のＰチャネルＭＯＳＦＥＴのソー
スに接続する第１のＮチャネルＭＯＳＦＥＴとを有し入
力信号を逆極性にして増幅する増幅器を、この増幅器の
出力信号を入力信号として多段に接続し、この多段に接
続した増幅器のうちの最前段の増幅器（例えば、１１の
ＭＯＳＦＥＴと１４のＭＯＳＦＥＴとによる増幅器）に
ＣＭＯＳ論理信号を入力端子１０３より入力しこの入力
した信号を増幅して最後段の増幅器（例えば、１３のＭ
ＯＳＦＥＴと１６のＭＯＳＦＥＴとによる増幅器）より
逆極性にして出力する。出力用ＰチャネルＭＯＳＦＥＴ
２は、増幅部１内の最後段の増幅器の出力をゲ ートに入
力しドレインをＶＤＤ端子１０１に接続しソースを出力
端子１０５に接続し、ゲートに入力した信号が「ロー」
のときに導通して「ハイ」レベルの信号を出力端子１０
５に出力する。また、バイパス制御回路４は、増幅部１
内の最前段の増幅器と最後段の増幅器との間にある増幅
器のうちの最後段の増幅器が出力する信号と同極性の信
号を出力する増幅器（例えば、１１のＭＯＳＦＥＴと１
４のＭＯＳＦＥＴとによる増幅器）の出力（ゲート信号
１００１）をゲートに入力しドレインをＶＤＤ端子１０
１に接続した第２のＰチャネルＭＯＳＦＥＴ（Ｐチャネ
ルＭＯＳＦＥＴ４１）と、ゲートに第２のＰチャネルＭ
ＯＳＦＥＴのゲートに入力した信号と同じ信号を入力し
ソースをＶＳＳ端子１０２に接続した第２のＮチャネル
ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ４３）と、ドレ
インを第２のＰチャネルＭＯＳＦＥＴのソースに接続し
ソースを第２のＮチャネルＭＯＳＦＥＴのドレインに接
続しゲートを出力端子１０５に接続した第３のＮチャネ
ルＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ４２）とを有
し、出力用ＰチャネルＭＯＳＦＥＴ２の出力が「ハイ」
レベルから「ロー」レベルに変化する過渡期にゲート制
御信号（ゲート信号１００２）を第２のＰチャネルＭＯ
ＳＦＥＴのソースより出力する。バイパス用Ｐチャネル
ＭＯＳＦＥＴ３は、ゲートをバイパス制御回路４の第２
のＰチャネルＭＯＳＦＥＴのソースに接続しドレインを
出力端子１０５に接続しソースをＶＳＳ端子１０２に接
続し、ゲートにゲート制御信号（ゲート信号１００２）
を第２のＰチャネルＭＯＳＦＥＴのソースより受けて導
通することにより、出力用ＰチャネルＭＯＳＦＥＴ２の
出力側にある寄生容量の電荷を増幅部１の低電位電源に
バイパスする。
【００１３】次に、本実施例のＣＭＯＳ出力バッファ回
路の動作を説明する。入力端子１０３に入力にされたＣ
ＭＯＳ論理信号は、増幅部１に入力され、ＰチャネルＭ
ＯＳＦＥＴ１１およびＮチャネルＭＯＳＦＥＴ１４、Ｐ
チャネルＭＯＳＦＥＴ１２およびＮチャネルＭＯＳＦＥ
Ｔ１５、ＰチャネルＭＯＳＦＥＴ１３およびＮチャネル
ＭＯＳＦＥＴ１６によって構成される３段縦続接続構成
のそれぞれのバッファ増幅器により増幅され、入力と逆
極性の増幅出力を出力用ＰチャネルＭＯＳＦＥＴ２に送
出する。
路の動作を説明する。入力端子１０３に入力にされたＣ
ＭＯＳ論理信号は、増幅部１に入力され、ＰチャネルＭ
ＯＳＦＥＴ１１およびＮチャネルＭＯＳＦＥＴ１４、Ｐ
チャネルＭＯＳＦＥＴ１２およびＮチャネルＭＯＳＦＥ
Ｔ１５、ＰチャネルＭＯＳＦＥＴ１３およびＮチャネル
ＭＯＳＦＥＴ１６によって構成される３段縦続接続構成
のそれぞれのバッファ増幅器により増幅され、入力と逆
極性の増幅出力を出力用ＰチャネルＭＯＳＦＥＴ２に送
出する。
【００１４】一方、バイパス制御回路４は、増幅部１か
らその出力と同極性のゲート信号１００１を入力するＰ
チャネルＭＯＳＦＥＴ４１およびＮチャネルＭＯＳＦＥ
Ｔ４３と、バイパス用ＰチャネルＭＯＳＦＥＴ３のゲー
トにゲート信号１００２を送出するＮチャネルＭＯＳＦ
ＥＴ４２とを有し、２入力ＮＡＮＤ回路を構成する。
らその出力と同極性のゲート信号１００１を入力するＰ
チャネルＭＯＳＦＥＴ４１およびＮチャネルＭＯＳＦＥ
Ｔ４３と、バイパス用ＰチャネルＭＯＳＦＥＴ３のゲー
トにゲート信号１００２を送出するＮチャネルＭＯＳＦ
ＥＴ４２とを有し、２入力ＮＡＮＤ回路を構成する。
【００１５】そして、バイパス制御回路４は、Ｐチャネ
ルＭＯＳＦＥＴ４１およびＮチャネルＭＯＳＦＥＴ４３
と、ＮチャネルＭＯＳＦＥＴ４２とのゲートがいずれも
「ハイ」であるとき、ゲート信号１００２のレベルは
「ロー」となり得てバイパス用ＰチャネルＭＯＳＦＥＴ
３が導通状態となる。また増幅部１は、バッファ増幅器
の段数を奇数としてあるため、初段のバッファ増幅器の
出力が「ハイ」になっているとき、すなわちゲート信号
１００１が「ハイ」であるとき、出力用ＰチャネルＭＯ
ＳＦＥＴ２のゲートにも「ハイ」（正極性）の増幅出力
が印加されるので出力用ＰチャネルＭＯＳＦＥＴ２は非
導通状態となる。
ルＭＯＳＦＥＴ４１およびＮチャネルＭＯＳＦＥＴ４３
と、ＮチャネルＭＯＳＦＥＴ４２とのゲートがいずれも
「ハイ」であるとき、ゲート信号１００２のレベルは
「ロー」となり得てバイパス用ＰチャネルＭＯＳＦＥＴ
３が導通状態となる。また増幅部１は、バッファ増幅器
の段数を奇数としてあるため、初段のバッファ増幅器の
出力が「ハイ」になっているとき、すなわちゲート信号
１００１が「ハイ」であるとき、出力用ＰチャネルＭＯ
ＳＦＥＴ２のゲートにも「ハイ」（正極性）の増幅出力
が印加されるので出力用ＰチャネルＭＯＳＦＥＴ２は非
導通状態となる。
【００１６】一方、出力端子１０５に寄生する負荷容量
は、出力用ＰチャネルＭＯＳＦＥＴ２のゲートに「ロ
ー」が印加されている時は充電されており、逆に「ハ
イ」が印加されている時は非充電の放電状態となる。こ
の場合、出力端子１０５の電位が「ロウ」になるまでバ
イパス制御回路４の出力するゲート信号１００２は「ロ
ウ」のままでバイパス用ＰチャネルＭＯＳＦＥＴ３が導
通状態におかれる。出力端子１０５の電位が「ロウ」で
あり、かつ出力用ＰチャネルＭＯＳＦＥＴ２が導通状態
である時はゲート信号１００２が「ハイ」となり、バイ
パス用ＰチャネルＭＯＳＦＥＴ３が非導通状態となって
出力用ＰチャネルＭＯＳＦＥＴ２とバイパス用Ｐチャネ
ルＭＯＳＦＥＴ３の同時導通状態は抑止される。
は、出力用ＰチャネルＭＯＳＦＥＴ２のゲートに「ロ
ー」が印加されている時は充電されており、逆に「ハ
イ」が印加されている時は非充電の放電状態となる。こ
の場合、出力端子１０５の電位が「ロウ」になるまでバ
イパス制御回路４の出力するゲート信号１００２は「ロ
ウ」のままでバイパス用ＰチャネルＭＯＳＦＥＴ３が導
通状態におかれる。出力端子１０５の電位が「ロウ」で
あり、かつ出力用ＰチャネルＭＯＳＦＥＴ２が導通状態
である時はゲート信号１００２が「ハイ」となり、バイ
パス用ＰチャネルＭＯＳＦＥＴ３が非導通状態となって
出力用ＰチャネルＭＯＳＦＥＴ２とバイパス用Ｐチャネ
ルＭＯＳＦＥＴ３の同時導通状態は抑止される。
【００１７】そして、出力端子１０５の電位が「ハイ」
でかつ出力用ＰチャネルＭＯＳＦＥＴ２が非導通状態に
なるゲート電位（「ハイ」）になっているときにだけバ
イパス用ＰチャネルＭＯＳＦＥＴ３が導通状態になり、
出力端子１０５とＶＳＳ端子１０２とが導通すること
で、出力端子１０５を含めた出力端子外側の寄生容量の
放電電流のバイパス経路が設けられるため、寄生容量の
影響が軽減された状態で出力端子電位の「ハイ」から
「ロー」への移行が行われるので、出力端子電位の「ハ
イ」から「ロー」に移行する立ち下がり時間が「ロー」
から「ハイ」の立ち上がり時間とほぼ等しくなる。
でかつ出力用ＰチャネルＭＯＳＦＥＴ２が非導通状態に
なるゲート電位（「ハイ」）になっているときにだけバ
イパス用ＰチャネルＭＯＳＦＥＴ３が導通状態になり、
出力端子１０５とＶＳＳ端子１０２とが導通すること
で、出力端子１０５を含めた出力端子外側の寄生容量の
放電電流のバイパス経路が設けられるため、寄生容量の
影響が軽減された状態で出力端子電位の「ハイ」から
「ロー」への移行が行われるので、出力端子電位の「ハ
イ」から「ロー」に移行する立ち下がり時間が「ロー」
から「ハイ」の立ち上がり時間とほぼ等しくなる。
【００１８】なお、上述した実施例では増幅部１のバッ
ファ増幅器をＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴとを組にして構成しこれを３段に接続したが、
段数や各段の論理構成は、出力用ＰチャネルＭＯＳＦＥ
Ｔおよびバイパス用ＰチャネルＭＯＳＦＥＴのチャネル
や（ＰチャネルまたはＮチャネル）バイパス制御回路の
論理構成に対応して設定する。
ファ増幅器をＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴとを組にして構成しこれを３段に接続したが、
段数や各段の論理構成は、出力用ＰチャネルＭＯＳＦＥ
Ｔおよびバイパス用ＰチャネルＭＯＳＦＥＴのチャネル
や（ＰチャネルまたはＮチャネル）バイパス制御回路の
論理構成に対応して設定する。
【００１９】
【発明の効果】以上説明したように、本発明のＣＭＯＳ
出力バッファ回路によれば、出力用ＭＯＳＦＥＴによ
り、電源の低位側を示す低電位電源と電源の高位側を示
す高電位電源とから電源の供給を受け、ＣＭＯＳ論理信
号を入力し増幅して出力する増幅器を多段に接続した増
幅部の出力により駆動されて出力を送出し、バイパス制
御回路により、多段に接続した増幅器のうちの予め定め
た段の増幅器の出力と出力用ＭＯＳＦＥＴの出力とを入
力し、出力用ＭＯＳＦＥＴの出力が「ハイ」レベルから
「ロー」レベルに変化する過渡期にバイパス用ＭＯＳＦ
ＥＴを導通させるゲート制御信号を出力し、バイパス用
ＭＯＳＦＥＴにより、バイパス制御回路が出力したゲー
ト制御信号をゲートに受けて導通することにより、出力
用ＭＯＳＦＥＴの出力側にある寄生容量の電荷を増幅部
の低電位電源にバイパスするため、寄生容量の影響が軽
減された状態で 出力端子電位の「ハイ」から「ロー」
への移行が行われるので、出力端子電位の「ハイ」から
「ロー」に移行する立ち下がり時間が「ロー」から「ハ
イ」の立ち上がり時間とほぼ等しくなり、また、上記の
構造としたため、従来の技術で行っていた出力端子とバ
イパストランジスタとに印加するバイアス電圧の常時印
加が不要となるので、消費電力を抑圧することができ
る。
出力バッファ回路によれば、出力用ＭＯＳＦＥＴによ
り、電源の低位側を示す低電位電源と電源の高位側を示
す高電位電源とから電源の供給を受け、ＣＭＯＳ論理信
号を入力し増幅して出力する増幅器を多段に接続した増
幅部の出力により駆動されて出力を送出し、バイパス制
御回路により、多段に接続した増幅器のうちの予め定め
た段の増幅器の出力と出力用ＭＯＳＦＥＴの出力とを入
力し、出力用ＭＯＳＦＥＴの出力が「ハイ」レベルから
「ロー」レベルに変化する過渡期にバイパス用ＭＯＳＦ
ＥＴを導通させるゲート制御信号を出力し、バイパス用
ＭＯＳＦＥＴにより、バイパス制御回路が出力したゲー
ト制御信号をゲートに受けて導通することにより、出力
用ＭＯＳＦＥＴの出力側にある寄生容量の電荷を増幅部
の低電位電源にバイパスするため、寄生容量の影響が軽
減された状態で 出力端子電位の「ハイ」から「ロー」
への移行が行われるので、出力端子電位の「ハイ」から
「ロー」に移行する立ち下がり時間が「ロー」から「ハ
イ」の立ち上がり時間とほぼ等しくなり、また、上記の
構造としたため、従来の技術で行っていた出力端子とバ
イパストランジスタとに印加するバイアス電圧の常時印
加が不要となるので、消費電力を抑圧することができ
る。
【図１】本発明の一実施例の回路図である。
【図２】従来のＣＭＯＳ出力バッファ回路の第一例の回
路図である。
路図である。
【図３】従来のＣＭＯＳ出力バッファ回路の第二例の回
路図である。
路図である。
１ 増幅部 ２ 出力用ＰチャネルＭＯＳＦＥＴ ３ バイパス用ＰチャネルＭＯＳＦＥＴ ４ バイパス制御回路
Claims (3)
- 【請求項１】 電源の低位側を示す低電位電源と電源の
高位側を示す高電位電源とから電源の供給を受け、ＣＭ
ＯＳ論理信号を入力し増幅して出力する増幅器を多段に
接続した増幅部と、 前記増幅部の出力により駆動されて出力を送出する出力
用ＭＯＳＦＥＴと、 ゲート制御信号をゲートに受けて導通することにより、
前記出力用ＭＯＳＦＥＴの出力側にある寄生容量の電荷
を前記増幅部の前記低電位電源にバイパスするバイパス
用ＭＯＳＦＥＴと、 前記バイパス用ＭＯＳＦＥＴを導通させる前記ゲート制
御信号を出力するバイパス制御回路と、 を備えたことを 特徴とするＣＭＯＳ出力バッファ回路。 - 【請求項２】 前記バイパス制御回路は、前記多段に接
続した増幅器のうちの予め定めた段の増幅器の出力と前
記出力用ＭＯＳＦＥＴの出力とを入力とする２入力ＮＡ
ＮＤ回路であり、前記出力用ＭＯＳＦＥＴの出力が「ハ
イ」レベルから「ロー」レベルに変化する過渡期に前記
バイパス用ＭＯＳＦＥＴを導通させる前記ゲート制御信
号を出力するようにしたことを特徴とする請求項１記載
のＣＭＯＳ出力バッファ回路。 - 【請求項３】 電源の高位側を示す高電位電源に接続す
るＶＤＤ端子にドレインを接続しゲートに入力信号を入
力しソースに出力信号を出力する第１のＰチャネルＭＯ
ＳＦＥＴと、電源の低位側を示す低電位電源に接続する
ＶＳＳ端子にソースを接続しゲートを前記第１のＰチャ
ネルＭＯＳＦＥＴのゲートに接続しドレインを前記第１
のＰチャネルＭＯＳＦＥＴのソースに接続する第１のＮ
チャネルＭＯＳＦＥＴとを有し入力信号を逆極性にして
増幅する増幅器を、前記増幅器の出力信号を入力信号と
して多段に接続し、この多段に接続した増幅器のうちの
最前段の前記増幅器にＣＭＯＳ論理信号を入力しこの入
力した信号を増幅して最後段の前記増幅器より逆極性に
して出力する増幅部と、 前記増幅部内の最後段の前記増幅器の出力をゲートに入
力しドレインを前記ＶＤＤ端子に接続しソースを出力端
子に接続し、前記ゲートに入力した信号が「ロー」のと
きに導通して「ハイ」レベルの信号を前記出力端子に出
力する出力用Ｐ チャネルＭＯＳＦＥＴと、 前記増幅部内の最前段の前記増幅器と最後段の前記増幅
器との間にある前記増幅器のうちの最後段の前記増幅器
が出力する信号と同極性の信号を出力する前記増幅器の
出力をゲートに入力しドレインを前記ＶＤＤ端子に接続
した第２のＰチャネルＭＯＳＦＥＴと、ゲートに前記第
２のＰチャネルＭＯＳＦＥＴのゲートに入力した信号と
同じ信号を入力しソースを前記ＶＳＳ端子に接続した第
２のＮチャネルＭＯＳＦＥＴと、ドレインを前記第２の
ＰチャネルＭＯＳＦＥＴのソースに接続しソースを前記
第２のＮチャネルＭＯＳＦＥＴのドレインに接続しゲー
トを前記出力端子に接続した第３のＮチャネルＭＯＳＦ
ＥＴとを有し、前記出力用ＰチャネルＭＯＳＦＥＴの出
力が「ハイ」レベルから「ロー」レベルに変化する過渡
期にゲート制御信号を前記第２のＰチャネルＭＯＳＦＥ
Ｔのソースより出力するバイパス制御回路と、 ゲートを前記バイパス制御回路の前記第２のＰチャネル
ＭＯＳＦＥＴのソースに接続しドレインを前記出力端子
に接続しソースを前記ＶＳＳ端子に接続し、ゲートに前
記ゲート制御信号を前記第２のＰチャネルＭＯＳＦＥＴ
のソースより受けて導通することにより、前記出力用Ｐ
チャネルＭＯＳＦＥＴの出力側にある寄生容量の電荷を
前記増幅部の前記低電位電源にバイパスするバイパス用
ＰチャネルＭＯＳＦＥＴと、 を備えたことを特徴とするＣＭＯＳ出力バッファ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202156A JP2833968B2 (ja) | 1993-08-16 | 1993-08-16 | Ｃｍｏｓ出力バッファ回路 |
| US08/667,870 US5751167A (en) | 1993-08-16 | 1996-06-20 | CMOS output buffer circuit which converts CMOS logic signals to ECL logic signals and which discharges parasitic load capacitances |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202156A JP2833968B2 (ja) | 1993-08-16 | 1993-08-16 | Ｃｍｏｓ出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758625A JPH0758625A (ja) | 1995-03-03 |
| JP2833968B2 true JP2833968B2 (ja) | 1998-12-09 |
Family
ID=16452890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5202156A Expired - Fee Related JP2833968B2 (ja) | 1993-08-16 | 1993-08-16 | Ｃｍｏｓ出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833968B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8628880B2 (en) * | 2010-09-28 | 2014-01-14 | Battelle Memorial Institute | Redox flow batteries based on supporting solutions containing chloride |
-
1993
- 1993-08-16 JP JP5202156A patent/JP2833968B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758625A (ja) | 1995-03-03 |
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