JP2895649B2 - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JP2895649B2 JP2895649B2 JP3060224A JP6022491A JP2895649B2 JP 2895649 B2 JP2895649 B2 JP 2895649B2 JP 3060224 A JP3060224 A JP 3060224A JP 6022491 A JP6022491 A JP 6022491A JP 2895649 B2 JP2895649 B2 JP 2895649B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- time
- pair
- input
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Pulse Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路におけ
るＥＣＬ(emitter coupled logic) を用いて構成された
遅延回路に関するものである。
るＥＣＬ(emitter coupled logic) を用いて構成された
遅延回路に関するものである。
【０００２】
【従来の技術】図３は従来の遅延回路の回路図であり、
図において、１と２はＥＣＬレベルの差動入力端子、
３，４はそれぞれ差動入力端子１，２に入力された信号
をバッファするＮＰＮトランジスタ、５はＮＰＮトラン
ジスタ３，４のエミッタ間に接続され充放電を行うコン
デンサ、６，７は上記コンデンサ５の充放電電流となる
定電流源、８は上記ＮＰＮトランジスタ３及び４のそれ
ぞれのエミッタの信号を比較するコンパレータ回路、９
はエミッタの信号を比較したコンパレータ８の出力端
子、１０は以上のように構成された本回路を駆動させる
ための電圧源である。
図において、１と２はＥＣＬレベルの差動入力端子、
３，４はそれぞれ差動入力端子１，２に入力された信号
をバッファするＮＰＮトランジスタ、５はＮＰＮトラン
ジスタ３，４のエミッタ間に接続され充放電を行うコン
デンサ、６，７は上記コンデンサ５の充放電電流となる
定電流源、８は上記ＮＰＮトランジスタ３及び４のそれ
ぞれのエミッタの信号を比較するコンパレータ回路、９
はエミッタの信号を比較したコンパレータ８の出力端
子、１０は以上のように構成された本回路を駆動させる
ための電圧源である。
【０００３】次に動作について図４のタイミングチャー
トに沿って説明する。差動入力端子１，２に入力される
２つの信号のＨレベルが同じで、それぞれＥＣＬレベル
の振幅がＶ1 ，Ｖ2 の場合、時刻ｔ1 におけるコンデン
サ５の両端にはＶ2 と同じ電圧が充電されており，時刻
ｔ2 の時、トランジスタ４のエミッタ端子電圧ＶE4は入
力端子２の信号レベルが変動するＶ2 と等しい電圧だけ
上昇するので、トランジスタ３のエミッタ端子電圧ＶE3
もＶ2 と等しい電圧だけ上昇する。これによりトランジ
スタ３のベース・エミッタ間は逆バイアスされてカット
オフとなる。
トに沿って説明する。差動入力端子１，２に入力される
２つの信号のＨレベルが同じで、それぞれＥＣＬレベル
の振幅がＶ1 ，Ｖ2 の場合、時刻ｔ1 におけるコンデン
サ５の両端にはＶ2 と同じ電圧が充電されており，時刻
ｔ2 の時、トランジスタ４のエミッタ端子電圧ＶE4は入
力端子２の信号レベルが変動するＶ2 と等しい電圧だけ
上昇するので、トランジスタ３のエミッタ端子電圧ＶE3
もＶ2 と等しい電圧だけ上昇する。これによりトランジ
スタ３のベース・エミッタ間は逆バイアスされてカット
オフとなる。
【０００４】次に時刻ｔ3 の期間、定電流源６のシンク
電流Ｉ6によりコンデンサ５の電荷は放電され、この放
電はトランジスタ３が次にオンの状態になるまで続けら
れる。詳述すると、この放電の途中、トランジスタ３の
エミッタ端子電圧ＶE3は時刻ｔ2 からｔ3aの間にＶ2 下
がり、それまでＶE3＞ＶE4だったのが逆にＶE3＜ＶE4と
なり、コンパレータ８の出力９はＨからＬに反転する。
その後ｔ3bの間も定電流源６のシンク電流Ｉ6により放
電が続けられ、トランジスタ３のエミッタ端子電圧ＶE3
はさらにＶ1 と同じだけ電圧が下がり、その結果上記逆
バイアスがなくなりトランジスタ３はオンの状態になり
コンデンサ５の放電は終わる。ここで説明した時間ｔ3a
及びｔ3bはそれぞれ次式で表される。なおコンデンサ５
の容量値をＣとする。 ｔ3a＝Ｃ×Ｖ2 ／Ｉ6 ；ｔ3b＝Ｃ×Ｖ1 ／Ｉ6 … (1)
電流Ｉ6によりコンデンサ５の電荷は放電され、この放
電はトランジスタ３が次にオンの状態になるまで続けら
れる。詳述すると、この放電の途中、トランジスタ３の
エミッタ端子電圧ＶE3は時刻ｔ2 からｔ3aの間にＶ2 下
がり、それまでＶE3＞ＶE4だったのが逆にＶE3＜ＶE4と
なり、コンパレータ８の出力９はＨからＬに反転する。
その後ｔ3bの間も定電流源６のシンク電流Ｉ6により放
電が続けられ、トランジスタ３のエミッタ端子電圧ＶE3
はさらにＶ1 と同じだけ電圧が下がり、その結果上記逆
バイアスがなくなりトランジスタ３はオンの状態になり
コンデンサ５の放電は終わる。ここで説明した時間ｔ3a
及びｔ3bはそれぞれ次式で表される。なおコンデンサ５
の容量値をＣとする。 ｔ3a＝Ｃ×Ｖ2 ／Ｉ6 ；ｔ3b＝Ｃ×Ｖ1 ／Ｉ6 … (1)
【０００５】次に時刻ｔ4 〜ｔ6 の間では上記時刻ｔ1
〜ｔ3 の動作と全く同様となりｔ6a及びｔ6bは次式で表
される。 ｔ6a＝Ｃ×Ｖ1 ／Ｉ7 ；ｔ6b＝Ｃ×Ｖ2 ／Ｉ7 … (2)
〜ｔ3 の動作と全く同様となりｔ6a及びｔ6bは次式で表
される。 ｔ6a＝Ｃ×Ｖ1 ／Ｉ7 ；ｔ6b＝Ｃ×Ｖ2 ／Ｉ7 … (2)
【０００６】このように入力信号の反転時より時間ｔ3a
またはｔ6a後にコンパレータ８の出力９が反転し、入力
信号に対して時間ｔ3aまたはｔ6a分遅延された信号が得
られる。この遅延時間をそれぞれｔd1とｔd2とすると次
式で表される。 ｔd1＝ｔ3a＝Ｃ×Ｖ2 ／Ｉ6 … (3) ｔd2＝ｔ6a＝Ｃ×Ｖ1 ／Ｉ7 … (4)
またはｔ6a後にコンパレータ８の出力９が反転し、入力
信号に対して時間ｔ3aまたはｔ6a分遅延された信号が得
られる。この遅延時間をそれぞれｔd1とｔd2とすると次
式で表される。 ｔd1＝ｔ3a＝Ｃ×Ｖ2 ／Ｉ6 … (3) ｔd2＝ｔ6a＝Ｃ×Ｖ1 ／Ｉ7 … (4)
【０００７】
【発明が解決しようとする課題】従来の遅延回路は以上
のように構成されており、入力信号が反転しその反転時
より一定時間遅延された信号が得られるようになってい
るが、その必要とする一定の遅延時間（Ｔd ）の２倍の
時間（２・Ｔd ）よりも、入力信号が次に反転するまで
の時間（ＴI ）が短い時、例えばデューティ比が５０％
で周期Ｔの入力信号では、周期Ｔが４・Ｔd より短い
と、必要な遅延信号Ｔd が得られなくなるなどの問題点
があった。
のように構成されており、入力信号が反転しその反転時
より一定時間遅延された信号が得られるようになってい
るが、その必要とする一定の遅延時間（Ｔd ）の２倍の
時間（２・Ｔd ）よりも、入力信号が次に反転するまで
の時間（ＴI ）が短い時、例えばデューティ比が５０％
で周期Ｔの入力信号では、周期Ｔが４・Ｔd より短い
と、必要な遅延信号Ｔd が得られなくなるなどの問題点
があった。
【０００８】図５のタイミングチャートを用いて詳述す
ると、入力信号の反転周期が、必要とする遅延時間Ｔd
の２倍より短い場合、時刻ｔ2 から時間ｔ3a後、コンパ
レータ８の出力が反転して出力されるが、次に入力信号
が反転するまでの時間ｔ3bが遅延時間Ｔd より短くなる
ので、トランジスタ３のエミッタ端子電圧ＶE3はこの間
の時間ｔ3bではＶ1aだけ放電したとき入力信号が反転す
るため、トランジスタ４のエミッタ端子電圧ＶE4は上記
時間ｔ3bにおける放電電圧Ｖ1aと同じ電圧しか上昇しな
い。したがって時刻ｔ5 の次に出力が反転するまでの時
間ｔd2c はｔ6cと同じであるからｔ6c＝Ｃ×Ｖ1a／Ｉ7
となり、またＶ1a＜Ｖ1 であるから(4)式よりｔd2c ＜
ｔd2となり、出力９での信号の遅延時間は短くなる。
ると、入力信号の反転周期が、必要とする遅延時間Ｔd
の２倍より短い場合、時刻ｔ2 から時間ｔ3a後、コンパ
レータ８の出力が反転して出力されるが、次に入力信号
が反転するまでの時間ｔ3bが遅延時間Ｔd より短くなる
ので、トランジスタ３のエミッタ端子電圧ＶE3はこの間
の時間ｔ3bではＶ1aだけ放電したとき入力信号が反転す
るため、トランジスタ４のエミッタ端子電圧ＶE4は上記
時間ｔ3bにおける放電電圧Ｖ1aと同じ電圧しか上昇しな
い。したがって時刻ｔ5 の次に出力が反転するまでの時
間ｔd2c はｔ6cと同じであるからｔ6c＝Ｃ×Ｖ1a／Ｉ7
となり、またＶ1a＜Ｖ1 であるから(4)式よりｔd2c ＜
ｔd2となり、出力９での信号の遅延時間は短くなる。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、入力信号の反転時間ＴI が、必
要とする出力の遅延時間Ｔd に近い時、例えばデューテ
ィ比５０％，周期Ｔの入力では、周期Ｔが４・Ｔd 以下
の２・Ｔd に近い時でも必要とする遅延時間Ｔdを得る
ことができる遅延回路を得ることを目的とする。
ためになされたもので、入力信号の反転時間ＴI が、必
要とする出力の遅延時間Ｔd に近い時、例えばデューテ
ィ比５０％，周期Ｔの入力では、周期Ｔが４・Ｔd 以下
の２・Ｔd に近い時でも必要とする遅延時間Ｔdを得る
ことができる遅延回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る遅延回路
は、エミッタどうしがコンデンサを介して接続され、そ
のベースがＥＣＬレベルの信号の差動入力となっている
第１の対をなす２つのＮＰＮトランジスタと、上記差動
入力される信号から所定時間遅延した信号を出力する比
較器とを備えた遅延回路において、そのコレクタが上記
第１の対のトランジスタのエミッタにそれぞれ接続さ
れ、そのエミッタが上記比較器の２つの入力にそれぞれ
接続された第２の対をなす２つのＮＰＮトランジスタ
と、該第２の対のトランジスタのコレクタ・ベース間に
それぞれ接続された抵抗と、そのエミッタが共通であっ
て定電流源と接続されており、そのベースが上記第２の
対のトランジスタのエミッタにそれぞれ接続されるとと
もに、そのコレクタが上記第２の対のトランジスタのう
ちの，そのベースが接続されているトランジスタとは異
なるトランジスタのベースとそれぞれ接続されている第
３の対をなす２つのＮＰＮトランジスタとを備えたもの
である。
は、エミッタどうしがコンデンサを介して接続され、そ
のベースがＥＣＬレベルの信号の差動入力となっている
第１の対をなす２つのＮＰＮトランジスタと、上記差動
入力される信号から所定時間遅延した信号を出力する比
較器とを備えた遅延回路において、そのコレクタが上記
第１の対のトランジスタのエミッタにそれぞれ接続さ
れ、そのエミッタが上記比較器の２つの入力にそれぞれ
接続された第２の対をなす２つのＮＰＮトランジスタ
と、該第２の対のトランジスタのコレクタ・ベース間に
それぞれ接続された抵抗と、そのエミッタが共通であっ
て定電流源と接続されており、そのベースが上記第２の
対のトランジスタのエミッタにそれぞれ接続されるとと
もに、そのコレクタが上記第２の対のトランジスタのう
ちの，そのベースが接続されているトランジスタとは異
なるトランジスタのベースとそれぞれ接続されている第
３の対をなす２つのＮＰＮトランジスタとを備えたもの
である。
【００１１】
【作用】この発明におけるレベルシフト回路は、エミッ
タどうしがコンデンサを介して接続され、そのベースが
ＥＣＬレベルの信号の差動入力となっている第１の対を
なす２つのＮＰＮトランジスタと、上記差動入力される
信号から所定時間遅延した信号を出力する比較器とを備
えた遅延回路において、そのコレクタが上記第１の対の
トランジスタのエミッタにそれぞれ接続され、そのエミ
ッタが上記比較器の２つの入力にそれぞれ接続された第
２の対をなす２つのＮＰＮトランジスタと、該第２の対
のトランジスタのコレクタ・ベース間にそれぞれ接続さ
れた抵抗と、そのエミッタが共通であって定電流源と接
続されており、そのベースが上記第２の対のトランジス
タのエミッタにそれぞれ接続されるとともに、そのコレ
クタが上記第２の対のトランジスタのうちの，そのベー
スが接続されているトランジスタとは異なるトランジス
タのベースとそれぞれ接続されている第３の対をなす２
つのＮＰＮトランジスタとを備えたようにしたから、比
較対象となるコンパレータの基準側入力の電位がコンパ
レータの放電側入力の放電の終了電圧に近い電位にでき
るため、コンパレータの放電側入力の電位がこの基準側
入力の電位を下回った時から放電の終了電位に至るまで
の時間が短くなり、これと同時に、コンパレータの放電
側入力の電位がこの基準側入力の電位を下回った時から
この放電側入力を急速放電するため放電の終了電圧に至
るまでの時間が短くなる。
タどうしがコンデンサを介して接続され、そのベースが
ＥＣＬレベルの信号の差動入力となっている第１の対を
なす２つのＮＰＮトランジスタと、上記差動入力される
信号から所定時間遅延した信号を出力する比較器とを備
えた遅延回路において、そのコレクタが上記第１の対の
トランジスタのエミッタにそれぞれ接続され、そのエミ
ッタが上記比較器の２つの入力にそれぞれ接続された第
２の対をなす２つのＮＰＮトランジスタと、該第２の対
のトランジスタのコレクタ・ベース間にそれぞれ接続さ
れた抵抗と、そのエミッタが共通であって定電流源と接
続されており、そのベースが上記第２の対のトランジス
タのエミッタにそれぞれ接続されるとともに、そのコレ
クタが上記第２の対のトランジスタのうちの，そのベー
スが接続されているトランジスタとは異なるトランジス
タのベースとそれぞれ接続されている第３の対をなす２
つのＮＰＮトランジスタとを備えたようにしたから、比
較対象となるコンパレータの基準側入力の電位がコンパ
レータの放電側入力の放電の終了電圧に近い電位にでき
るため、コンパレータの放電側入力の電位がこの基準側
入力の電位を下回った時から放電の終了電位に至るまで
の時間が短くなり、これと同時に、コンパレータの放電
側入力の電位がこの基準側入力の電位を下回った時から
この放電側入力を急速放電するため放電の終了電圧に至
るまでの時間が短くなる。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、１１，１２及び１３，１４はトラ
ンジスタ３，４のエミッタの電位をシフトさせる２つの
値をもつ回路を構成する抵抗とＮＰＮトランジスタ、１
５は上記回路の上記２つの値の差を決める定電流源、１
６，１７は定電流源１５の電流ＩB を制御するエミッタ
結合，差動入力のＮＰＮトランジスタである。
する。図１において、１１，１２及び１３，１４はトラ
ンジスタ３，４のエミッタの電位をシフトさせる２つの
値をもつ回路を構成する抵抗とＮＰＮトランジスタ、１
５は上記回路の上記２つの値の差を決める定電流源、１
６，１７は定電流源１５の電流ＩB を制御するエミッタ
結合，差動入力のＮＰＮトランジスタである。
【００１３】次に動作について図２のタイミングチャー
トに沿って説明する。従来の回路動作の説明と同様に、
差動入力端子１，２に入力される２つの信号のＨレベル
が同じで、それぞれＥＣＬレベル振幅がＶ1 ，Ｖ2 の場
合、時刻ｔ1 のときコンデンサ５の両端はＶ2 と同じ電
圧であり、ＶE3−ＶE4＝Ｖ2 となる。
トに沿って説明する。従来の回路動作の説明と同様に、
差動入力端子１，２に入力される２つの信号のＨレベル
が同じで、それぞれＥＣＬレベル振幅がＶ1 ，Ｖ2 の場
合、時刻ｔ1 のときコンデンサ５の両端はＶ2 と同じ電
圧であり、ＶE3−ＶE4＝Ｖ2 となる。
【００１４】ここで抵抗器１１，１２の抵抗値をＲ11，
Ｒ12とし、定電流源１５の電流値をＩB 、ＮＰＮトラン
ジスタ１３，１４のベース・エミッタ間電圧をＶBE13，
ＶBE 14とした場合、トランジスタ１３のエミッタ電圧Ｖ
E13 はＶE3−ＶBE13−ＩB ・Ｒ11またはＶE3−ＶBE13と
なり、トランジスタ１４のエミッタ電圧ＶE14 はＶE4−
ＶBE14−ＩB ・Ｒ12またはＶE4−ＶBE14となり、Ｒ11・
ＩB ＜Ｖ2 及びＲ12・ＩB ＜Ｖ1となるように設定した
場合、ＮＰＮトランジスタ１３，１４のベース・エミッ
タ間電圧ＶE13 とＶE14 がおのおの上記のどちらの値を
取っても、ＶE1 3 ＞ＶE14 となる。よってこの電圧Ｖ
E13 ，ＶE14 を入力とする差動トランジスタ１６はＯ
Ｎ，１７はＯＦＦの状態となり、定電流源１５の電流Ｉ
B は、トランジスタ１６及び抵抗１２に流れ、ＩB ・Ｒ
12の電圧降下Ｖ4 を生じ、１１の抵抗には電流が流れな
いので電圧降下は生じない。よってＶE13 ＝ＶE3−Ｖ
BE13，ＶE14 ＝ＶE4−ＶBE14−Ｖ4 となる。またこのと
きＶE13 −ＶE14 ＝Ｖ2 ＋Ｖ4 となる（ただしＶBE13＝
ＶBE14）。
Ｒ12とし、定電流源１５の電流値をＩB 、ＮＰＮトラン
ジスタ１３，１４のベース・エミッタ間電圧をＶBE13，
ＶBE 14とした場合、トランジスタ１３のエミッタ電圧Ｖ
E13 はＶE3−ＶBE13−ＩB ・Ｒ11またはＶE3−ＶBE13と
なり、トランジスタ１４のエミッタ電圧ＶE14 はＶE4−
ＶBE14−ＩB ・Ｒ12またはＶE4−ＶBE14となり、Ｒ11・
ＩB ＜Ｖ2 及びＲ12・ＩB ＜Ｖ1となるように設定した
場合、ＮＰＮトランジスタ１３，１４のベース・エミッ
タ間電圧ＶE13 とＶE14 がおのおの上記のどちらの値を
取っても、ＶE1 3 ＞ＶE14 となる。よってこの電圧Ｖ
E13 ，ＶE14 を入力とする差動トランジスタ１６はＯ
Ｎ，１７はＯＦＦの状態となり、定電流源１５の電流Ｉ
B は、トランジスタ１６及び抵抗１２に流れ、ＩB ・Ｒ
12の電圧降下Ｖ4 を生じ、１１の抵抗には電流が流れな
いので電圧降下は生じない。よってＶE13 ＝ＶE3−Ｖ
BE13，ＶE14 ＝ＶE4−ＶBE14−Ｖ4 となる。またこのと
きＶE13 −ＶE14 ＝Ｖ2 ＋Ｖ4 となる（ただしＶBE13＝
ＶBE14）。
【００１５】次に時刻ｔ2 のとき入力端子２はＶ2 上昇
し、入力端子１はＶ1 降下し、ＶＥ４はＶ２ 上昇し、
またＶE3もＶ2 上昇する。このときＶE4とＶE3はどちら
もＶ2 上昇するのでその差は時刻ｔ1 時と同じ電圧Ｖ2
＋Ｖ4 となる。
し、入力端子１はＶ1 降下し、ＶＥ４はＶ２ 上昇し、
またＶE3もＶ2 上昇する。このときＶE4とＶE3はどちら
もＶ2 上昇するのでその差は時刻ｔ1 時と同じ電圧Ｖ2
＋Ｖ4 となる。
【００１６】次に時刻ｔ3 において、定電流源６の電量
Ｉ6によりＶE3は放電し続けＶE13 がＶE14 に等しくな
るまでコンパレータ８の出力はＶE13 ＞ＶE14であるた
めＨであり、ＶE13 が下がり続け、時間ｔ3a後にＶE13
＜ＶB14 に変化したとき出力９は反転し、さらに差動ト
ランジスタ１６がＯＦＦ，１７がＯＮの状態となり、定
電流源１５の電流ＩB はトランジスタ１７に流れ、抵抗
１１に電流ＩB が流れ、ＶE13 はこのときＲ11・Ｉ
B （＝Ｖ3 ）下がり、逆に抵抗１２は電流ＩB が流れな
くなりＶE14 はＲ12・ＩB （＝Ｖ4 ）上がることにな
る。
Ｉ6によりＶE3は放電し続けＶE13 がＶE14 に等しくな
るまでコンパレータ８の出力はＶE13 ＞ＶE14であるた
めＨであり、ＶE13 が下がり続け、時間ｔ3a後にＶE13
＜ＶB14 に変化したとき出力９は反転し、さらに差動ト
ランジスタ１６がＯＦＦ，１７がＯＮの状態となり、定
電流源１５の電流ＩB はトランジスタ１７に流れ、抵抗
１１に電流ＩB が流れ、ＶE13 はこのときＲ11・Ｉ
B （＝Ｖ3 ）下がり、逆に抵抗１２は電流ＩB が流れな
くなりＶE14 はＲ12・ＩB （＝Ｖ4 ）上がることにな
る。
【００１７】次に時刻ｔ2 よりｔ3a後のｔ3bでは、コン
デンサ５はＩ6 ＋ＩB で放電を続け、時間ｔ3bの間でＶ
1 −Ｖ3 の電圧だけ放電する。このｔ3a及びｔ3bはそれ
ぞれ次式で表される。 ｔ3a＝Ｃ（Ｖ2 ＋Ｖ4 ）／Ｉ6 … (5) ｔ3b＝Ｃ（Ｖ1 −Ｖ3 ）／（Ｉ6 ＋ＩB ） … (6)
デンサ５はＩ6 ＋ＩB で放電を続け、時間ｔ3bの間でＶ
1 −Ｖ3 の電圧だけ放電する。このｔ3a及びｔ3bはそれ
ぞれ次式で表される。 ｔ3a＝Ｃ（Ｖ2 ＋Ｖ4 ）／Ｉ6 … (5) ｔ3b＝Ｃ（Ｖ1 −Ｖ3 ）／（Ｉ6 ＋ＩB ） … (6)
【００１８】次に時刻ｔ4 〜ｔ6 の間では、時刻ｔ1〜
ｔ3 の場合と同様の動作をするのでｔ6a及びｔ6bは次式
で表される。 ｔ6a＝Ｃ（Ｖ1 ＋Ｖ3 ）／Ｉ7 … (7) ｔ6b＝Ｃ（Ｖ2 −Ｖ4 ）／（Ｉ7 ＋ＩB ） … (8)
ｔ3 の場合と同様の動作をするのでｔ6a及びｔ6bは次式
で表される。 ｔ6a＝Ｃ（Ｖ1 ＋Ｖ3 ）／Ｉ7 … (7) ｔ6b＝Ｃ（Ｖ2 −Ｖ4 ）／（Ｉ7 ＋ＩB ） … (8)
【００１９】このように入力信号の反転時より時間ｔ3a
またはｔ6a後に、コンパレータ８の出力９が反転し、こ
の時間ｔ3aまたはｔ6a分遅延された信号が得られる。こ
の遅延時間をそれぞれｔd1，ｔd2とすると次式で表され
る。 ｔd1＝ｔ3a＝Ｃ（Ｖ2 ＋Ｖ4 ）／Ｉ6 … (9) ｔd2＝ｔ6a＝Ｃ（Ｖ1 ＋Ｖ3 ）／Ｉ7 … (10)
またはｔ6a後に、コンパレータ８の出力９が反転し、こ
の時間ｔ3aまたはｔ6a分遅延された信号が得られる。こ
の遅延時間をそれぞれｔd1，ｔd2とすると次式で表され
る。 ｔd1＝ｔ3a＝Ｃ（Ｖ2 ＋Ｖ4 ）／Ｉ6 … (9) ｔd2＝ｔ6a＝Ｃ（Ｖ1 ＋Ｖ3 ）／Ｉ7 … (10)
【００２０】このように本実施例によれば、コンデンサ
５の出力が接続されたコンパレータ８の入力に設けたＮ
ＰＮトランジスタ１３，抵抗１１及びトランジスタ１
４，抵抗１２からなる回路により生じた電位レベルＶ3
またはＶ4 でもってコンパレータ８の基準側となる入力
部のレベルを大きくなるようにしたから、コンデンサ８
が完全に放電するまでの時間が短くなり余裕をもって次
に入力信号が反転することができるため、入力信号ＩＮ
１（ＩＮ２）の周期が所望とする遅延時間の２倍の周期
よりも短くても所望の遅延時間を有する遅延信号を得る
ことができる。
５の出力が接続されたコンパレータ８の入力に設けたＮ
ＰＮトランジスタ１３，抵抗１１及びトランジスタ１
４，抵抗１２からなる回路により生じた電位レベルＶ3
またはＶ4 でもってコンパレータ８の基準側となる入力
部のレベルを大きくなるようにしたから、コンデンサ８
が完全に放電するまでの時間が短くなり余裕をもって次
に入力信号が反転することができるため、入力信号ＩＮ
１（ＩＮ２）の周期が所望とする遅延時間の２倍の周期
よりも短くても所望の遅延時間を有する遅延信号を得る
ことができる。
【００２１】
【発明の効果】以上のように、この発明に係る遅延回路
によれば、コンパレータの放電側入力の電位がこの基準
側入力の電位を下回った時から放電の終了電位に至るま
での時間が短くなり、また、コンパレータの放電側入力
の電位がこの基準側入力の電位を下回った時からこの放
電側入力を急速放電するため、放電の終了電圧に至るま
での時間が短くなり、これにより入力信号の周期の長短
に係わらず常に一定の遅延量を有する信号が得られると
いう効果がある。
によれば、コンパレータの放電側入力の電位がこの基準
側入力の電位を下回った時から放電の終了電位に至るま
での時間が短くなり、また、コンパレータの放電側入力
の電位がこの基準側入力の電位を下回った時からこの放
電側入力を急速放電するため、放電の終了電圧に至るま
での時間が短くなり、これにより入力信号の周期の長短
に係わらず常に一定の遅延量を有する信号が得られると
いう効果がある。
【図１】この発明の一実施例による遅延回路の構成図で
ある。
ある。
【図２】この発明の一実施例による遅延回路の動作タイ
ミングチャート図である。
ミングチャート図である。
【図３】従来の遅延回路の構成図である。
【図４】従来の遅延回路の動作タイミングチャート図で
ある。
ある。
【図５】従来の遅延回路における問題点を説明するため
のタイミングチャート図である。
のタイミングチャート図である。
１ 入力端子 ２ 入力端子 ３ ＮＰＮトランジスタ ４ ＮＰＮトランジスタ ５ コンデンサ ６ 定電流源 ７ 定電流源 ８ コンパレータ（比較器） ９ 出力端子 １０ 電圧源 １１ 抵抗器 １２ 抵抗器 １３ ＮＰＮトランジスタ １４ ＮＰＮトランジスタ １５ 定電流源 １６ ＮＰＮトランジスタ １７ ＮＰＮトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 5/13
Claims (1)
- 【請求項１】 エミッタどうしがコンデンサを介して接
続され、そのベースがＥＣＬレベルの信号の差動入力と
なっている第１の対をなす２つのＮＰＮトランジスタ
と、上記差動入力される信号から所定時間遅延した信号
を出力する比較器とを備えた遅延回路において、そのコレクタが 上記第１の対のトランジスタのエミッタ
にそれぞれ接続され、そのエミッタが上記比較器の２つ
の入力にそれぞれ接続された第２の対をなす２つのＮＰ
Ｎトランジスタと、 該第２の対のトランジスタのコレクタ・ベース間にそれ
ぞれ接続された抵抗と、 そのエミッタが共通であって定電流源と接続されてお
り、そのベースが上記第２の対のトランジスタのエミッ
タにそれぞれ接続されるとともに、そのコレクタが上記
第２の対のトランジスタのうちの，そのベースが接続さ
れているトランジスタとは異なるトランジスタのベース
とそれぞれ接続されている第３の対をなす２つのＮＰＮ
トランジスタとを備え たことを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060224A JP2895649B2 (ja) | 1991-03-25 | 1991-03-25 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060224A JP2895649B2 (ja) | 1991-03-25 | 1991-03-25 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160693A JPH05160693A (ja) | 1993-06-25 |
| JP2895649B2 true JP2895649B2 (ja) | 1999-05-24 |
Family
ID=13135984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3060224A Expired - Lifetime JP2895649B2 (ja) | 1991-03-25 | 1991-03-25 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2895649B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8700876A (nl) * | 1987-04-14 | 1988-11-01 | Philips Nv | Luminescerend barium-hexa-aluminaat, luminescerend scherm voorzien van een dergelijk aluminaat en lagedrukkwikdampontladingslamp voorzien van een dergelijk scherm. |
-
1991
- 1991-03-25 JP JP3060224A patent/JP2895649B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05160693A (ja) | 1993-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3336093B2 (ja) | リセット信号発生のための集積回路 | |
| US4783604A (en) | Buffer circuit for outputting signals of different polarities | |
| JP2647014B2 (ja) | ＢｉＣＭＯＳ論理回路 | |
| KR0153244B1 (ko) | 펄스신호 발생회로 | |
| EP0230306A2 (en) | Schmitt trigger circuit | |
| JP2947494B2 (ja) | Ｅｃｌ回路 | |
| US4880998A (en) | Bipolar transistor and CMOS transistor logic circuit having improved discharge capabilities | |
| JP2895649B2 (ja) | 遅延回路 | |
| EP0435335B1 (en) | Transistor circuit and level converting circuit | |
| JP3466873B2 (ja) | エミッタ結合論理出力回路 | |
| JPS6159566B2 (ja) | ||
| JP3183187B2 (ja) | ヒステリシスコンパレータ | |
| JPH0575423A (ja) | Ｅｃｌ−ｃｍｏｓレベル変換回路 | |
| JP3088116B2 (ja) | 差動回路 | |
| JP3509497B2 (ja) | 不感応コンパレータ回路 | |
| JPS6331214A (ja) | 可変遅延回路 | |
| JP2865010B2 (ja) | コンパレータ回路 | |
| JP3233473B2 (ja) | 電圧レベル変換回路 | |
| JP3327938B2 (ja) | 半導体集積回路 | |
| JP2003289242A (ja) | ディレイ回路 | |
| JP2846338B2 (ja) | シュミットトリガ回路 | |
| JPH051159Y2 (ja) | ||
| JPH0463571B2 (ja) | ||
| JPS60148221A (ja) | 出力回路 | |
| JPH07174797A (ja) | ダイナミックヒス内蔵コンパレータ回路 |