JPH0438014A - エミッタフォロワ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 口産業上の利用分野〕 本発明はエミッタフォロワ回路に関し、特に相補出力を
有するエミッタ結合型差動論理回路の出力手段として使
用されるエミッタフォロワ回路に関する。

〔従来の技術〕

エミッタフォロワ回路は出力インピーダンスが低いため
負荷容量に対する駆動能力が高く、エミッタ結合型差動
論理回路（Ｅ　ＣＬ）の出力手段として広く使用されて
いる。エミッタフォロワ回路はエミッタフォロワトラン
ジスタと終端抵抗とを用いて接地電位と負の電源電位Ｖ
ＥＲ（−４，５Ｖまタハ−５，２Ｖ）またはＶＴ（−２
Ｖ）との間に構成されることが一般的であった。

近年、消費電力を増大させることなく負荷容量による遅
延時間を改善することを目的として、例えば特開昭６１
−２６９４０７号公報や特開昭６３−３０２６２０号公
報に示すようなコンデンサを用いたアクティブプルダウ
ン形式のエミッタフォロワ回路が提唱されている。

ここで、特開昭６３−３０２６２０号公報第１図に示さ
れているエミッタフォロワ回路を、相補出力を有するＥ
ＣＬに応用した回路図を従来例１として第９図に示す。

Ｑｌ　１．Ｑｌ　２は互いにエミッタ結合したカレント
スイッチトランジスタであり、Ｑｌｌのベースは入力端
子ＩＮに接続され、Ｑｌ２のベースは基準電位Ｖ　ｒ　
ｅ　ｆに接続され差動動作を行なう。両カレントスイッ
チトランジスタのエミッタ結合部と負の電源電位ＶＥＥ
との間に定電流源ＩＣ５が接続される。この定電流は入
力信号に応じてスイッチングされ、各々のカレントスイ
ッチトランジスタのコレクタと接地電位ＧＮＤとの間に
接続されたコレクタ負荷抵抗Ｒ１１，Ｒ１２に電位降下
を生じさせる。

本例では、入力信号と同相の信号が出力端子ＯＵＴに出
力される様、エミッタフォロワトランジスタＱ２１のベ
ースが電流切換型論理回路の一方の出力に接続される。

通常のエミッタフォロワ回路と異なっている点は、Ｑ２
１のエミッタが抵抗ではなくプルダウントランジスタＱ
２２により負の電源電位ＶＴに終端されていることであ
る。

プルダウントランジスタＱ２２のベースは抵抗Ｒ４２を
介してベースとコレクタが接続され、さらにコレクタが
抵抗Ｒ４１を介してＧＮＤに接続するトランジスタＱ４
１とカレントミラー回路を構成するよう抵抗Ｒ２１を介
して接続される。加えてＱ２２のベースと電流切換型論
理回路の逆相側の他一方の出力との間にコンデンサＣ２
１が接続される構成となっている。

本例は、相補出力を有するＥＣＬ回路であるため、入力
信号と逆相の信号が出力される出力端子ＯＵＴ側のエミ
ッタフォロワ回路も同様にして構成される。

次に、この回路動作について説明する。入力端子に基準
電位より高電位の信号が入力されると、トランジスタＱ
ｌｌはオン状態、トランジスタＱ１２はオフ状態となる
。定電流は抵抗Ｒ１１に流れ、Ｒ１２には流れない。こ
のため出力端子ＯＵＴには（１）式で表されるＨＩレベ
ル出力信号：　ＶＯＨが出力される。（なお、以降の式
においてＲ１１゜Ｒ１２等は抵抗値、ＩＣ５は電流値、
ＶＥＥ、ＶＴ等は電圧値を表すものとする。） ＶＯＨ（ＯＬＩＴ）＝−Ｒｌ　２・ＩＢ　（Ｑ２１）　
−ＶＥ（Ｑ２１）・・・　（１） ここで、ＩＢ　（Ｑ　ｉ）、　ＶＥ　（Ｑ　ｉ）は各々
トランジスタ：Ｑｉのベース電流及び順方向動作電圧を
表すものとする。

同時に出力端子：ＯＵＴには（２）式で表されるＬＯレ
ベル出力信号：ＶＯＬが出力される。

ＶＯＬ（ＯＵＴ）＝−Ｒ１１・（ＩＣ５十ＩＢ　（Ｑ３
１））−ＶＦ（Ｑ３１）　　・・・・・・　（２）逆に
、入力端子に基準電位より低電位の信号が入力されると
、トランジスタＱｌｌはオフ状態、トランジスタＱ１２
はオン状態となり、定電流は抵抗Ｒ１２に流れる。この
ため出力端子ＯＵＴには（３）式で表されるロウレベル
出力信号が、出力端子：　ＯＵＴには（４）式で表され
るハイレベル出力信号が出力される。

ＶＯＬ（ＯＵＴ）＝−Ｒ１２・（ＩＣ５＋ＩＢ　（Ｑ２
１））−ＶＦ（Ｑ２１）　　＝−（３） ＶＯＨ（ＯＵＴ）＝−Ｒ１１・ＩＢ　（Ｑ　３１）−Ｖ
Ｆ（Ｑ３１）　　＝−＝−（４） （１）〜（４）式において、トランジスタの電流増幅率
ｈｆｅが十分に大きい場合には、ベース電流を含む項を
無視することができる。またＲ１１＝Ｒ１２゜ＶＦ　（
Ｑ２１）＝ＶＦ　（Ｑ３１）となる種回路構成すれば、
ＶＯＨ（ＯＵＴ）−ＶＯＨ（ＯＵＴ）、　ＶＯＬ（ＯＵ
Ｔ）＝ＶＯＬ（ＯＵＴ）となる。

出力がハイまたはロウの定常時において、トランジスタ
Ｑ２１．Ｑ３１．Ｑ２２．Ｑ３２に流れるエミッタフォ
ロワ回路電流■ゆ、は、トランジスタＱ２２．Ｑ３２．
Ｑ４１に同一特性のトランジスタを使用し、Ｒ２１＝Ｒ
３’１＝Ｒ４２となる種回路構成とすると、カレントミ
ラー回路を構成しているため、等しく（５）式で表すこ
とができる。

Ｉｚｙ≠（ＶＴ　　ＶＦ　（Ｑ４１） −Ｒ４２・ＩＢ　（Ｑ４１））　／Ｒ４１・・・・・・
　（５）本例の論理回路において、出力端子ＯＵＴに出
力信号がロウ−ハイに変化する過渡時には、トランジス
タＱ２２に定常的に流れる電流ＩＥＦに加え、負荷容量
ＣＬを充電する電流をエミッタフォロワトランジスタＱ
２１が供給する。

また、同時に出力端子：ＯＵＴ側はハイ−ロウに変化し
、トランジスタＱ３１が一時的にオフ状態となり、負荷
容量に蓄積された電荷がプルタウントランジスタＱ３２
を介して放電される。この時、電流切換型論理回路の同
相側の出力信号はロウ−ハイに変化するため、コンデン
サＣ３１は充電され、充電電流の一部かトランジスタＱ
３２のベース電流となり増幅されて、過渡的に大きな電
流で負荷容量を放電する回路構成となっている。

同様に、特開昭６１−２６９４０７号公報第４図に示さ
れているエミッタフォロワ回路を、相補出力を有するＥ
ＣＬに応用した回路図を従来例２として第１０図に示す
。従来例２と従来例１との相違点は、コンデンサＣ２１
，Ｃ３１が各々、電流切換型論理回路の逆相、同相側の
出力に接続する代りに、逆相、同相側の出力端子：ＯＵ
Ｔ、ＯＵＴに接続していることである。しかしながら、
回路動作については従来例１と同様である。

〔発明が解決しようとする課題〕

上述した従来例１のエミッタフォロワ回路はコンデンサ
Ｃ２１，Ｃ３１が各々直接電流切換型論理回路の逆相、
同相側の出力に接続しているため、出力信号がロウ−ハ
イに変化する際の遅延時間が大きいという欠点がある。

また、従来例２のエミッタフォロワ回路は、コンデンサ
Ｃ２１，Ｃ３１が各々直接出力端子σ■了。

ＯＵＴに接続しているため、着目する出力端子とは逆位
相側の出力端子の負荷容量が増大しても、逆位相側の出
力信号がロウ−ハイに変化する時間が増大するため、コ
ンデンサの充電電流が減少し、着目する出力信号がハイ
−ロウに変化する際の遅延時間が増大するという欠点が
ある。

本発明の目的は、出力信号が変化する際の遅延時間の増
大を防止できるエミッタフォロワ回路を提供することに
ある。

〔課題を解決するための手段〕

本発明のエミッタフォロワ回路は、接地電位と第１の負
の電源電位との間に構成され相補出力を有するエミッタ
結合型差動論理回路（Ｅ　ＣＬ）の出力手段として使用
されるエミッタフォロワ回路において、電流切換型論理
回路の第１の出力にベースが接続し第１のエミッタフォ
ロワを構成する第１のトランジスタと、コレクタが前記
第１のトランジスタのエミッタと共通に第１の出力端子
に接続しベースが第１の抵抗を介して一定電位の電源電
位に接続しエミッタか直接第２の負の電源電位に接続す
る第２のトランジスタと、前記電流切換型論理回路の第
２の出力にベースが接続し第２のエミッタフォロワを構
成する第３のトランジスタと、前記第３のトランジスタ
のエミッタと前記第１の抵抗及び第２のトランジスタの
ベースとの接続点との間に接続されるコンデンサとを特
徴とする。

サラに、前記第２のエミッタフォロワは、共通入力信号
により駆動され前記第１の出力端子と逆位相の第２の出
力端子に接続する第３のエミッタフォロワとは独立に構
成されることを特徴として備えている。加えて、コレク
タが第２の抵抗を介して接地電位に接続しベースか第３
の抵抗を介して前記コレクタに接続し、エミッタが直接
前記第２の負の電源電位に接続する第４のトランジスタ
のコレクタ電位を前記一定電位の電源電位とじて使用し
たことを特徴として備えている。あるいは、前記第２の
負の電源電位は前記第１の負の電源電位より高電位であ
ることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明のエミッタフォロワ回路の一実施例を示
す回路図である。第２図は第１図に示すエミッタフォロ
ワ回路を用いて相補出力構成のＥＣＬとした回路図であ
る。ここで、第１図に示すトランジスタＱ１が第２図に
おいてトランジスタＱ２１．Ｑ３１に、トランジスタＱ
２がトランジスタＱ２２．Ｑ３２に、トランジスタＱ３
がトランジスタＱ２３．Ｑ３３、コンテ゛ンサＣ１がコ
ンデンサＣ２１，Ｃ３１にそれぞれ対応している。

第２図に示すようにＱｌｌ、Ｑｌ２は各々入力端子側と
基準電位側のカレントスイッチトランジスタであり、そ
れぞれのコレクタと接地電位ＧＮＤとの間にコレクタ負
荷抵抗Ｒ］、１．Ｒ１２が接続されている。トランジス
タＱｌ　１．Ｑｌ　２の共通接続されたエミッタと第１
の負の電源電位ＶＥＥとの間に定電流源ＩＣ５が接続さ
れる。以上の構成により電流切換型論理回路が構成され
る。

本実施例ては、第１のトランジスタＱ２１と、プルタウ
ン用の第２のトランジスタＱ２２とにより、ＧＮＤと第
２の負の電源電位ＶＴとの間に構成されたエミッタフォ
ロワ回路が、入力信号と同位相の信号を出力端子ＯＵＴ
に出力するよう、抵抗Ｒ１２とトランジスタＱ１２のコ
レクタとの接続点に共通接続される。エミッタフォロワ
回路を流れる電流値は、トランジスタＱ２２のベースが
ＧＮＤとＶＴとの間に抵抗Ｒ４１とトランジスタＱ４１
により構成される定電流発生回路とカレントミラー回路
を構成することで決定される。

ここで、第１の抵抗Ｒ２１と抵抗Ｒ４２は発振防止を目
的とした抵抗であり、各々トランジスタＱ２２．Ｑ４１
のベースへの経路に介在する。加えて、第３のトランジ
スタＱ２３と抵抗Ｒ２２により、電流切換型論理回路の
逆相側の出力にエミッタフォロワ回路が構成され、プル
タウン用のトランジスタＱ２２のベースと抵抗Ｒ２１の
接続売に共通接続するコンデンサＣ２１を駆動する構成
をとる。

以上の回路構成により、同相出力端子側のエミッタフォ
ロワ回路が形成されている。逆相出力端子側のエミッタ
フォロワ回路も定電流発生回路を共通使用しているだけ
で、全く同一の回路構成である。

次に、その動作について説明する。入力端子に基準電位
より高電位の信号が入力すると、第７図に示す従来例の
回路と同様に、同相側の出力端子ＯＵＴにはハイレヘル
が、逆相側の出力端子○ＵＴにはロウレベルが出力され
る。

逆に、入力端子に基準電位より低電位の信号が入力され
た場合には逆の動作となる。同相側出力信号がロウ−・
・イに変化する過渡時には、コンデンサＣ３１がエミッ
タフォロワトランジスタＱ３３により充電されるため、
電流切換型論理回路のコレクタ負荷抵抗との時定数によ
り充電される場合に比へ高速であり、遅延時間が小さい
。同相側出力信号かハイ−ロウに変化する過渡時には、
トランジスタＱ３１とは独立なエミッタフォロワトラン
ジスタＱ２３によりコンデンサＣ２１か充電されるため
、出力端子ＯＵＴに付加する負荷容量の影響を受けず遅
延時間が増大することはない。

第３図は本発明のエミッタフォロワ回路を用いた相補出
力構成のＥＣＬの他の実施例を示す回路図である。本実
施例と第２図の実施例との相違点は、第３のトランジス
タＱ２３が抵抗Ｒ２２ではなく、抵抗Ｒ２３とトランジ
スタＱ２４が定電流発生回路とカレントミラー回路を構
成することて形成された定電流源により構成されたこと
である。

第３図の実施例においては、エミッタフォロワの終端用
に素子面積の大きなポリシリコン抵抗を使用せず低電流
源にて構成できるのでセル面積を小さくできる効果があ
る。

以上説明した第２図に示す実施例と、第４図に示す従来
例１のＥＣＬ回路において、出力立上がり時の遅延時間
と被測定出力端子側の負荷容量との関係を５ＰＩＣＥシ
ミユレーシヨンにより求めた結果を第４図に示す。同様
に、被測定出力端子とは逆位相側の出力端子の負荷容量
との関係を求めた結果を第５図に、面出力端子に同一負
荷容量が付加した場合の関係を求めた結果を第６図に示
す。

また、コンデンサＣ２１，Ｃ３１が各々直接出力端子：
ＯＵＴ、ＯＵＴに接続していないため、互いに逆位相側
の出力端子の負荷容量が大きい場合に、着目する出力信
号がハイ−ロウに変化する際の遅延時間を短縮できる効
果がある。

そこで第２図に示す実施例と、第５図に示す従来例２の
ＥＣＬ回路において、出力立下がり時の遅延時間と被測
定出力端子とは逆位相側の負荷容量との関係を５ＰＩＣ
Ｅシミユレーシヨンにより求めた結果を第７図に示す。

同様に、両出力端子に同一負荷容量が付加した場合の関
係を求めた結果を第８図に示す。

ここで、５ＰＩＣＥシミユレーシヨンにおいて使用した
各パラメータは下記の通りである。

Ｒ１１＝Ｒ１２＝２．１５にΩ、　Ｉｃｓ　＝０．２９
６ｍＡＲ２１＝Ｒ３１＝Ｒ４２＝８．６にΩ、Ｃ２１＝
Ｃ３１＝Ｏ，ｌ５ｐＦ。

Ｒ２２＝Ｒ３２＝Ｒ４＋＝８．６にΩ、Ｔｊ＝７５℃Ｖ
ＥＥ＝−４．５Ｖ　　ＶＴ＝−２Ｖ、Ｖｒｅｆ＝−１，
０９８４Ｖ。

〔発明の効果〕

以上説明したように本発明のエミッタフォロワ回路は、
コンデンサＣ２１，Ｃ３１が各々直接電流切換型論理回
路の逆相、同相側の出力に接続していないため、出力信
号がロウ−ハイに変化する際の遅延時間を短縮できる効
果がある。

また、コンデンサＣ２１，Ｃ３１が各々直接出力端子Ｏ
ＵＴ、ＯＵＴに接続していないため、互いに逆位相側の
出力端子の負荷容量が大きい場合に、着目する出力信号
がハイ−ロウに変化する際の遅延時間が増大することを
防止できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図及び第
３図はそれぞれ第１図の回路を用いて相補出力構成のＥ
ＣＬ回路とした回路図、第４図は第２図及び第９図のＥ
−ＣＬ回回路おいて８力立上がり時に遅延時間と被測定
出力端子側の負荷容量との関係を５ＰＩＣＥシミユレー
シヨンにより求め同一条件にて比較した相関図、第５図
は同様に第２図及び第９図における遅延時間と被測定出
力端子とは逆位相側の出力端子の負荷容量との関係を比
較した相関図、第６図は同様に第２図及び第９図におけ
る遅延時間と被測定出力端子／逆位相側の出力端子の両
負荷容量との関係を比較した相関図、第７図は第２図及
び第１０図のＥＣＬ回路において出力立下がり時の遅延
時間と被測定出力端子とは逆位相側の負荷容量との関係
を５ＰＩＣＥシミユレーシヨンにより求め同一条件にて
比較した相関図、第８図は同様に第２図及び第１０図に
おける遅延時間と被測定出力端子／逆位相側の出力端子
の両負荷容量との関係を比較した相関図、第９図及び第
１０図は従来例を示す回路図である。 Ｃ２１，Ｃ２１，Ｃ３１・・・・・・エミッタフォロワ
を構成する第１のトランジスタ、Ｃ２，Ｃ２２゜Ｃ３２
・・・・・・プルダウン用の第２のトランジスタ、Ｃ３
，Ｃ２３，Ｃ３３・・・・・・エミッタフォロワを構成
する第３のトランジスタ、ＣＩ、Ｃ２１，Ｃ３１コンデ
ンサ、Ｒ１，Ｒ２１，Ｒ３１・・・・第１の抵抗、Ｃ２
４，Ｃ３４Ｃ４１・・・・・・トランジスタ、Ｒ２２、
Ｒ２３，Ｒ３２，Ｒ３３，Ｒ４１，Ｒ４２・抵抗、Ｑｌ
　１．Ｑｌ　２・　カレントスイッチトランジスタ、Ｒ
１１，Ｒ１２・・・・・・コレクタ負荷抵抗、ＩＣ５・
・・・・定電流源、ＣＬ・・・・・・負荷容量、ＧＮＤ
・接地７位、ＶＥＥ・・・・・第１の負の電源電位、Ｖ
Ｔ・・・・・第２の負の電源電位、Ｖｒｅｆ・・・　基
準電位、ＶＲ・・・・電源電位、ＩＮ・・・・・・入力
端子、ＯＵＴ・・・・・・同相側出力端子、ＯＵＴ・・
・・逆相側出力端子。 代理人　弁理士　　内　原　　　晋 力 区 θ′ ｃＬ（ＰＦＩ

Claims (1)

1. 【特許請求の範囲】 １、接地電位と第１の負の電源電位との間に構成され相
   補出力を有するエミッタフォロワ回路において、電流切
   換型論理回路の第１の出力にベースが接続し第１のエミ
   ッタフォロワを構成する第１のトランジスタと、コレク
   タが前記第１のトランジスタのエミッタと共通に第１の
   出力端子に接続しベースが第１の抵抗を介して一定電位
   の電源電位に接続しエミッタが直接第２の負の電源電位
   に接続する第２のトランジスタと、前記電流切換型論理
   回路の第２の出力にベースが接続し第２のエミッタフォ
   ロワを構成する第３のトランジスタと、前記第３のトラ
   ンジスタのエミッタと前記第１の抵抗及び第２のトラン
   ジスタのベースとの接続点との間に接続されるコンデン
   サとを有することを特徴とするエミッタフォロワ回路。 ２、前記第２のエミッタフォロワは、共通入力信号によ
   り駆動され前記第１の出力端子と逆位相の第２の出力端
   子に接続する第３のエミッタフォロワとは独立に構成さ
   れることを特徴とする請求項１記載のエミッタフォロワ
   回路。 ３、コレクタが第２の抵抗を介して前記接地電位に接続
   しベースが第３の抵抗を介して前記コレクタに接続しエ
   ミッタが直接前記第２の負の電源電位に接続する第４の
   トランジスタのコレクタ電位を前記一定電位の電源電位
   として使用したことを特徴とする請求項１又は２記載の
   エミッタフォロワ回路。