JP2574844B2 - トリガ回路 - Google Patents

Description

【発明の詳細な説明】 本発明は各入力端子がトリガ入力信号用のトリガ入力
端子に結合される第１と第２双安定素子との直列組合せ
回路を具えているトリガ回路であって、該トリガ回路に
は少なくとも１個の双安定素子に結合されるリリース信
号用のリリース入力端子及びトリガ出力信号用のトリガ
出力端子が設けられ、リリース信号が第１値をとる場合
に、前記トリガ出力信号が第１安定状態をとり、かつリ
リース信号が第２値をとった後で、しかもトリガ入力信
号が第１レベル以上となった後に第１双安定素子の出力
が第２安定状態をとり、その後トリガ入力信号が第１レ
ベルより低い第２レベル以下に降下した後に第２双安定
素子の出力が第２安定状態をとる際に前記トリガ出力信
号が第２安定状態をとるトリガ回路に関すものである。

斯種のトリガ回路は一般に周期的な信号から予定した
レベルで、しかも予定した瞬時にトリガ信号を発生させ
るのに用いることができる。このようなトリガ回路は特
に、表示装置として陰極線管を具え、この表示装置によ
って表示させる信号を動かさないで高周波信号まで作動
させることのできる（所謂「ジッター」のない像を表示
できる）オシロスロープに用いるのが好適である。

このようなトリガ回路は西独国特許明細書第2208636
号から既知であり、これに開示されているトリガ回路は
特にオシロスコープ向けのものである。この従来回路は
前述した直列接続の双安定素子を具えており、これらの
各双安定素子にトリガ入力端子を結合させている。さら
に従来のトリガ回は、例えばオシロスコープの時間軸を
発生させるのこぎり波発生器により駆動させるリリース
入力端子を具えている。リリース入力端子におけるリリ
ース信号が第１値で発生している間は、トリガ出力は第
１安定状態にある。リリース信号が第２値をとっても、
トリガ出力はこれに直ちに応答せず、トリガ出力が応答
するのは、トリガ入力信号が第１レベル以上となった後
に第１双安定素子の出力が先ず第２安定状態となり、つ
いでトリガ入力信号が第２レベル以下に降下した後に第
２双安定素子の出力が第２安定状態となった後だけであ
る。この最後に述べたような状態が発生する場合にトリ
ガ出力は第２安定状態となる。例えばトリガ回路によっ
て駆動させるのこぎり波発生器は、トリガ出力の第１状
態から第２状態への転換部にて始動させる。双安定素子
が例えば抵抗を経て帰還され、かつエミッタ結合のトラ
ンジスタ論理素子から成るORゲートにより構成されるト
リガ回路は高周波までは満足に作動するが、このトリガ
回路は極めて高い周波数では最早満足に作動しなくな
る。その理由は、トリガ入力信号が第１レベル以下とな
る瞬時の直前にリリース信号が第１値から第２値へと進
む場合に、第２双安定素子が実際には論理信号の有限立
上り時間のために同じ瞬時にリリースされて、この第２
双安定素子の状態が変化する瞬時も前記リリース信号が
第１値から第２値へ進む瞬時と一致し、これにより第２
双安定素子がリリースされる瞬時に対してトリガ出力の
状態変化が発生する瞬時が不確定となるからである。さ
らに、トリガ回路のリリース後にトリガ出力が第２状態
をとる瞬時は、第１レベルと第２レベルとの間のレベル
差及びトリガ入力信号の振幅にかなり左右される。そこ
で実際の場合には、トリガ入力信号の振幅を例をば第１
及び第２レベルに対して大きくするのがさらに望ましい
が、このようにすると上述したような不確定性がさらに
増すことになる。

本発明の目的は従来回路におけるよりも遥かに高い周
波数でも、常に信号の縁部に現われる立上り時間／立下
り時間による前記不確定性が生じないトリガ回路を提供
することにある。

本発明は、リリース信号に結合させるリリース入力端
子、トリガ入力信号に結合させるトリガ入力端子及びト
リガ出力端子を有するトリガ回路であって、該トリガ回
路が第１双安定素子と、第２双安定素子と、第３双安定
素子との直列組合せ回路を具え、前記第1,第２及び第３
双安定素子の各々が、前記トリガ入力端子に結合される
第１入力端子を有すると共に、第１及び第２安定状態を
呈する出力端子を有し、前記第１双安定素子の前記出力
端子が前記第２双安定素子の第２入力端子に結合され、
前記第２双安定素子の前記出力端子が前記第３双安定素
子の第２入力端子に結合され、前記第３双安定素子の前
記出力端子が、トリガ出力信号を供給する前記トリガ出
力端子に結合され、且つ前記第１双安定素子が前記リリ
ース入力端子に結合される第２入力端子を有し： 前記トリガ入力信号が第１レベル以上に上昇し、且つ
前記リリース信号が第１値を有する際に、前記第１双安
定素子の前記出力が前記第１安定状態から前記第２安定
状態へと変わり； 前記トリガ入力信号が前記第１レベルよりも低い第２
レベル以下に降下し、且つ前記第１双安定素子の前記出
力が第２安定状態にある際に、前記第２双安定素子の前
記出力が前記第１安定状態から前記第２安定状態へと変
わり；且つ 前記トリガ入力信号が前記第１レベル以上に上昇し、
且つ前記第２双安定素子の前記出力が前記第２安定状態
にある際に、前記第３双安定素子の前記出力が前記第１
安定状態から前記第２安定状態に変わる； ように構成したことを特徴とするトリガ回路にある。

このようにすれば、第２双安定素子のリリース瞬時と
第３双安定素子のリリース瞬時との間の時間差（この時
間差が不確定性を決定付ける）が所定の入力信号に対し
てほぼ一定となり、しかもその時間差が前記レベル差及
び／又はトリガ信号の振幅にほぼ無関係となり、従って
第２双安定素子による第３双安定素子のリリース瞬時
は、トリガ入力信号が第３双安定素子の状態を変化させ
ることのできる瞬時と一致することは有り得なくなるた
め、上述したような不確定性が起こらなくなる。

双安定素子は既知の方法で、例えば抵抗を介しての帰
還を伴なう論理ORゲート回路又はトンネルダオードによ
って構成することができる。従って、本発明トリガ回路
は標準の回路素子に基づいて構成することができる。さ
らに、論理ORゲートはエミタ結合論理回路で構成するこ
とができる。例えば、TTL（トランジスタ−トランジス
タ−論理）を用いることもできるが、エミッタ結合論理
（ECL）の方がTTLよも動作速度が速く、従ってトリガ回
路を例えばTTLの場合より高いトリガ信号周波数にまで
作動させることができるから、ECLを用いるのが有利で
ある。

本発明の好適例では、前記第１双安定素子の第１入力
端子を差動増幅器の第１出力端子に結合させ、前記第２
双安定素子の第１入力端子を前記差動増幅器の第２出力
端子に結合させ、かつリリース入力端子を前記第１及び
第２双安定素子の少なくとも一方の双安定素子の第２入
力端子に結合させ、トリガ入力端子を前記差動増幅器の
第１入力端子に結合させ、該差動増幅器の第２入力端子
を基準電圧接続用の入力端子に結合させ、前記第３双安
定素子の第１入力端子を他の差動増幅の第１出力端子に
結合させ、該他の差動増幅器の第２出力端子を直流電圧
接続用の給電端子に結合させ、かつ前記トリガ入力端子
を前記他の差動増幅器の第１入力端子に結合させると共
に前記他の差動増幅器の第２入力端子を基準電圧接続用
の他の入力端子に結合させる。

従って、例えば抵抗を経ての帰還付きのCRゲートとし
て構成され、かつ他の差動増幅器（これにもトリガ入力
信号が供給される）により駆動される第３双安定素子
は、この第３双安定素子が第２双安定素子によりリリー
スされた後にのみ第３双安定素子の出力を第１状態から
第２状態へと状態を変化し、これは作動につき既に述べ
たような利点を奏する。さらに、トリガ回路の内部構成
はトリガ入力信号が第１レベル以上となる際に第１双安
定素子が第１レベルに応答し、ついでトリガ入力信号が
第２レベル以下になる際に第２双安定素子が第２レベル
に応答し、つぎにトリガ入力信号が第１レベル以上とな
る際に第３双安定素子が第１レベルに応答するようにす
る。なお第１レベルは第２レベルより高く、またECLの
場合には第１レベルが例えば零電位に対して正の電位を
有し、しかも第２レベルが零電位に対して負の電位を有
するものとする。

本発明の他の好適例では、リリース入力端子を第３双
安定素子の第２入力端子に結合させる。例えば帰還付き
のゲートとして構成した第３双安定素子にリリース信号
が直接作用する場合には、トリガ出力はリリース信号が
第１値をとる際に僅か１つのゲートによる遅延で第１レ
ベルへと進む。例えば、リリース信号を帰還付きのゲー
トとして構成した第１双安定素子にのみ結合させる場合
には、トリガ出力が第１状態をとる前に３つのゲートに
よる遅延時間を必要とする。

以下図面につき本発明を説明する。

第１図は本発明によるトリガ回路１の原理を示す回路
図である。この回路は第１双安定素子２を具えており、
この素子の一方の入力端子５はトリガ入力端子６に結合
させる。第１双安定素子２の他方の入力端子７はリリー
ス入力端子８に結合させる。トリガ回路１は第１双安定
素子２と直列に接続される第２双安定素子４も具えてお
り、この第２双安定素子は第１双安定素子２の出力端子
12に結合させる入力端子11を有している。第２双安定素
子４はトリガ入力端子６に結合させる入力端子13と、破
線にて示すようにリリース入力端子８に結合させること
のできる入力端子15も有している。トリガ回路１はさら
に第２双安定素子４に直列に接続される第３双安定素子
16も具えており、この第３双安定素子の入力端子17は第
２双安定素子４の出力端子14に結合させる。第３双安定
素子16はトリガ入力端子６に結合させる入力端子19及び
リリース入力端子８に結合させることのできる入力端子
21を有している。トリガ回路１の出力端子10は第３双安
定素子16の出力端子23に結合させる。

第１図に示すトリガ回路の作動を第２図につきさらに
詳細に説明する。この第２図にはトリガ入力端子６に供
給するトリガ入力信号６′を第１レベルl1および第２レ
ベルl2と共に、また双安定素子2,4及び16の出力信号を
時間ｔの関数として示してある。幾つかの瞬時をt1〜t5
にて示してある。第１レベルl1は第２レベルl2よりも高
く、これらのレベルl1とl2との間の差はヒステリシス効
果に関連させることができる。トリガ回路には接地電圧
を含む種々の供給電圧を供給するための給電端子（図示
せず）を設けるものとする。回路動作を説明するため
に、先ずトリガ入力信号６′は正弦波とし、しかもこの
正弦波トリガ入力信号６′がトリガ入力端子６に供給さ
れ、また供給電圧が給電端子に供給されるものとする。
他の接続線に関連する信号も同様に第１図の接続線と同
じ番号にプライム符号を付して示してある。なお、初期
状態においては、トリガ回路はリリースされていない
で、リリース入力端子８に供給されるリリース信号８′
は第１値v1を有しており、しかも各双安定素子の出力1
2,14及び10は第１安定状態s1にあるものとする。トリガ
回路はリリース信号８′が第２値v2をとる場合にリリー
スされる。このトリガ回路のリリースは、本例の場合、
トリガ入力信号６′が第１レベルl1以下に降下する瞬時
ｔ＝t₁後で、しかも瞬時ｔ＝t₃以前に起るものとする。
信号６′が第１レベルl1を通過する瞬時ｔ＝t1とｔ＝t2
との間にてリリースが起ると、第１双安定素子２の出力
の状態がｔ＝t2にて変化し、この出力端子12における出
力信号12′が瞬時ｔ＝t2に第２安定状態s2となる。しか
し、リリースがｔ＝t2とｔ＝t3との間にて起る場合に
は、出力信号12′は直ちに第２安定状態s2となる。出力
信号12′は、トリガ入力信号６′が第１レベルl1以上と
なるまでは第１安定状態s1から第２安定状態s2へと進む
ことはできない。なお、第２図ではリリースが起り、こ
れに関連して第１双安定素子の出力信号12′が第１安定
状態から第２安定状態になる場合における関連する信号
の縁部を１つ、２つ又は３つの矢印点にて示してある。
第２双安定素子４の出力端子14における出力信号14′
は、第１双安定素子の出力信号12′が第２安定状態s2と
なるまでその状態を変えることはできない。これがた
め、第１双安定素子の出力信号12′は第２双安定素子４
に対するリリース信号と見なすことができる。しかし、
第２双安定素子の出力信号14′は、トリガ入力信号６′
が第２レベルl2以下に降下するまでは第１安定状態s1か
ら第２安定状態s2へと進むことができない。この状態変
化は瞬時ｔ＝t4にて起る。

これまで説明したトリガ回路の作動は前述した西独国
特許明細書第2208636号に記載さている作動と同じであ
り、上述した説明から明らかなように、時間間隔t2＜ｔ
＜t3の範囲内では第２双安定素子４を第１双安定素子２
によってリリースさせることができ、その後の瞬時ｔ＝
t4に第２双安定素子４の出力信号14′は第１安定状態s1
から第２安定状態s2へと進む。第２双安定素子４が瞬時
t3の直前にリリースされ、かつトリガ入力信号６′の周
波数が高く、時間差t4−t3が実際上出力信号12′に固有
の有限降下時間に対して極めて小さくなるような高周波
のトリガ入力信号の場合には、出力信号14′の縁部ｆの
発生瞬時が不確定となる。その理由は、第２双安定素子
４がリリースされる瞬時と、この素子が実際に応答する
瞬時とがほぼ一致するからであり、斯様な不確定性はト
リガ回路を、陰極線管オシロスコープで陰極線を水平方
向に偏向させるのこぎり波発生器（図示せず）を始動さ
せるのに用いる場合に上述したような「ジッター」とし
て明確に現われる。

本発明によるトリガ回路の作動をさらに詳細に説明す
る。第３双安定素子16の出力端子23に現われる出力信号
10′は、瞬時ｔ＝t4以降は出力信号14′が第２安定状態
s2となた後にトリガ信号入力信号６′が第１レベルl1以
上となるまで第１安定状態s1から第２安定状態s2に替わ
ることはできない。瞬時ｔ＝t5に出力信号10′が第２安
定状態となり、トリガ出力信号が得られ、この出力信号
で例えばのこぎり波発生器を始動させる。時間差t5−t4
は、例えばヒステリシス効果に相当する第１レベルl1と
第２レベルl2との間のレベル差が変動しても常に最小時
間差t4−t3よりも大きくなる。さらに、時間差t5＝t4は
トリガ入力信号６′の振幅にはほぼ無関係であり、例え
ばその時間差t5−t4は、正弦波トリガ入力信号の場合に
はこの信号のほぼ1/2周期分に相当する。要約するに、
本発明によるトリガ回路は２つの双安定素子しか設けな
いトリガ回路に較べ遥かに高い周波数まで作動させるこ
とができ、それでもトリガ出力信号10′の縁部ftの発生
瞬時は不確定にならない。本発明によるトリガ回路は2G
Hzまでの最大周波数まで満足に作動させることができ
る。

第２図には時間Δの経過後にリリース信号８′の値が
第１値v1となるために、この時間Δの経過後にトリガ回
路のリリースが排除されることも示してある。リリース
信号８′は例えば前記のこぎり波発生器（図示せず）に
より第１値v1を再びとるようにして、前記陰極線の水平
偏向中にのこぎり波発生器を誤って始動させないように
する。

第３図は本発明によるトリガ回路を詳細に示した回路
図であり、ここに第１図の接続線6,8及び10と同様な接
続線には同じ番号を付して示してある。この例では、互
いに直列に接続され、かつトリガ入力端子６を並列に接
続する双安定素子をそれぞれ論理ORゲート18,20及び22
で構成する。これらのORゲートには抵抗Rt1,Rt2及びRt3
をそれぞれ介して帰還をかけ、またこれらのORゲートは
ECL ORゲート形式のものとするが好適である。帰還を伴
なうECL ORゲートの構成及び作動はそれに関連する一般
的な文献から既知である。各理論ORゲート18,20及び22
には供給電圧＋Ｕ用の接続端子25を設ける。ECLゲート
に必要とされる他の給電用の接続線はここで示していな
いが、これらの結線については文献を参照することがで
きる。この例のトリガ回路は差動増幅器24及び別の差動
増幅器26も具えている。第１双安定素子18′の第１入力
端子27は差動増幅器24の第１出力端子29に結合させ、第
２双安定素子20′の第１入力端子31は差動増幅器24の第
２出力端子33に結合させる。さらに、第１双安定素子1
8′の一部を成す抵抗Rt1の一端を差動増幅器24の第１出
力端子29に結合させ、上記抵抗の他端を第１双安定素子
18′の出力端子35に接続し、また第２双安定素子20′の
一部を成す抵抗Rt2の一端を差動増幅器24の第２出力端
子33に結合させ、この抵抗の他端を第２双安定素子20′
の出力端子37結合させる。差動増幅器24を概ね２個のnp
nトランジスタT1およびT2で構成し、これらのトランジ
スタのエミッタを相互に接続し、この共通エミッタリー
ド36に電流源28に設ける。この電流源には供給電圧用の
接続端子−Ｕを設ける。電流源28の構成は実際上は第３
図に示したようにするが、これについての説明は省略す
る。差動増幅器24の第１入力端子39に結合させるトリガ
入力端子６はトランジスタT1のベースコレクタ通路を経
て第１双安定素子18′に結合させると共にトランジスタ
T1及びT2のベース−エミッタ−コレクタ通路を経て第２
双安定素子20′に結合させる。差動増幅器24の第２入力
端子41は基準電圧（本例では接地電位43として示してあ
る。）接続用の入力端子に結合させる。第３双安定素子
22′の第１入力端子45は他の差動増幅器26の第１出力端
子47に結合させ、さらに第３双安定素子素子22′の一部
を成す抵抗Rt3の一端は差動増幅器26の第１出力端子47
に結合させ、この抵抗の他端は第３双安定素子22′の出
力端子49に結合させる。差増幅器26の第２出力端子51を
直流電圧用の接続端子₊Vに結合させる。差動増幅器26は
概ね２個のnpnトランジスタT3及びT4で構成し、この差
動増幅器も前記差動増幅器24とほぼ同じように構成す
る。他方の差動増幅器26の第１入力端子53に結合させる
トリガ入力端子６はトランジスタT3のベース−コレクタ
通路を経て第３双安定素子22′に結合させる。この他方
の差動増幅器26の第２入力端子55も前記増幅器24の第２
入力端子41と同様に、基準電圧用の接続端子43に結合さ
せる。第１双安定素子18′の第２入力端子57にはリリー
ス入力端子８を結合させる。このリリース入力端子８は
第２双安定素子20′の第２入力端子59及び第３双安定素
子22′の第２入力端子61にもそれぞれ結合させるの好適
である。第３図に示すトリガ回路の差動は第１図につき
説明したのと同じであるが、ここで第２図につきさらに
詳細に説明する。双安定素子18′,20′及び22′を帰還
付きのECLゲートとして構成する場合、内部基準電圧
（図示せず）はゲートの切り替え（即ち安定状態の切り
替え）を制御する。トリガ回路がリリースされていない
ものとする（入力端子57,59及び61におけるリリース信
号８′の値がv1）場合には、出力端子35,37及び49にお
ける出力信号12′,14′及び10′はそれぞれ第１安定状
態s1になる。このような状態からリリース信号８′は第
２値v2になるものとする。トリガ入力信号６′が第１レ
ベルl1以下にある限りは、このトリガ入力信号の値がた
とえ正であっても、抵抗Rt1を経て流れる電流は、帰還
を伴なうECLゲートとして構成した第１双安定素子18′
の第１入力端子27の電圧をこの第１双安定素子18′の内
部基準電圧以下に降下させるのには十分ではない。トリ
ガ入力信号６′が第１レベルl1に達すると（ｔ＝t2）、
第１双安定素子18′の状態が切り替わり、出力信号12′
は第２安定状態s2をとる。この際、残りの双安定素子2
0′及び22′は第１安定状態s1から第２安定状態s2に切
り替わることはできない。その理由は、双安定素子を直
列に配置するからであり、即ち第１双安定素子18′が第
１安定状態s1にある限りは、双安定素子20′及び22′も
トリガ入力信号に無関係に第１安定状態s1のままである
からである。なお、第１レベルl1は抵抗Rt1の抵抗値の
選定により決定される。トリガ入力信号の値が第２レベ
ルl2以下となる時点（ｔ＝t4）に第２双安定素子20′の
状態が切り替わるよう差動増幅器を構成するため、抵抗
Rt2を経る電流の変化は抵抗Rt1を経る電流の変化とは反
対となる。抵抗Rt3を経る電流変化は抵抗Rt1を経る電流
変化と同じようになる。これがため、第３双安定双22′
は（差動増幅器24及び26のパラメータが等しい場合
に）、トリガ入力信号６′の第１レベルl1以上のレベル
にて状態が切り替わる。他の作動については第１図の説
明を参照することができる。

第4A図及び第4B図は、従来の２段トリガ回路の場合、
及び本発明による３段トリガ回路を使用する場合におけ
るトリガ入力信号６′に対して２個及び３個の双安定素
子の状態が切り替わる際の関連する信号をそれぞれ示し
たものである。上述した例では、ECLゲートが遅延時間t
dを有し、しかもこのゲートの出力端に現われる信号の
縁部の立下り／立上り時間がtrであるものとする。なお
説明の便宜上、リリース信号８′の立下り／立上り時間
は無視するものとする。また、出発点はトリガ回路が丁
度リリースされた位置とする。第4A図の２段トリガ回路
の場合には（td＋tr）＜（t4−t3）であり、（t4−t3）
は、第２双安定素子20′の出力信号の縁部ｆが不確定に
発生しないように第１双安定素子18′を切り換えなけれ
ばならない最小時間である。第4A図ではこの条件は丁度
満足されているが、この条件は第4B図では満足されな
い。これがため、第4B図に示したような状態では、第２
双安定素子20′の出力信号14′の縁部ｆの発生瞬時が不
確定となり、この発生瞬時を第4B図では可変持続時間ｊ
によって示してある。しかし、この第4B図では、第２双
安定素子20′の出力37はｔ＝t5以前は安定しているた
め、第３双安定素子22′の出力信号10′の縁部ftが発生
する瞬時は不確定にはならない。第１レベルl1と第２レ
ベルl2を第4A図に示した場合及び第4B図に示した場合よ
りも互いに狭くする場には,t4−t3が非常に小さくな
り、２段トリガ回路の場合には不確定性がさらに早く生
ずる。これに対し、３段トリガ回路の場合には、周波数
が極めて高くならない限り不確定は生じない。このこと
はトリガ入力信号の振幅変動についても云えることであ
る。

本発明は上述した例のみに限定されるものでなく、幾
多の変更を加え得ること勿論である。例えば双安定素子
は様々な方法で、また種々の論理回路で構成することが
できる。さらに、双安定素子はトンネルダイオードに基
づいて構成することができる。

【図面の簡単な説明】

第１図は本発明によるトリガ回路の原理を示すブロック
線図、 第２図は第１図に示したトリガ回路の作動説明用のトリ
ガ入力信号、第１及び第２信号レベル並びに各双安定素
子の出力信号の波形を示す信号波形図、 第３図は本発明によるトリガ回路の一例を詳細に示す回
路図、 第4A図は従来の２段トリガ回路のトリガ入力信号に対す
る双安定素子の状態の切り替わりに関する信号波形図、 第4B図は本発明による３段トリガ回路の入力信号に対す
る双安定素子の状態の切り替わりに関連する信号波形図
である。 １……トリガ回路、２……第１双安定素子 ４……第２双安定素子、６……トリガ入力端子 ８……リリース入力端子、10……トリガ出力端子 16……第３双安定素子 18,20,22……論理ORゲート 18′……第１双安定素子、20′……第２双安定素子 22′……第３双安定素子、24,26……差動増幅器 25……供給電圧用接続端子 28……電流源 29,47……差動増幅器の第１出力端子 35,51……差動増幅器の第２出力端子 39,53……差動増幅器の第１入力端子 41,55……差動増幅器の第２入力端子 Rt1,Rt2,Rt3……帰還用抵抗 T1〜T4……npnトランジスタ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】リリース信号に結合させるリリース入力端
   子、トリガ入力信号に結合させるトリガ入力端子及びト
   リガ出力端子を有するトリガ回路であって、該トリガ回
   路が第１双安定素子と、第２双安定素子と、第３双安定
   素子との直列組合せ回路を具え、前記第1,第２及び第３
   双安定素子の各々が、前記トリガ入力端子に結合される
   第１入力端子を有すると共に、第１及び第２安定状態を
   呈する出力端子を有し、前記第１双安定素子の前記出力
   端子が前記第２双安定素子の第２入力端子に結合され、
   前記第２双安定素子の前記出力端子が前記第３双安定素
   子の第２入力端子に結合され、前記第３双安定素子の前
   記出力端子が、トリガ出力信号を供給する前記トリガ出
   力端子に結合され、且つ前記第１双安定素子が前記リリ
   ース入力端子に結合される第２入力端子を有し： 前記トリガ入力信号が第１レベル以上に上昇し、且つ前
   記リリース信号が第１値を有する際に、前記第１双安定
   素子の前記出力が前記第１安定状態から前記第２安定状
   態へと変わり； 前記トリガ入力信号が前記第１レベルよりも低い第２レ
   ベル以下に降下し、且つ前記第１双安定素子の前記出力
   が第２安定状態にある際に、前記第２双安定素子の前記
   出力が前記第１安定状態から前記第２安定状態へと変わ
   り；且つ 前記トリガ入力信号が前記第１レベル以上に上昇し、且
   つ前記第２双安定素子の前記出力が前記第２安定状態に
   ある際に、前記第３双安定素子の前記出力が前記第１安
   定状態から前記第２安定状態に変わる； ように構成したことを特徴とするトリガ回路。
2. 【請求項２】前記リリース入力端子が前記第２及び前記
   第３双安定素子の第３入力端子にも結合され、前記リリ
   ース信号が第２値を有する際に、前記第1,第２及び第３
   双安定素子の前記出力が前記第１安定状態にあるように
   構成したことを特徴とする請求項第１項に記載のトリガ
   回路。