JP2534353B2 - Logical system - Google Patents
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は半導体ディジタル回路の論理システムに関す
る。The present invention relates to a logic system of a semiconductor digital circuit.
B.従来技術 「高速低消費電力電流制御型回路」と題する米国特許
第4605870号には、６つのNPNトランジスタ、１つの抵
抗、及び１つの低バリヤ・ショットキ・ダイオードLBを
有する３種の回路が示されている。各回路において、プ
ッシュ・プル構成内の低出力トランジスタはNPNトラン
ジスタにより駆動されるコレクタを有し、このNPNトラ
ンジスタはベースがエミッタに短絡されており、プッシ
ュ・プル出力セクションにおける前記低出力トランジス
タのベースに入力信号を容量接続することのできるベー
ス・コレクタ・ダイオードとして機能する。ベース・コ
レクタ・ダイオードとしてのNPNトランジスタは大きな
電流を流すが、この大電流は本発明により低減される。B. Prior Art U.S. Pat. No. 4,605,870 entitled "High Speed Low Power Consumption Current Controlled Circuit" describes three circuits with six NPN transistors, one resistor, and one low barrier Schottky diode LB. It is shown. In each circuit, the low power transistor in the push-pull configuration has a collector driven by an NPN transistor, the base of which is shorted to the emitter, and the base of the low power transistor in the push-pull output section. It functions as a base-collector diode that can capacitively connect the input signal to. The NPN transistor as the base collector diode carries a large current, which is reduced by the present invention.
C.発明の目的 本発明の目的は、低消費電力の高速（１ナノ秒以下の
ディレイ）パイポーラ回路を提供することである。C. Object of the Invention An object of the present invention is to provide a high-speed (delay of 1 nanosecond or less) pipolar circuit with low power consumption.
D.発明の構成 本発明の高速、低電力消費の電流制御型論理システム
は、７個のNPNトランジスタ、１個のショットキ・ダイ
オードおよび数個の抵抗で構成される。入力セクション
からの信号は、入力回路のトランジスタのベースからプ
ッシュプル構成の出力セクションの出力トランジスタの
ベースへ直接に結合される。この出力トランジスタのコ
レクタ・エミッタ回路はこの１対の入力トランジスタ
は、NOR機能を与えるように入力端子に接続されてい
る。D. Configuration of the Invention The high speed, low power consumption, current controlled logic system of the present invention consists of seven NPN transistors, one Schottky diode and several resistors. The signal from the input section is directly coupled from the base of the transistor of the input circuit to the base of the output transistor of the output section in the push-pull configuration. The collector-emitter circuit of the output transistor has a pair of input transistors connected to the input terminals to provide the NOR function.
E.実施例 第１図には第１実施例が示され、この実施例には７つ
のNPNトランジスタT1〜T7、ショットキ・ダイオードS
D、抵抗R1〜R4及びRB、Ｂ＋（＋1.9ボルト）端子Ｃ、及
びVCC端子Ｇが含まれている。前述の米国特許4605870号
の回路とは異なり、ベース・エミッタ間が短絡されたト
ランジスタは存在せず、信号は入力セクションから出力
セクションに直後、即ち、入力回路のトランジスタT2の
ベースから出力トランジスタT3のベースへと伝達され
る。トランジスタT2は入力トランジスタT1及びT6のエミ
ッタ抵抗R3に並列に接続され、入力トランジスタT1及び
T6は端子Ａ及びＢにおいて入力信号を受信する。入力セ
クションはトランジスタT1、T2、T5、T6、及びT7から成
っている。トランジスタT1及びT6は入力端子Ａ及びＢに
夫々接続され、NOR構成となっている。但し、必要な回
路が単にインバータ回路であるなら、トランジスタT1と
T6のいずれか一方しか設けなくてよい。トランジスタT
2、T5及びT7を加えて前記入力セクションは完成する。
トランジスタT3及びT4はプッシュ・プル出力セクション
を構成する。トランジスタT4はプルアップ・エミッタ・
フオロワとして働く。ダイオードSDはトランジスタT3の
ベースからコレクタへの容量接続を行う。E. Embodiment A first embodiment is shown in FIG. 1, in which seven NPN transistors T1 to T7 and a Schottky diode S are provided.
D, resistors R1-R4 and RB, B + (+1.9 volt) terminal C, and VCC terminal G are included. Unlike the circuit of the aforementioned U.S. Pat.No. 4,605,870, there is no transistor with a shorted base-emitter, the signal is immediately from the input section to the output section, i.e. It is transmitted to the base. The transistor T2 is connected in parallel with the emitter resistance R3 of the input transistors T1 and T6, and
T6 receives the input signal at terminals A and B. The input section consists of transistors T1, T2, T5, T6 and T7. The transistors T1 and T6 are connected to the input terminals A and B, respectively, and have a NOR configuration. However, if the required circuit is simply an inverter circuit,
Only one of T6 need be provided. Transistor T
The addition of 2, T5 and T7 completes the input section.
Transistors T3 and T4 form a push-pull output section. Transistor T4 is a pull-up emitter
Work as a follower. The diode SD makes a capacitive connection from the base of the transistor T3 to the collector.
抵抗R1は端子Ｃにおいて1.9ボルトのＢ＋電位とノー
ドＪとの間に接続され、ノードＪはトランジスタT5のベ
ースと抵抗R2の上側の端部に接続されている。抵抗R2の
他端はノードＫを通じてトランジスタT1のコレクタに接
続されている。トランジスタT1のベースは、この第１図
の回路の入力端子の１つである端子Ａに接続されてい
る。トランジスタT1のエミッタはトランジスタT6のエミ
ッタとともに抵抗R3の一端に接続され、抵抗R3の他端は
グランドに接続されている。ノードＰはトランジスタT2
のコレクタにも接続されている。トランジスタT2のエミ
ッタは抵抗R4を通じてグランドに接続されている。Resistor R1 is connected at terminal C between the B + potential of 1.9 volts and node J, which is connected to the base of transistor T5 and the upper end of resistor R2. The other end of the resistor R2 is connected to the collector of the transistor T1 through the node K. The base of the transistor T1 is connected to the terminal A which is one of the input terminals of the circuit of FIG. The emitter of the transistor T1 is connected to one end of the resistor R3 together with the emitter of the transistor T6, and the other end of the resistor R3 is connected to the ground. Node P is transistor T2
It is also connected to the collector. The emitter of the transistor T2 is connected to the ground through the resistor R4.
ノードＧは電圧源VCCとトランジスタT4、T5、T7のコ
レクタとの間に設けられている。トランジスタT5及びT7
のベースは共にノードＪに接続され、ノードＪは抵抗R1
とR2との間に配され、端子Ａ及びＢにおける入力により
設定されるトランジスタT1及びT6のベース電圧に応じて
トランジスタT1及びT6により設定される電圧を受け取
る。トランジスタT5のエミッタはノードＫを通じてトラ
ンジスタT1及びT6のコレクタと出力トランジスタT4のベ
ースに接続されている。トランジスタT2のコレクタはノ
ードＰに接続され、ノードＰにはトランジスタT2を流れ
る電流IR4が通じる。トランジスタT2のベースはノード
Ｍに接続され、そのエミッタは抵抗R4の上側の端部に接
続され、抵抗R4の他方の端部はグランドに接続されてい
る。トランジスタT7のエミッタは抵抗RBを通じてノード
Ｍに接続されている。ノードＭはトランジスタT2及びT3
のベースに接続されている。加えて、ノードＭはショッ
トキ・ダイオードSDによりノードＨに接続されている。
ノードＨは第１図の回路の出力端子Ｆに接続されてい
る。トランジスタT4のコレクタは端子Ｇに接続され、そ
のベースはノードＫに接続され、そのエミッタはノード
Ｈに接続されている。トランジスタT3のコレクタはノー
ドＨに接続され、そのベースはノードＭに接続され、そ
のエミッタはグランドに接続されている。第１図の回路
はNOR回路を構成し、入力信号Ａ及びＢに応答して出力
端子Ｆにおいて出力信号▲▼を生じさせる。トラ
ンジスタT3とT4とはプッシュ・プル構成となるように接
続されている。The node G is provided between the voltage source VCC and the collectors of the transistors T4, T5, T7. Transistors T5 and T7
The bases of both are connected to node J, and node J has a resistor R1.
And R2 and receives the voltage set by transistors T1 and T6 in response to the base voltage of transistors T1 and T6 set by the inputs at terminals A and B. The emitter of transistor T5 is connected through node K to the collectors of transistors T1 and T6 and the base of output transistor T4. The collector of the transistor T2 is connected to the node P, and the current I R4 flowing through the transistor T2 flows to the node P. The base of the transistor T2 is connected to the node M, its emitter is connected to the upper end of the resistor R4, and the other end of the resistor R4 is connected to the ground. The emitter of the transistor T7 is connected to the node M through the resistor RB. Node M is transistors T2 and T3
Connected to the base. In addition, node M is connected to node H by Schottky diode SD.
The node H is connected to the output terminal F of the circuit of FIG. The collector of the transistor T4 is connected to the terminal G, its base is connected to the node K, and its emitter is connected to the node H. The collector of the transistor T3 is connected to the node H, its base is connected to the node M, and its emitter is connected to the ground. The circuit of FIG. 1 constitutes a NOR circuit, and produces an output signal ▲ at the output terminal F in response to the input signals A and B. Transistors T3 and T4 are connected in a push-pull configuration.
第１図のNORゲートでは、スイッチング・トランジス
タT1およびT6を除くすべてのトランジスタT2、T3、T4、
T5及びT7は常にオンに留まり、その電流レベルは入力端
子Ａ及びＢの入力信号レベルの関数として高レベル即ち
高導通状態と低レベル即ち低導通状態の間で変化する。
このようにオン、オフのスイッチングでなく、オン状態
の中で高導通状態と低導通状態に切換えるようにしたの
で、入力端子ＡあるいはＢの入力に応じて出力トランジ
スタT3がより高速に動作する。端子ＦのNOR出力は以下
のようである。In the NOR gate of FIG. 1, all transistors T2, T3, T4, except switching transistors T1 and T6,
T5 and T7 always remain on and their current level varies between high and low conducting states as a function of the input signal level at input terminals A and B.
In this way, the high-conducting state and the low-conducting state are switched in the on state instead of the on / off switching, so that the output transistor T3 operates at a higher speed according to the input of the input terminal A or B. The NOR output of terminal F is as follows.
Ｆ＝▲▼ 第１図の電流ソース・ゲート回路はプッシュ・プル出
力段を有し、この出力段はトランジスタT3及びT4から成
り、これらトランジスタT3及びT4はドット結合され、即
ち互いに干渉し合うことなく互いに独立しており、従っ
て、互いの性能に悪影響を与えることなく、これら２つ
のトランジスタの出力信号を一緒にすることができる。F = ▲ ▼ The current source gate circuit of FIG. 1 has a push-pull output stage, which is composed of transistors T3 and T4, which are dot-coupled, that is to say interfere with each other. Independent of each other, and thus the output signals of these two transistors can be brought together without adversely affecting each other's performance.
端子Ａが低電圧（0.2ボルト）のとき、トランジスタT
1はオフ（非導通状態）なので、ノードＫの電圧は高く
なり、トランジスタT4のベースの電圧は高くなり、トラ
ンジスタT4は深く導通し、出力に２進‘1'（約1.2ボル
ト）を発生する。トランジスタT7は分圧器（R1,R2,R3）
の電圧を感知して、トランジスタT2及び出力トランジス
タT3につながる約40Kオームの抵抗RBに約10マイクロア
ンペアのバイアス電流を与える。トランジスタT2のコレ
クタの電圧がグランド・レベルなので、T2は飽和する。When terminal A is low voltage (0.2V), transistor T
Since 1 is off (non-conducting), the voltage at node K goes high, the voltage at the base of transistor T4 goes high, and transistor T4 conducts deeply, producing a binary '1' (about 1.2 volts) at the output. . Transistor T7 is a voltage divider (R1, R2, R3)
Is sensed to provide a bias current of about 10 microamps to a resistor RB of about 40 K ohms connected to the transistor T2 and the output transistor T3. Since the collector voltage of transistor T2 is at ground level, T2 saturates.
入力端子Ａの電圧が上昇すると、トランジスタT1はす
ばやくターン・オンし、そのコレクタ・エミッタ回路か
ら抵抗R3及びトランジスタT2のコレクタへと電流が流れ
る。そこでトランジスタT2のベースの電圧がすばやく上
昇し、このとき、次の式が成立する。When the voltage at the input terminal A rises, the transistor T1 turns on quickly, and current flows from its collector-emitter circuit to the resistor R3 and the collector of the transistor T2. Then, the voltage at the base of the transistor T2 rises quickly, and at this time, the following equation holds.
VBT2＝VBET2＋IT2×R4 発生した電流スパイクIT2はT2のエミッタの電位を上
昇させ、これにより、VBT2がすばやく上昇し、前記電流
スパイクに応答してノードＭの電圧が上昇する。ノード
Ｍの電圧はトランジスタT3のベースの電位を上昇させ、
トランジスタT3を高導通状態にする。V BT2 = V BET2 + I T2 × R4 The generated current spike I T2 raises the potential of the emitter of T2, which causes V BT2 to rise quickly and the voltage of the node M to rise in response to the current spike. The voltage of the node M raises the potential of the base of the transistor T3,
The transistor T3 is brought into a high conductive state.
トランジスタT5は、トランジスタT1のコレクタの電圧
が低くなり過ぎて飽和に至らないようにするために用い
られる。一旦、出力が低い値（約0.25V）に落ち、トラ
ンジスタT1が活動領域に入ると、ノードＣからノードＪ
への抵抗R1及びノードＪからグランドへの抵抗R2とR3か
ら成る分圧器を横切る電圧降下に応答してトランジスタ
T7のエミッタ電流が十分に低くなって、電力が低く保た
れる。トランジスタT1のゲインは、トランジスタT4のダ
ウン・レベルにおいてトランジスタT4が低く導通する
（約40マイクロアンペアの電流を流す）ように調整され
ており、これによりプル・アップ時のスピード・アップ
が図られる。ノードＦがダウン・レベルのときの回路の
消費電力は、次式で示されるように、グランドへ流れる
電流IGNDに依存する。The transistor T5 is used to prevent the collector voltage of the transistor T1 from becoming too low and reaching saturation. Once the output drops to a low value (approximately 0.25V) and transistor T1 enters the active region, node C to node J
A transistor in response to a voltage drop across the voltage divider consisting of resistor R1 to node R and resistors R2 and R3 from node J to ground.
T7 emitter current is low enough to keep power low. The gain of transistor T1 is adjusted so that at the down level of transistor T4, transistor T4 conducts low (passes about 40 microamps of current), which speeds up pull-up. The power consumption of the circuit when the node F is at the down level depends on the current I GND flowing to the ground as shown by the following equation.
IGND（ダウン）＝IR3＋IR4＋IEE(T3) ここで、IR4はDC電流であり、IEE(T3)はT3のエミッタ
電流である。口述するように、IEE(T3)は極めて短い時
間だけハイであり、そのため、この回路の消費電力は低
減されるのである。I GND (down) = I R3 + I R4 + I EE (T3) where I R4 is the DC current and I EE (T3) is the emitter current of T3. As dictated, I EE (T3) is high for a very short time, which reduces the power consumption of this circuit.
抵抗R2の値は出力ダウン・レベルを保証するように選
択される。即ち、次式が成立する。The value of resistor R2 is chosen to guarantee an output down level. That is, the following equation is established.
ゲイン＝（R1＋R2）/R3 これにより、電流Ｉは極めて低い値（約30マイクロア
ンペア）になる。電流IEE(T3)はトランジスタT3のエミ
ッタの面積に依存し、これも低い値に維持される。この
回路の設計上重要な考慮点はT2のエミッタ面積を可能な
限り大きくすることであり、そうすることにより、DC状
態でT3に最小の電流しか流れない。。電流IR4（DC電
流）は電流スパイクを発生させる。この電流スパイクが
発生すると、電圧降下（Ｉ×R4）によってトランジスタ
T3中に電流スパイクが発生する。このため、IEE(T3)は
極めて短時間だけハイになる。Gain = (R1 + R2) / R3 This results in a very low current I (about 30 microamps). The current I EE (T3) depends on the area of the emitter of the transistor T3, which is also kept low. An important design consideration for this circuit is to make the emitter area of T2 as large as possible, so that in DC conditions only minimal current flows through T3. . The current I R4 (DC current) causes a current spike. When this current spike occurs, the voltage drop (I × R4) causes the transistor
A current spike occurs during T3. This causes I EE (T3) to go high for a very short time.
アップレベルの動作は、入力端子Ａの電圧を減少させ
てトランジスタT1をターン・オフさせ、トランジスタT4
のベースの電圧を上昇させることにより達成される。端
子Ｆの出力は＋1.2Vのアップ・レベルになる。零レベル
は非制御状態なので、出力端子Ｆでのプッシュプル信号
のコレクタ・ドット結合が達成される。出力トランジス
タT3のダウン・レベル電流は最大でも約0.5マイクロア
ンペアに制限される。というのは、トランジスタT2とT3
のミラー効果があり、且つ、トランジスタT2とT3で利用
可能なベース電流IRBが低減されるからである。The up-level operation reduces the voltage of the input terminal A, turns off the transistor T1, and turns on the transistor T4.
This is accomplished by raising the voltage at the base of the. The output of the terminal F becomes an up level of + 1.2V. Since the zero level is uncontrolled, collector dot coupling of the push-pull signal at output terminal F is achieved. The down level current of output transistor T3 is limited to a maximum of about 0.5 microamps. Because transistors T2 and T3
This is because there is a Miller effect and the base current I RB available in the transistors T2 and T3 is reduced.
図示したゲート回路は、上述のような電流ソース構成
（T7、T2、及びT3）を採用してトランジスタT3及びT4の
相補型出力を確立させることにより、BICMOSを含む最新
のトランジスタ技術の操作に拡張することもできる。The illustrated gate circuit extends the operation of modern transistor technologies, including BICMOS, by employing the current source configurations (T7, T2, and T3) described above to establish the complementary outputs of transistors T3 and T4. You can also do it.
第１図の全てのトランジスタはNPNトランジスタであ
る。抵抗R1は約1.75Kオーム、抵抗R2は約1.25Kオーム、
抵抗R3は約2Kオーム、抵抗R4は約0.5Kオーム、抵抗RBは
約40Kオームである。電圧VCCは約5.0ボルトであるが、
1.9から5.0ボルトの範囲を取り得る。All transistors in FIG. 1 are NPN transistors. Resistor R1 is about 1.75K ohms, resistor R2 is about 1.25K ohms,
Resistor R3 is about 2K ohms, resistor R4 is about 0.5K ohms, and resistor RB is about 40K ohms. The voltage VCC is about 5.0 volts,
It can range from 1.9 to 5.0 volts.
上述の説明から明らかなように、本発明の回路におい
て、トランジスタT2は入力セクションにおいてスイッチ
ング・トランジスタT1のエミッタに直列に接続され、そ
のベースが出力トランジスタT3のベースに直結されてい
るので、入力セクションの信号を出力セクションに直接
に伝達する働きをし、これにより従来使用されていた高
電力消費のダイオード接続トランジスタの使用が回避さ
れる。トランジスタT3は、トランジスタT4とともにプッ
シュプル出力回路を構成する。ここでトランジスタT4は
プルアップ・トランジスタである。更にトランジスタT2
とトランジスタT3はミラー回路を構成し、そのミラー効
果により出力トランジスタT3のダウン・レベル電流は約
0.5マイクロアンペア以下に制限される。トランジスタT
5は前述の如くトランジスタT1のコレクタ電圧が低くな
りすぎて飽和に至らないようにするために用いられる。
トランジスタT7は抵抗R1,R2,R3で構成される分圧器の電
圧を感知して、トランジスタT2および出力トランジスタ
T3につながる約40Kオームの抵抗RBに約10マイクロアン
ペアのバイアス電流を与える。このように、本発明の回
路で使用されるこれらのトランジスタは、スイッチング
・トランジスタT1およびT6以外のトランジスタを常に導
通状態の保つようにバイアスする働きをする。As is apparent from the above description, in the circuit of the invention, the transistor T2 is connected in series with the emitter of the switching transistor T1 in the input section, and its base is directly connected to the base of the output transistor T3. To directly transfer the signal to the output section, thereby avoiding the use of previously used high power consuming diode connected transistors. The transistor T3 constitutes a push-pull output circuit together with the transistor T4. Here, the transistor T4 is a pull-up transistor. Further transistor T2
And transistor T3 form a mirror circuit, and the down-level current of output transistor T3 is approximately due to the mirror effect.
Limited to 0.5 microamps or less. Transistor T
As described above, 5 is used to prevent the collector voltage of the transistor T1 from becoming too low and reaching saturation.
Transistor T7 senses the voltage of the voltage divider composed of resistors R1, R2, and R3, and
A bias current of about 10 microamps is applied to a resistor RB of about 40K ohms connected to T3. Thus, these transistors used in the circuit of the invention serve to bias transistors other than the switching transistors T1 and T6 to always remain conductive.
回路の動作 端子Ａは２進信号の１であるとする。端子Ａの値は約
1.2ボルトであり、トランジスタT1はオンする。分圧器
の電圧（R1＋R2）/R3はT3が高導通状態の間T4を高導通
状態に維持する。R1＋R2＝3Kオーム、R3＝2Kオームであ
る。通常ならT3に大きな電流が流れる筈であるが、上述
のように、T1のオンによりノードＫが約１乃至1.2ボル
トに保たれ、トランジスタT7及び抵抗RBよりなる低電流
回路を流れる電流が低いので、T3は低電流に保たれる。
ノードＰの電圧は約0.4ボルトである。ターン・オンし
たトランジスタT1のコレクタ・エミッタ間の電圧降下は
約0.15ボルトである。The operation terminal A of the circuit is assumed to be 1 of a binary signal. The value of terminal A is approx.
At 1.2 volts, transistor T1 turns on. The voltage divider voltage (R1 + R2) / R3 keeps T4 in the high conducting state while T3 is in the high conducting state. R1 + R2 = 3K ohms, R3 = 2K ohms. Normally, a large current should flow in T3, but as described above, the node K is kept at about 1 to 1.2 volts by turning on T1 and the current flowing through the low current circuit including the transistor T7 and the resistor RB is low. , T3 is kept at a low current.
The voltage at node P is approximately 0.4 volts. The collector-emitter voltage drop of the turned-on transistor T1 is approximately 0.15 volts.
次に、T1がオンのときに端子Ａが２進信号の０に降下
すると、T1はすばやくターン・オフしてノードＫが約1.
9ボルトに上昇し、T4が更に深くターン・オンし、端子
Ｆが1.2ボルトになる。ノードＫは1.9ボルトに上昇して
いるので、ノードＪは上昇してT7中の電流を上昇させ、
この電流が抵抗RB及びノードＭを流れる。ノードＭに流
れ込んだ電流はそこで分岐し、T2とT3のベースに流れ
る。抵抗RBはノードＭに流入する電流を制御するに十分
の大きさを有している。こうして、T2が飽和しT3が低電
流を流す状態でT2及びT3が導通状態に保たれ、抵抗RBを
流れる制限された電流がT2とT8とに分岐されるので、回
路動作は安定状態になる。Then, when terminal A drops to a binary signal 0 when T1 is on, T1 quickly turns off and node K is about 1.
Raised to 9 volts, T4 turned deeper and terminal F was 1.2 volts. Since node K has risen to 1.9 volts, node J has risen, increasing the current in T7,
This current flows through the resistor RB and the node M. The current flowing into the node M branches there and flows into the bases of T2 and T3. The resistor RB is large enough to control the current flowing into the node M. Thus, T2 and T3 are kept conductive with T2 saturated and T3 flowing a low current, and the limited current flowing through the resistor RB is branched to T2 and T8, so that the circuit operation becomes stable. .
次に、ノードＡが再び上昇すると、T1はすばやくター
ン・オンする。従って、R3を流れる電流のショット（短
時間の流れ）が生じ、ノードＰが上昇する。また、R4を
流れる電流が増大し、T2のエミッタとベースの電位が上
昇し、ノードＭが上昇してT3をすばやくターン・オンさ
せ、出力端子Ｆを約1.2ボルトから約0.1ボルトへとすば
やくプルダウンする。R3を有する分圧器中のR1及びR2
は、T2中の電流をダウンにしておく電位を供給し、T2の
エミッタ電位を上昇させることにより、R4を横切る電圧
降下をダウンさせる。Then, when node A rises again, T1 quickly turns on. Therefore, a shot of the current flowing through R3 (short-time flow) occurs, and the node P rises. Also, the current flowing through R4 increases, the potential of the emitter and base of T2 rises, the node M rises and T3 turns on quickly, and the output terminal F is quickly pulled down from about 1.2V to about 0.1V. To do. R1 and R2 in a voltage divider with R3
Supplies a potential that keeps the current in T2 down, raising the emitter potential of T2, thereby reducing the voltage drop across R4.
第２図には他の実施例が示されている。スイッチSW1
が付加されており、所望の場合にT6がゲート回路中に含
まれる。 FIG. 2 shows another embodiment. Switch SW1
Has been added, and T6 is included in the gate circuit if desired.
第２図において、抵抗RBがノードＭではなく、ノード
Ｎに接続されている。ノードＮはNPNトランジスタT8に
よりノードＭに接続され、T8のベースはノードＮに接続
され、T8のコレクタはノードＭに接続されている。T8の
ベースとコレクタとの間にはショットキ・ダイオードSD
が介挿され、ノードＮからノードＭへとその順方向が向
くようになっている。T8のエミッタはノードＨに接続さ
れている。第２図の実施例では、ノードＨ即ち端子Ｆの
電圧がダウンのとき、0.2ボルトではなく0.7ボルトであ
るように、第１図の実施例の場合よりも高い電位になっ
ている以外は、第１図の実施例と同様である。In FIG. 2, the resistor RB is connected not to the node M but to the node N. The node N is connected to the node M by an NPN transistor T8, the base of T8 is connected to the node N, and the collector of T8 is connected to the node M. Schottky diode SD between the base and collector of T8
Are inserted so that the forward direction is directed from the node N to the node M. The emitter of T8 is connected to node H. In the embodiment of FIG. 2, when the voltage of the node H, that is, the terminal F is down, it is 0.7 volt instead of 0.2 volt, except that the potential is higher than that of the embodiment of FIG. This is similar to the embodiment shown in FIG.
F.発明の効果 上述のように本発明によれば、従来のようにベース・
エミッタ間を短絡したダイオード接続のトランジスタを
使用せず、信号は入力セクションから出力セクションに
直接伝達されるようにしたので、消費電力が低く保たれ
る。また、１対のスイッチング・トランジスタを除いて
すべてのトランジスタは常にオン状態に保ったまま高導
通状態と低導通状態の間で切換えるようにしたので、動
作速度の速い論理システムを提供できる。F. Effects of the Invention As described above, according to the present invention, the base
Since the signal is directly transmitted from the input section to the output section without using a diode-connected transistor having a short-circuited emitter, the power consumption is kept low. Further, all the transistors except the pair of switching transistors are switched between the high conduction state and the low conduction state while always kept in the ON state, so that a logic system having a high operation speed can be provided.
第１図及び第２図は本発明の論理システムの異なる実施
例を示す回路図である。1 and 2 are circuit diagrams showing different embodiments of the logic system of the present invention.
Claims (2)
を有する第１、第２、第３、第４、第５、第６及び第７
トランジスタ（T1,T2,T3,T4,T5,T6、T7）と、 第１、第２、第３、第４及び第５抵抗（R1,R2,R3,R4,R
B）と、 入力用の第１及び第２端子（A,B）、電源用の第３及び
第４端子（C,G）、出力端子（Ｆ）並びに接地端子と、 第１、第２、第３、第４及び第５ノード（H,J,K,M,P）
と、 よりなり、 前記第３及び第４端子（C,G）がそれぞれバイアス電源
に接続され、 前記第１抵抗（R1）が前記第３端子（Ｃ）と前記第２ノ
ード（Ｊ）の間に接続され、 前記第２ノード（Ｊ）は前記第２抵抗（R2）の一端に接
続され、 前記第２抵抗（R2）の他端は前記第３ノード（Ｋ）を介
して前記第１トランジスタ（T1）のコレクタに接続さ
れ、 前記第１トランジスタ（T1）のベースは前記第１端子
（Ａ）に接続され、 前記第１トランジスタ（T1）のエミッタは前記第５ノー
ド（Ｐ）を介して前記第６トランジスタ（T6）のエミッ
タ及び一端が接地されている前記第３抵抗（R3）の他端
に接続され、 前記第４端子（Ｇ）は前記第４、第５及び第７トランジ
スタ（T4,T5,T7）のコレクタに接続され、 前記第５トランジスタ（T5）のエミッタは前記第３ノー
ド（Ｋ）を介して前記第１及び第６トランジスタ（T1,T
6）のコレクタ及び前記第４トランジスタ（T4）のベー
スに接続され、 前記第６トランジスタ（T6）のベースは前記第２端子
（Ｂ）に接続され、 前記第５及び第７トランジスタ（T5,T7）のベースは前
記第１及び第２端子（A,B）により設定される電圧に応
答して前記第１及び第６トランジスタ（T1,T6）により
設定される電圧を受け取るように前記第１及び第２抵抗
（R1,R2）の間の前記第２ノード（Ｊ）に接続され、 前記第２トランジスタ（T2）のコレクタは前記第５ノー
ド（Ｐ）に接続され、 前記第２トランジスタ（T2）のベースは前記第４ノード
（Ｍ）に接続され、 前記第２トランジスタ（T2）のエミッタは一端が接地さ
れた前記第４抵抗（R4）の他端に接続され、 前記第７トランジスタ（T7）のエミッタは前記第５抵抗
（RB）を介して前記第４ノード（Ｍ）に接続され、 前記第４ノード（Ｍ）は前記第３トランジスタ（T3）の
ベースに接続され、 前記第４ノード（Ｍ）はショットキ・ダイオード（SD）
を介して前記第１ノード（Ｈ）に接続され、 前記第１ノード（Ｈ）は前記出力ノード（Ｆ）に接続さ
れ、 前記第４トランジスタ（T4）のエミッタは前記第１ノー
ド（Ｈ）に接続され、 前記第３トランジスタ（T3）のコレクタは前記第１ノー
ド（Ｈ）に接続され、エミッタは接地され、 前記第３及び第４トランジスタ（T3,T4）はプッシュプ
ル構成に接続されて前記出力端子（Ｆ）に出力を発生
し、 前記第２トランジスタ（T2），前記第３トランジスタ
（T3）、前記第４トランジスタ（T4），前記第５トラン
ジスタ（T5）および前記第７トランジスタ（T7）は前記
第１および第２入力端子（A,B）の入力に応じて常にオ
ン状態のまま高導通状態と低導通状態の間で切り換るよ
うにバイアスされている、 ことを特徴とする高速、低消費電力の電流制御型論理シ
ステム。1. A first, second, third, fourth, fifth, sixth and seventh each having a base, a collector and an emitter.
Transistors (T1, T2, T3, T4, T5, T6, T7) and first, second, third, fourth and fifth resistors (R1, R2, R3, R4, R)
B), first and second terminals (A, B) for input, third and fourth terminals (C, G) for power supply, output terminal (F) and ground terminal, first, second, 3rd, 4th and 5th nodes (H, J, K, M, P)
And the third and fourth terminals (C, G) are respectively connected to a bias power supply, and the first resistor (R1) is provided between the third terminal (C) and the second node (J). The second node (J) is connected to one end of the second resistor (R2), and the other end of the second resistor (R2) is connected to the first transistor via the third node (K). Is connected to the collector of (T1), the base of the first transistor (T1) is connected to the first terminal (A), and the emitter of the first transistor (T1) is connected to the fifth node (P). The sixth transistor (T6) is connected to the emitter and the other end of the third resistor (R3) whose one end is grounded, and the fourth terminal (G) is connected to the fourth, fifth and seventh transistors (T4). , T5, T7), and the emitter of the fifth transistor (T5) is Via said third node (K) the first and sixth transistors (T1, T
6) the collector and the base of the fourth transistor (T4) are connected, the base of the sixth transistor (T6) is connected to the second terminal (B), the fifth and seventh transistors (T5, T7) ) Has a base for receiving the voltages set by the first and sixth transistors (T1, T6) in response to the voltages set by the first and second terminals (A, B). The second transistor (T2) is connected to the second node (J) between the second resistors (R1, R2), the collector of the second transistor (T2) is connected to the fifth node (P), and the second transistor (T2) is connected. Has a base connected to the fourth node (M), an emitter of the second transistor (T2) connected to the other end of the fourth resistor (R4) whose one end is grounded, and a seventh transistor (T7) The emitter of is connected to the fourth resistor via the fifth resistor (RB). Is connected to the over-de (M), said fourth node (M) is connected to the base of the third transistor (T3), said fourth node (M) is a Schottky diode (SD)
To the first node (H), the first node (H) is connected to the output node (F), and the emitter of the fourth transistor (T4) is connected to the first node (H). Connected, the collector of the third transistor (T3) is connected to the first node (H), the emitter is grounded, and the third and fourth transistors (T3, T4) are connected in a push-pull configuration. An output is generated at the output terminal (F), and the second transistor (T2), the third transistor (T3), the fourth transistor (T4), the fifth transistor (T5) and the seventh transistor (T7) Is biased so as to switch between a high conduction state and a low conduction state while always being in an ON state in accordance with inputs of the first and second input terminals (A, B). , Low power consumption current control type Logical system.
を有する第１、第２、第３、第４、第５、第６、第７及
び第８トランジスタ（T1,T2,T3,T4,T5,T6、T7,T8）と、 第１、第２、第３、第４及び第５抵抗（R1,R2,R3,R4,R
B）と、 入力用の第１端子（Ａ）、電源用の第２及び第３端子
（C,G）、出力用の第４端子（Ｆ）並びに接地端子と、 第１、第２、第３、第４、第５及び第６ノード（H,J,K,
M,P,N）と、 ショットキ・ダイオード（SD1）と、 よりなり、 前記第２及び第３端子（C,G）がそれぞれバイアス電源
に接続され、 前記第１抵抗（R1）が前記第２端子（Ｃ）と前記第２ノ
ード（Ｊ）の間に接続され、 前記第２ノード（Ｊ）は前記第２抵抗（R2）の一端に接
続され、 前記第２抵抗（R2）の他端は前記第３ノード（Ｋ）を介
して前記第１トランジスタ（T1）のコレクタに接続さ
れ、 前記第１トランジスタ（T1）のベースは前記第１端子
（Ａ）に接続され、 前記第１トランジスタ（T1）のエミッタは前記第５ノー
ド（Ｐ）を介して一端が接地されている前記第３抵抗
（R3）の他端に接続され、 前記第３端子（Ｇ）は前記第４、第５及び第６トランジ
スタ（T4,T5,T7）のコレクタに接続され、 前記第５及び第６トランジスタ（T5,T7）のベースは前
記第１入力端子（Ａ）により設定される電圧に応答して
前記第１トランジスタ（T1）により設定される電圧を受
け取るように前記第１及び第２抵抗（R1,R2）の間の前
記第２ノード（Ｊ）に接続され、 前記第５トランジスタ（T5）のエミッタは前記第３ノー
ド（Ｋ）を介して前記第１トランジスタ（T1）のコレク
タ及び前記第４トランジスタ（T4）のベースに接続さ
れ、 前記第７トランジスタ（T8）のコレクタは前記第４ノー
ド（Ｍ）に接続され、 前記第７トランジスタ（T8）のベースは前記第６ノード
（Ｎ）に接続され、 前記第７トランジスタ（T8）のエミッタは前記第１ノー
ド（Ｈ）に接続され、 前記第２トランジスタ（T2）のコレクタは前記第５ノー
ド（Ｐ）に接続され、 前記第２トランジスタ（T2）のベースは前記第４ノード
（Ｍ）に接続され、 前記第２トランジスタ（T2）のエミッタは一端が接地さ
れた前記第４抵抗（R4）の他端に接続され、 前記第６トランジスタ（T7）のエミッタは前記第５抵抗
（RB）を介して前記第６ノード（Ｎ）に接続され、 前記第６ノード（Ｎ）は前記ショットキ・ダイオード
（SD1）のアノードに接続され、 前記ショットキ・ダイオード（SD1）のカソードは前記
第４ノード（Ｍ）に接続され、 前記第４トランジスタ（T4）のエミッタは前記第１ノー
ド（Ｈ）に接続され、 前記第３トランジスタ（T3）のコレクタは前記第１ノー
ド（Ｈ）に接続され、ベースは前記第４ノード（Ｍ）に
接続され、エミッタは接地され、、 前記第３及び第４トランジスタ（T3,T4）はプッシュプ
ル構成に接続されて前記出力端子（Ｆ）に出力を発生
し、 前記第２トランジスタ（T2），前記第３トランジスタ
（T3）、前記第４トランジスタ（T4），前記第５トラン
ジスタ（T5）および前記第７トランジスタ（T7）は前記
第１および第２入力端子（A,B）の入旅に応じて常にオ
ン状態のまま高導通状態と低導通状態の間で切り換るよ
うにバイアスされている、 ことを特徴とする高速、低消費電力の電流制御型論理シ
ステム。2. First, second, third, fourth, fifth, sixth, seventh and eighth transistors (T1, T2, T3, T4, T5, T6) each having a base, a collector and an emitter. , T7, T8) and the first, second, third, fourth and fifth resistors (R1, R2, R3, R4, R
B), the first terminal (A) for input, the second and third terminals (C, G) for power supply, the fourth terminal (F) for output, and the ground terminal, and the first, second, and 3, 4th, 5th and 6th nodes (H, J, K,
M, P, N) and a Schottky diode (SD1), the second and third terminals (C, G) are respectively connected to a bias power supply, and the first resistor (R1) is the second It is connected between a terminal (C) and the second node (J), the second node (J) is connected to one end of the second resistor (R2), and the other end of the second resistor (R2) is connected. The collector of the first transistor (T1) is connected through the third node (K), the base of the first transistor (T1) is connected to the first terminal (A), and the first transistor (T1) ) Is connected to the other end of the third resistor (R3) whose one end is grounded through the fifth node (P), and the third terminal (G) is connected to the fourth, fifth and It is connected to the collectors of six transistors (T4, T5, T7), and the bases of the fifth and sixth transistors (T5, T7) The first resistor between the first and second resistors (R1, R2) to receive the voltage set by the first transistor (T1) in response to the voltage set by the first input terminal (A). 2nd node (J), the emitter of the 5th transistor (T5) is connected to the collector of the 1st transistor (T1) and the base of the 4th transistor (T4) through the 3rd node (K). The collector of the seventh transistor (T8) is connected to the fourth node (M), the base of the seventh transistor (T8) is connected to the sixth node (N), and the seventh transistor (T8) ) Emitter is connected to the first node (H), the collector of the second transistor (T2) is connected to the fifth node (P), and the base of the second transistor (T2) is the fourth node. To (M) The emitter of the second transistor (T2) is connected to the other end of the fourth resistor (R4) whose one end is grounded, and the emitter of the sixth transistor (T7) is connected to the fifth resistor (RB). Via the sixth node (N), the sixth node (N) is connected to the anode of the Schottky diode (SD1), and the cathode of the Schottky diode (SD1) is connected to the fourth node (M). ), The emitter of the fourth transistor (T4) is connected to the first node (H), the collector of the third transistor (T3) is connected to the first node (H), and the base is The fourth node (M) is connected, the emitter is grounded, the third and fourth transistors (T3, T4) are connected in a push-pull configuration to generate an output at the output terminal (F), 2 transitions (T2), the third transistor (T3), the fourth transistor (T4), the fifth transistor (T5) and the seventh transistor (T7) are the first and second input terminals (A, B). A current-controlled logic system with high speed and low power consumption, characterized in that it is biased so as to switch between a high conduction state and a low conduction state while always being in the ON state in accordance with the trip.
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