JPH0479165B2 - - Google Patents
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- JPH0479165B2 JPH0479165B2 JP62120815A JP12081587A JPH0479165B2 JP H0479165 B2 JPH0479165 B2 JP H0479165B2 JP 62120815 A JP62120815 A JP 62120815A JP 12081587 A JP12081587 A JP 12081587A JP H0479165 B2 JPH0479165 B2 JP H0479165B2
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- 230000003321 amplification Effects 0.000 claims description 8
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、電流ミラー回路の改良に関するもの
で、特に入力電流と出力電流との整合率が良く、
減電圧特性も良好な電流ミラー回路を提供せんと
するものである。
で、特に入力電流と出力電流との整合率が良く、
減電圧特性も良好な電流ミラー回路を提供せんと
するものである。
(ロ) 従来の技術
IC（集積回路）内には、電流ミラー回路が多用
されている。第２図は、従来の電流ミラー回路の
一例を示すもので、前記電流ミラー回路は、ベー
ス・コレクタが共通接続され、エミツタが電源
に、コレクタが入力電流源１に接続された第１ト
ランジスタ２と、ベースが前記第１トランジスタ
２のベースに共通接続され、エミツタが電源に、
コレクタが負荷３にそれぞれ接続された第２トラ
ンジスタ４とによつて構成されている。この様な
電流ミラー回路は、例えば特開昭59−79614号公
報に記載されている。
されている。第２図は、従来の電流ミラー回路の
一例を示すもので、前記電流ミラー回路は、ベー
ス・コレクタが共通接続され、エミツタが電源
に、コレクタが入力電流源１に接続された第１ト
ランジスタ２と、ベースが前記第１トランジスタ
２のベースに共通接続され、エミツタが電源に、
コレクタが負荷３にそれぞれ接続された第２トラ
ンジスタ４とによつて構成されている。この様な
電流ミラー回路は、例えば特開昭59−79614号公
報に記載されている。
しかして、第２図の電流ミラー回路は、その動
作電圧として、VBE＋VCE（ただし、VBEは第１ト
ランジスタ２のベース・エミツタ間電圧、VCEは
入力電流源１の飽和電圧）の電圧を必要とするだ
けなので、約0.8V程度の電源電圧で動作する。
その為、低電圧電源（例えば1.5V）を使用する
IC内に組込むことが出来る。
作電圧として、VBE＋VCE（ただし、VBEは第１ト
ランジスタ２のベース・エミツタ間電圧、VCEは
入力電流源１の飽和電圧）の電圧を必要とするだ
けなので、約0.8V程度の電源電圧で動作する。
その為、低電圧電源（例えば1.5V）を使用する
IC内に組込むことが出来る。
(ハ) 発明が解決しようとする問題点
しかしながら、第２図の電流ミラー回路は、入
出力電流の整合率が低い為、高い整合率が要求さ
れる場合に使用することが出来ないという問題が
あつた。すなわち、第２図の電流ミラー回路の場
合、入力電流源１に流れる電流をIrとすれば、負
荷３に流れる電流I0は、 I0＝β／β＋２Ir …(1) （ただし、βはトランジスタ２及び４の電流増
幅率） となる。その為、β＝20とすれば、I0≒0.91Irと
なり、約９％の電流誤差が生じる。
出力電流の整合率が低い為、高い整合率が要求さ
れる場合に使用することが出来ないという問題が
あつた。すなわち、第２図の電流ミラー回路の場
合、入力電流源１に流れる電流をIrとすれば、負
荷３に流れる電流I0は、 I0＝β／β＋２Ir …(1) （ただし、βはトランジスタ２及び４の電流増
幅率） となる。その為、β＝20とすれば、I0≒0.91Irと
なり、約９％の電流誤差が生じる。
入出力電流の整合率を向上させる為には、第３
図に示す如く、第１トランジスタ２のベース・コ
レクタ間を短絡するかわりに、第１トランジスタ
２のベースにエミツタが、前記第１トランジスタ
２のコレクタにベースがそれぞれ接続された第３
トランジスタ５を設ければよい。その場合、負荷
３に流れる電流I0は、 I0＝β2＋β／β2＋β＋２Ir ……(2) となり、β＝20とすればI0≒0.995となり、電流
誤差は約0.5％となる。従つて、第３図の如き回
路構成とすれば、第２図の回路に比べ入出力電流
の整合率を大幅に改善することが出来る。
図に示す如く、第１トランジスタ２のベース・コ
レクタ間を短絡するかわりに、第１トランジスタ
２のベースにエミツタが、前記第１トランジスタ
２のコレクタにベースがそれぞれ接続された第３
トランジスタ５を設ければよい。その場合、負荷
３に流れる電流I0は、 I0＝β2＋β／β2＋β＋２Ir ……(2) となり、β＝20とすればI0≒0.995となり、電流
誤差は約0.5％となる。従つて、第３図の如き回
路構成とすれば、第２図の回路に比べ入出力電流
の整合率を大幅に改善することが出来る。
しかしながら、第３図の電流ミラー回路は、第
２図の回路に比べ、減電圧特性がVBEだけ悪化す
る為、低電圧電源を使用するIC内に組込むこと
が出来ないという問題がある。
２図の回路に比べ、減電圧特性がVBEだけ悪化す
る為、低電圧電源を使用するIC内に組込むこと
が出来ないという問題がある。
(ニ) 問題点を解決するための手段
本発明は、上述の点に鑑み成されたもので、エ
ミツタが第１抵抗を介して電源に接続され、コレ
クタが入力電流源に接続された第１トランジスタ
と、該第１トランジスタのベース・コレクタ間に
接続された第２抵抗と、エミツタが第３抵抗を介
して電源に接続され、コレクタが負荷に接続され
た第２トランジスタと、該第２トランジスタのベ
ースと前記第１トランジスタのコレクタとの間に
接続された第４抵抗とから成り、前記第２抵抗の
値を前記第４抵抗の値のｎ倍に設定したことを特
徴とする。
ミツタが第１抵抗を介して電源に接続され、コレ
クタが入力電流源に接続された第１トランジスタ
と、該第１トランジスタのベース・コレクタ間に
接続された第２抵抗と、エミツタが第３抵抗を介
して電源に接続され、コレクタが負荷に接続され
た第２トランジスタと、該第２トランジスタのベ
ースと前記第１トランジスタのコレクタとの間に
接続された第４抵抗とから成り、前記第２抵抗の
値を前記第４抵抗の値のｎ倍に設定したことを特
徴とする。
(ホ) 作用
本発明に依れば、第１乃至第４抵抗を設け、そ
れらの値を適切に設定しているので、入力電流と
出力電流との整合率を大幅に高めることが出来
る。その為、２つのトランジスタで電流ミラー回
路を構成しても、十分な整合率を得ることが出
来、減電圧特性を悪化させることも無い。
れらの値を適切に設定しているので、入力電流と
出力電流との整合率を大幅に高めることが出来
る。その為、２つのトランジスタで電流ミラー回
路を構成しても、十分な整合率を得ることが出
来、減電圧特性を悪化させることも無い。
(ヘ) 実施例
第１図は、本発明の一実施例を示すもので、６
はエミツタが第１抵抗７を介して電源（＋Ｖc.c.）
に接続された第１トランジスタ、８は該第１トラ
ンジスタ６のコレクタに接続された入力電流源、
９は前記第１トランジスタ６のベース・コレクタ
間に接続された第２抵抗、１０はエミツタが第３
抵抗１１を介して電源に接続された第２トランジ
スタ、１２は該第２トランジスタ１０のベースと
前記第１トランジスタ６のコレクタとの間に接続
された第４抵抗、及び１３は前記第２トランジス
タ１０のコレクタに接続された負荷である。
はエミツタが第１抵抗７を介して電源（＋Ｖc.c.）
に接続された第１トランジスタ、８は該第１トラ
ンジスタ６のコレクタに接続された入力電流源、
９は前記第１トランジスタ６のベース・コレクタ
間に接続された第２抵抗、１０はエミツタが第３
抵抗１１を介して電源に接続された第２トランジ
スタ、１２は該第２トランジスタ１０のベースと
前記第１トランジスタ６のコレクタとの間に接続
された第４抵抗、及び１３は前記第２トランジス
タ１０のコレクタに接続された負荷である。
入力電流源８に流れる電流I1は、ミラー関係に
接続された第１及び第２トランジスタ６及び１０
で反転され、第２トランジスタ１０のコレクタか
ら負荷１３に供給される。その時、第１及び第３
抵抗７及び１１の値をR1、第４抵抗１２の値を
R2、第２抵抗９の値をnR2とすれば、 R1（β＋１）iB1＋VBE1＋nR2iB1 ＝R1（β＋１）iB2＋VBE2＋R2iB2 ……(3) I1＝（β＋１）iB1＋iB2 ……(4) I2＝βiB2 ……(5) ［ただし、βは第１及び第２トランジスタ６及
び１０の電流増幅率、iB1及びiB2は第１及び第２
トランジスタ６及び１０のベース電流、VBE1及び
VBE2は第１及び第２トランジスタ６及び１０のベ
ース・エミツタ間電圧、I1は入力電流源８に流れ
る電流、I2は第２トランジスタ１０のコレクタ電
流］ となる。前記第(5)式からiB2は、 iB2＝I2／β ……(6) となり、前記第(4)及び第(6)式からiB1は、 iB1＝１／β＋１（I1−I2／β） ……(7) となるので、VBE1＝VBE2とすれば、前記第(3)、第
(6)及び第(7)式からI1とI2との関係は、 I1＝｛β＋１／β・R1（β＋１）＋R2／R1（β＋１）＋
nR2＋１／β｝I2…(8) となる。ここでR2／R1＝ｍとおけば、前記第(8)
式は、 I1＝I2＋｛１／β＋（１＋ｍ−nm）β＋１＋ｍ／β2＋
（１＋nm）β｝I2 ……(9) となる。前記第(9)式において、第２項が零なら
ば、I1＝I2となり、整合率が100％になる。その
条件を見い出す為に、前記第(9)式の第２項を零と
おけば、 ｎ＝ｍ＋２／ｍ＋２（ｍ＋２）／ｍ（β−１）……(1
0) となり、前記第(10)式を満たす様にｎの値を設定す
れば、整合率の高い電流ミラー回路を得ることが
出来る。例えば第(10)式において、ｍ＝２、β＝50
に設定すれば、ｎ＝2.08となり、第１抵抗７の値
を3KΩとすれば、第４抵抗１２の値は6KΩとな
り、第２抵抗９の値は、約12.5KΩとなる。特に、
前記βの値を使用範囲（例えば20〜100）の最小
値に設定すれば、整合率は非常に安定となる。
接続された第１及び第２トランジスタ６及び１０
で反転され、第２トランジスタ１０のコレクタか
ら負荷１３に供給される。その時、第１及び第３
抵抗７及び１１の値をR1、第４抵抗１２の値を
R2、第２抵抗９の値をnR2とすれば、 R1（β＋１）iB1＋VBE1＋nR2iB1 ＝R1（β＋１）iB2＋VBE2＋R2iB2 ……(3) I1＝（β＋１）iB1＋iB2 ……(4) I2＝βiB2 ……(5) ［ただし、βは第１及び第２トランジスタ６及
び１０の電流増幅率、iB1及びiB2は第１及び第２
トランジスタ６及び１０のベース電流、VBE1及び
VBE2は第１及び第２トランジスタ６及び１０のベ
ース・エミツタ間電圧、I1は入力電流源８に流れ
る電流、I2は第２トランジスタ１０のコレクタ電
流］ となる。前記第(5)式からiB2は、 iB2＝I2／β ……(6) となり、前記第(4)及び第(6)式からiB1は、 iB1＝１／β＋１（I1−I2／β） ……(7) となるので、VBE1＝VBE2とすれば、前記第(3)、第
(6)及び第(7)式からI1とI2との関係は、 I1＝｛β＋１／β・R1（β＋１）＋R2／R1（β＋１）＋
nR2＋１／β｝I2…(8) となる。ここでR2／R1＝ｍとおけば、前記第(8)
式は、 I1＝I2＋｛１／β＋（１＋ｍ−nm）β＋１＋ｍ／β2＋
（１＋nm）β｝I2 ……(9) となる。前記第(9)式において、第２項が零なら
ば、I1＝I2となり、整合率が100％になる。その
条件を見い出す為に、前記第(9)式の第２項を零と
おけば、 ｎ＝ｍ＋２／ｍ＋２（ｍ＋２）／ｍ（β−１）……(1
0) となり、前記第(10)式を満たす様にｎの値を設定す
れば、整合率の高い電流ミラー回路を得ることが
出来る。例えば第(10)式において、ｍ＝２、β＝50
に設定すれば、ｎ＝2.08となり、第１抵抗７の値
を3KΩとすれば、第４抵抗１２の値は6KΩとな
り、第２抵抗９の値は、約12.5KΩとなる。特に、
前記βの値を使用範囲（例えば20〜100）の最小
値に設定すれば、整合率は非常に安定となる。
ところで、ICにおいては、その製造工程に起
因してトランジスタの電流増幅率がバラつく。そ
の為、ｎの値を最適値に設定しても、整合率が必
ずしも適切にはならない。第５図は、ｎをパラメ
ータとしたときの電流増幅率βと整合率との関係
を示す特性図である。第５図の場合、I1＝
100μA、R1＝3KΩ、ｍ＝２として特性を計測し
ている。第５図から明らかな如く、ｎを２から３
の範囲に設定すれば、電流増幅率βを20から100
迄変化させても、整合率を約±４％以内に押さえ
ることが出来る。尚、第５図における点線で示さ
れる特性は、第２図の従来回路における整合率を
示すものであり、電流増幅率が20に低下すると、
整合率が９％低下することを示している。
因してトランジスタの電流増幅率がバラつく。そ
の為、ｎの値を最適値に設定しても、整合率が必
ずしも適切にはならない。第５図は、ｎをパラメ
ータとしたときの電流増幅率βと整合率との関係
を示す特性図である。第５図の場合、I1＝
100μA、R1＝3KΩ、ｍ＝２として特性を計測し
ている。第５図から明らかな如く、ｎを２から３
の範囲に設定すれば、電流増幅率βを20から100
迄変化させても、整合率を約±４％以内に押さえ
ることが出来る。尚、第５図における点線で示さ
れる特性は、第２図の従来回路における整合率を
示すものであり、電流増幅率が20に低下すると、
整合率が９％低下することを示している。
従つて、本発明における第２抵抗９の値nR2
は、基本的に前記第(10)式に基きｎの算出を行な
い、電流増幅率βの変化に応じて前記算出された
ｎの値を適宜変更することにより設定すればよ
い。
は、基本的に前記第(10)式に基きｎの算出を行な
い、電流増幅率βの変化に応じて前記算出された
ｎの値を適宜変更することにより設定すればよ
い。
第４図は、本発明の別の実施例を示すもので、
第３抵抗１１、第４抵抗１２及び第２トランジス
タ１０から成る出力段を複数個設けた点を特徴と
する。第４図の場合、第２トランジスタ１０の数
をｋとすれば、第１図と同様の計算により、 ｎ＝ｍ＋ｋ＋１／ｍ＋２（ｍ＋ｋ＋１）／ｍ（β−ｋ
）……(11) となる。前記第(11)式において、ｋ＝１とすれば、
前記第(10)式と等しくなる。従つて、本発明を用い
れば、複数個の負荷に整合率の良い電流を供給す
ることが出来る。
第３抵抗１１、第４抵抗１２及び第２トランジス
タ１０から成る出力段を複数個設けた点を特徴と
する。第４図の場合、第２トランジスタ１０の数
をｋとすれば、第１図と同様の計算により、 ｎ＝ｍ＋ｋ＋１／ｍ＋２（ｍ＋ｋ＋１）／ｍ（β−ｋ
）……(11) となる。前記第(11)式において、ｋ＝１とすれば、
前記第(10)式と等しくなる。従つて、本発明を用い
れば、複数個の負荷に整合率の良い電流を供給す
ることが出来る。
(ト) 発明の効果
以上述べた如く、本発明に依れば、抵抗の値を
設定するだけで整合率の良い電流ミラー回路を提
供出来る。また、本発明に依れば、２つのトラン
ジスタのみを用いて電流ミラー回路を構成出来る
ので、減電圧特性の良好な電流ミラー回路を提供
出来る。
設定するだけで整合率の良い電流ミラー回路を提
供出来る。また、本発明に依れば、２つのトラン
ジスタのみを用いて電流ミラー回路を構成出来る
ので、減電圧特性の良好な電流ミラー回路を提供
出来る。
第１図は、本発明の一実施例を示す回路図、第
２図及び第３図は従来の電流ミラー回路を示す回
路図、第４図は本発明の別の実施例を示す回路
図、及び第５図は本発明の説明に供する為の特性
図である。 ６…第１トランジスタ、７…第１抵抗、８…入
力電流源、９…第２抵抗、１０…第２トランジス
タ、１１…第３抵抗、１２…第４抵抗。
２図及び第３図は従来の電流ミラー回路を示す回
路図、第４図は本発明の別の実施例を示す回路
図、及び第５図は本発明の説明に供する為の特性
図である。 ６…第１トランジスタ、７…第１抵抗、８…入
力電流源、９…第２抵抗、１０…第２トランジス
タ、１１…第３抵抗、１２…第４抵抗。
Claims (1)
- 【特許請求の範囲】 １ エミツタが第１抵抗を記して電源に接続さ
れ、コレクタが入力電流源に接続された第１トラ
ンジスタと、該第１トランジスタのベース・コレ
クタ間に接続された第２抵抗と、エミツタが第３
抵抗を介して電源に接続され、コレクタが負荷に
接続された第２トランジスタと、該第２トランジ
スタのベースと前記第１トランジスタのコレクタ
との間に接続された第４抵抗とから成り、前記第
２抵抗の値を前記第４抵抗の値のｎ倍に設定する
とともに、前記第４抵抗と第１抵抗との比をｍと
するとき、前記ｎの値を前記ｍに応じて設定した
ことを特徴とする電流ミラー回路。 ２ 前記ｎの値を略 ｍ＋２／ｍ＋２（ｍ＋２）／ｍ（β−１） に設定したことを特徴とする特許請求の範囲第１
項記載の電流ミラー回路。 但し、βはトランジスタの電流増幅率。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120815A JPS63285006A (ja) | 1987-05-18 | 1987-05-18 | 電流ミラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120815A JPS63285006A (ja) | 1987-05-18 | 1987-05-18 | 電流ミラ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63285006A JPS63285006A (ja) | 1988-11-22 |
| JPH0479165B2 true JPH0479165B2 (ja) | 1992-12-15 |
Family
ID=14795658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62120815A Granted JPS63285006A (ja) | 1987-05-18 | 1987-05-18 | 電流ミラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63285006A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1255333B1 (en) * | 2001-04-30 | 2009-11-11 | Avago Technologies Fiber IP (Singapore) Pte. Ltd. | Current generator circuit and method of providing drive current to a laser diode driver |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312348A (en) * | 1976-07-20 | 1978-02-03 | Sanyo Electric Co Ltd | Electrochromic display device |
| JPS5628510A (en) * | 1979-08-17 | 1981-03-20 | Matsushita Electric Ind Co Ltd | Current miller circuit |
| JPS60153612A (ja) * | 1984-01-23 | 1985-08-13 | Rohm Co Ltd | 電流反転回路 |
-
1987
- 1987-05-18 JP JP62120815A patent/JPS63285006A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312348A (en) * | 1976-07-20 | 1978-02-03 | Sanyo Electric Co Ltd | Electrochromic display device |
| JPS5628510A (en) * | 1979-08-17 | 1981-03-20 | Matsushita Electric Ind Co Ltd | Current miller circuit |
| JPS60153612A (ja) * | 1984-01-23 | 1985-08-13 | Rohm Co Ltd | 電流反転回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63285006A (ja) | 1988-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071215 Year of fee payment: 15 |