JPS63285006A - 電流ミラ−回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、１’ＦＣ流ミラ一回路の改良に関するもので
、特に入力電流と出力電流との整合率が良く、減電圧特
性も良好な電流ミラー回路を提供せんとするものである
。

（ロ）従来の技術 ＩＣ（集積回路）内には、電流ミラー回路が多用されて
いる。第２図は、従来の電流ミラー回路の一例を示すも
ので、前記電流ミラー回路は、ベース・コレクタが共通
接続され、エミッタが電源に、コレクタが入力電流源（
１）に接続された第１トランジスタ（２）と、ベースが
前記第１トランジスタ（２）のベースに共通接続され、
エミッタが電源に、コレクタが負荷（３）にそれぞれ接
続された第２トランジスタ（４）とによって構成されて
いる。この様な電流ミラー回路は、例えば特開昭５９−
７９６１４号公報に記載されている。

しかして、第２図の電流ミラー回路は、その動作電圧ト
シテ、Ｖａ＊＋　Ｖｃｉ（タだし、Ｖｌｌは第１トラン
ジスタ（２）のベース・エミッタ間電圧、ＶＣｌは入力
電流源（１）の飽和電圧）の電圧を必要とするだけなの
で、約０．８Ｖ程度のＷ、源電圧で動作する。その為、
低電圧電源（例えば１．５Ｖ）を使用するＩＣ内に組込
むことが出来る。

（ハ）発明が解決しようとする問題点 しかしながら、第２図の電流ミラー回路は、入出力電流
の整合率が低い為、高い整合率が要求される場合に使用
することが出来ないという問題があった。すなわち、第
２図の電流ミラー回路の場合、入力電流源（１）に流れ
る電流をＩｒとすれば、負荷（３）に流れる電流Ｉ０は
、 （ただし、βはトランジスタ（２）及び（４）の電流増
幅率） となる。その為、β−２０とすれば、１゜−：０．９１
１ｒとなり、約９％の電流誤差が生じる。

入出力電流の整合率を向上させる為には、第３図に示す
如く、第１トランジスタ（２）のベース・コレクタ間を
短絡するかわりに、第１トランジスタ（２）のベースに
エミッタが、前記第１トランジスタ（２）のコレクタに
ベースがそバぞれ接続された第３トランジスタ（５）を
設ければよい。その場合、負荷（３）に流れる電流１．
は、 となり、β−２０とすればＩ、　＊　０．９９５となり
、電流誤差は約０．５％となる。従って、第３図の如き
回路構成とすれば、第２図の回路に比べ入出力電流の整
合率を大幅に改善することが出来る。

しかしながら、第３図の電流ミラー回路は、第２図の回
路に比べ、減電圧特性がＶＩＥだけ悪化する為、低電圧
電源を使用するＩＣ内に組込むことが出来ないという問
題がある。

（ニ）問題点を解決するための手段 本発明は、上述の点に鑑み成されたもので、エミッタが
第１抵抗を介して電源に接続きれ、コレクタが入力電流
源に接続された第１トランジスタと、該第１トランジス
タのベースΦフレクタ間に接読された第２抵抗と、エミ
ッタが第３抵抗を介して電源に接続され、コレクタが負
荷に接続された第２トランジスタと、該第２トランジス
タのべ＝スと前記第１トランジスタのコレクタとの間に
接続された第４抵抗とから成り、前記第２抵抗の値を前
記第４抵抗の値のｎ倍に設定したことを特徴とする。

（ホ）作用 本発明に依れば、第１乃至第４抵抗を設け、それらの値
を適切に設定しているので、入力電流と出力電流との整
合率を大幅に高めることが出来る。その為、２つのトラ
ンジスタで電流ミラー回路を構成しても、十分な整合率
を得ることが出来、減電圧特性を悪化させることも無い
。

（へ）実施例 第１図は、本発明の一実施例を示すもので、（６）はエ
ミッタが第１抵抗（７）を介して電源（＋Ｖｃｃ）に接
続された第１トランジスタ、（８）は該第１トランジス
タ（６）のコレクタに接続された入力電流源、（９）は
前記第１トランジスタ（６）のベース・コレクタ間に接
続された第２抵抗、（１０）はエミッタが第３抵抗（１
１）を介して電源に接続きれた第２トランジスタ、（１
２）は該第２トランジスタ（１０）のベースと前記第１
トランジスタ（６）のコレクタとの間に接続された第４
抵抗、及び（１３）は前記第２トランジスタ（１０）の
コレクタに接続された負荷である。

入力電流源（８）に流れる電流工、は、ミラー関係に接
続された第１及び第２トランジスタ（６）及び（１０）
で反転され、第２トランジスタ（１０）のコレクタから
負荷（１３）に供給される。その時、第１及び第３抵抗
（７）及び（１１）の値をＲＩ％第４抵抗（１２）の値
をＲ１、第２抵抗（９）の値をｎＲ１とすれば、Ｒ１（
β＋１）ｔｍｔ”Ｖｉｉ＋”ｎＲｔＬ＋ｕ−Ｒ＋（β”
ｌ）ｔｍｔ”Ｖａｉｘ＋Ｒｎｉｍｔ−’−−−−−”・
（３）Ｘｌ−（β＋１）ｉｍ＋＋Ｌｍｘ　　　　　　・
・・・・・・・・・・・（４）工、！β１□　　　　　
　　　　　　・・・・・・・・・・・・（５）となる。

前記第（５）式から１ａｆｆｉは、となり、前記第（４
）及び第（６）式からＬ＋は、となるので、Ｖ　ＩＩＥ
Ｉ　＝Ｖ　ＩＩＥｍとすれば、前記第（３）、第（６）
及び第（７）式から１．と１．との関係は、となる。こ
こでＲ，／Ｒ，−ｍとおけば、前記第（８）式は、 となる。前記第（９）式において、第２項が零ならば、
Ｌ”Ｌとなり、整合率が１００％になる。その条件を見
い出す為に、前記第（９＞式の第２項を零とおけば、 となり、前記第（１０）式を満たす様にｎの値を設定す
れば、整合率の高い電流ミラー回路を得ることが出来る
。例えば第（１０）式において、ｍ＝２、β−５０に設
定すれば、ｎ−２，０８となり、第１抵抗（７）の値を
３にΩとすれば、第４抵抗（１２）の値は６にΩとなり
、第２抵抗（９）の値は、約１２．５にΩとなる。特に
、前記βの値を使用範囲（例えば２０〜１００）の最小
値に設定すれば、整合率は非常に安定となる。

ところで、ＩＣにおいては、その製造工程に起因してト
ランジスタの電流増幅率がバラつく。その為、ｎの値を
最適値位設定しても、整合率が必ずしも適切にはならな
い。第５図は、ｎをパラメータとしたときの電流増幅率
βと整合率との関係を示す特性図である。第５図の場合
、Ｉ＋−１００μＡ、Ｒ，−３にΩ、ｍ−２として特性
を計測している。第５図から明らかな如く、ｎを２から
３の範囲に設定すれば、電流増幅率βを２０から１００
迄変化させても、整合率を約±４％以内に押さえること
が出来る。尚、第５図における点線で示される特性は、
第２図の従来回路における整合率を示すものであり、電
流増幅率が２０に低下すると、整合率が９％低下するこ
とを示している。

従って、本発明における第２抵抗（９）の値ｎＲ０は、
基本的に前記第（１０）式に基きｎの箕田を行ない、を
流増幅率βの変化に応じて前記箕出されたｎの値を適宜
変更することにより設定すればよい。

第４図は、本発明の別の実施例を示すもので、第３抵抗
（１１）、第４抵抗（１２）及び第２トランジスタ（１
０）から成る出力段を複数個設けた点を特徴とする。第
４図の場合、第２トランジスタ（１０）の数をｋとすれ
ば、第１図と同様の計箕により、となる。前記第（１１
）式において、ｋ−１とすれば、前記第（１０）式と等
しくなる。従って、本発明を用いれば、複数個の負荷に
整合率の良い′ｆｒｔ流を供給することが出来る。

（ト）発明の効果 以上述べた如く、本発明に依れば、抵抗の値を設定する
だけで整合率の良い電流ミラー回路を提供出来る。また
、本発明に依れば、２つのトランジスタのみを用いて電
流ミラー回路を構成出来るので、減電圧特性の良好な電
流ミラー回路を提供出来る。

【図面の簡単な説明】

第１凶は、本発明の一実施例を示す回路図、第２図及び
第３図は従来の電流ミラー回路を示す回路図、第４図は
本発明の別の実施例を示す回路図、及び第５図は本発明
の説明に供する為の特性図である。 （６）・・・第１トランジスタ、　（７）・・・第１抵
抗、（８）・・・入力電流源、　（９）・・・第２抵抗
、　（１０）・・・第２トランジスタ、（１１）・・・
第３抵抗、（１２）・・・第４抵抗。

Claims (2)

【特許請求の範囲】
1. （１）エミッタが第１抵抗を介して電源に接続され、コ
   レクタが入力電流源に接続された第１トランジスタと、
   該第１トランジスタのベース・コレクタ間に接続された
   第２抵抗と、エミッタが第３抵抗を介して電源に接続さ
   れ、コレクタが負荷に接続された第２トランジスタと、
   該第２トランジスタのベースと前記第１トランジスタの
   コレクタとの間に接続された第４抵抗とから成り、前記
   第２抵抗の値を前記第４抵抗の値のｎ倍に設定したこと
   を特徴とする電流ミラー回路。
2. （２）前記第４抵抗と第１抵抗との比をｍとするとき、
   前記ｎの値を略ｍ＋２＋／＋ｍ＋２（ｍ＋２）／ｍ（β
   −１）に設定したことを特徴とする特許請求の範囲第１
   項記載の電流ミラー回路。