JPS61144907A - 半導体回路装置 - Google Patents
半導体回路装置Info
- Publication number
- JPS61144907A JPS61144907A JP59267713A JP26771384A JPS61144907A JP S61144907 A JPS61144907 A JP S61144907A JP 59267713 A JP59267713 A JP 59267713A JP 26771384 A JP26771384 A JP 26771384A JP S61144907 A JPS61144907 A JP S61144907A
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- Japan
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- current
- output
- mirror circuit
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- circuit
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は入力ｉＩ流に比例した電流を出力し、その出
力電流レベルを任意に制限し得る半導体回路装置に関す
る。
力電流レベルを任意に制限し得る半導体回路装置に関す
る。
［発明の技術的背景とその問題点］
従来より、可変電流制限回路では、第３図に示すような
差動回路装置が用いられている。すなわち、この半導体
回路装置は、第１の入力端子１１に供給される入力電流
■ｉｎをトランジスタＱｌ 。
差動回路装置が用いられている。すなわち、この半導体
回路装置は、第１の入力端子１１に供給される入力電流
■ｉｎをトランジスタＱｌ 。
Ｑ２よりなる第１のカレントミラー回路１２に供給し、
トランジスタＱ３ 、 Ｑ４ 、抵抗Ｒ１、Ｒ２及び基
準電圧源Ｅよりなる差動回路１３に電流を流す。
トランジスタＱ３ 、 Ｑ４ 、抵抗Ｒ１、Ｒ２及び基
準電圧源Ｅよりなる差動回路１３に電流を流す。
この差動回路１３の各トランジスタＱ３ 、Ｑ４の電流
はＶＣＣ電源からトランジスタＱ５ 、ＱＢよりなる第
２のカレントミラー回路１４に供給される。この差動回
路１３はトランジスタＱ３のコレクタを出力端とし、第
２の入力端子１５より供給される制御電流Ｉ ｃｏｎｔ
の電流量に応じてトランジスタＱ３のコレクタ電流量を
制限するリミッタ特性を有している。こり差動回路１３
の出力電流はトランジスタＱ７ 、ＱＢよりなる第３の
カレントミラー回路１６を介して負荷１７に供給される
。つまり、この半導体回路装置は入力電流１ｉｎの増減
に応じて出力電流ｌ０Ｕｔを比例的に変化させることが
でき、制御筒Ｒ１ｃａｎｔの増減に応じて出力電流１ｏ
ｕｔのレベルを制限することができるものである。
はＶＣＣ電源からトランジスタＱ５ 、ＱＢよりなる第
２のカレントミラー回路１４に供給される。この差動回
路１３はトランジスタＱ３のコレクタを出力端とし、第
２の入力端子１５より供給される制御電流Ｉ ｃｏｎｔ
の電流量に応じてトランジスタＱ３のコレクタ電流量を
制限するリミッタ特性を有している。こり差動回路１３
の出力電流はトランジスタＱ７ 、ＱＢよりなる第３の
カレントミラー回路１６を介して負荷１７に供給される
。つまり、この半導体回路装置は入力電流１ｉｎの増減
に応じて出力電流ｌ０Ｕｔを比例的に変化させることが
でき、制御筒Ｒ１ｃａｎｔの増減に応じて出力電流１ｏ
ｕｔのレベルを制限することができるものである。
しかしながら、上記のような半導体回路装置では、差動
回路の特性上直線的に出力電流を制限することができな
い。例えば、第３図に示した回路装置では、制御電流Ｉ
Ｃ０ｎｔをｉｏ （−０）、ｉｌ 。
回路の特性上直線的に出力電流を制限することができな
い。例えば、第３図に示した回路装置では、制御電流Ｉ
Ｃ０ｎｔをｉｏ （−０）、ｉｌ 。
１２、＋３．・・・と順に設定するとき、入出力特性は
第４図（ａ）に示すように制限値付近になると差動回路
１３の特性が現われて正確には制限値に定まらない。ま
た、入力電流Ｉｉｎをｉｌｌ、ｉｌ２゜ｉｌ３・・・と
順に設定するとき、１ｌＪｔｌｌ電流Ｉ ｃｏｎｔに対
する出力電２１ｉ１０Ｕｔの出力特性は第４図（ｂ）に
示すようになり、入ｉ′Ｒ＊量１ｉｎに応じて出力電・
流量）Ｏｕｔに誤差を生じ、さらに制御電流１ ｃｏｎ
ｔを０としても出力電流１ ｏｕｔを押えることができ
ない。このようなことから、出力電流を正確に制限する
必要があるとき、安定性に欠けていた。
第４図（ａ）に示すように制限値付近になると差動回路
１３の特性が現われて正確には制限値に定まらない。ま
た、入力電流Ｉｉｎをｉｌｌ、ｉｌ２゜ｉｌ３・・・と
順に設定するとき、１ｌＪｔｌｌ電流Ｉ ｃｏｎｔに対
する出力電２１ｉ１０Ｕｔの出力特性は第４図（ｂ）に
示すようになり、入ｉ′Ｒ＊量１ｉｎに応じて出力電・
流量）Ｏｕｔに誤差を生じ、さらに制御電流１ ｃｏｎ
ｔを０としても出力電流１ ｏｕｔを押えることができ
ない。このようなことから、出力電流を正確に制限する
必要があるとき、安定性に欠けていた。
［発明の目的］
この発明は上記のような問題を改善するためになされた
もので、入力電流に対する出力電流を正確に直線的に制
御することのできる半導体回路装置を提供することを目
的とする。
もので、入力電流に対する出力電流を正確に直線的に制
御することのできる半導体回路装置を提供することを目
的とする。
［発明の概要］
すなわち、この発明に係る半導体回路装置は、第１の入
力電流が供給される入力用トランジスタに対して面積比
が同等な第１及び第２の出力用トランジスタを接続して
なる第１のカレントミラー回路により第１の入力ｉｌ流
に応じて第１及び第２の出力用トランジスタの出力電流
を変化させ、その出力電流を第２のカレントミラー回路
に供給し該第２のカレントミラー回路の出力電流を第２
の入力電流に応じて制限するようにし、前記第２のカレ
ントミラー回路の出力用トランジスタの出力電流を外部
出力するようにしたことを特徴とするものである。
力電流が供給される入力用トランジスタに対して面積比
が同等な第１及び第２の出力用トランジスタを接続して
なる第１のカレントミラー回路により第１の入力ｉｌ流
に応じて第１及び第２の出力用トランジスタの出力電流
を変化させ、その出力電流を第２のカレントミラー回路
に供給し該第２のカレントミラー回路の出力電流を第２
の入力電流に応じて制限するようにし、前記第２のカレ
ントミラー回路の出力用トランジスタの出力電流を外部
出力するようにしたことを特徴とするものである。
［発明の実施例］
以下、第１図及び第２図を参照してこの発明の一実施例
を詳細に説明する。但し、第１図において第３図と同一
部分には同一符号を付して示し、ここでは異なる部分に
ついてのみ述べる。
を詳細に説明する。但し、第１図において第３図と同一
部分には同一符号を付して示し、ここでは異なる部分に
ついてのみ述べる。
１１図はその構成を示すもので、トランジスタＱ９〜Ｑ
１１で第１のカレントミラー回路１８を構成し、トラン
ジスタＱ１２． Ｃ１３で第２のカレントミラー回路を
構成している。第１のカレントミラー回路１８はそれぞ
れのトランジスタＱ９〜Ｑｌｌの各ベース及び各エミッ
タを共通接続し、トランジスタＱ９のベース・コレクタ
間を共通接続して前記第１の入力端子１１に接続したも
ので、トランジスタＱ９〜Ｑ１１の共通エミッタは接地
されている。
１１で第１のカレントミラー回路１８を構成し、トラン
ジスタＱ１２． Ｃ１３で第２のカレントミラー回路を
構成している。第１のカレントミラー回路１８はそれぞ
れのトランジスタＱ９〜Ｑｌｌの各ベース及び各エミッ
タを共通接続し、トランジスタＱ９のベース・コレクタ
間を共通接続して前記第１の入力端子１１に接続したも
ので、トランジスタＱ９〜Ｑ１１の共通エミッタは接地
されている。
尚、トランジスタＱＩＯ，Ｑｌｌは互いに面積比が等し
く、トランジスタＱ９に対して所定の面積比を有するも
のとする。また、第２のカレントミラー回路１９はミラ
ー比が１に等しくそれぞれのトランジスタＱ１２． Ｃ
１３の各ベース及びエミッタを共通接続し、各コレクタ
をそれぞれ第１のカレントミラー回路１８のトランジス
タ０１０． Ｑｌｌの各コレクタに接続し、トランジス
タＱ１２のベース・コレクタ間を共通接続して第２の入
力端子１５に接続したもので、トランジスタＱ１２．
Ｃ１３の共通エミッタは電源手段に接続される。そして
、第１及び第２のカレントミラー回路１８．１９のトラ
ンジスタＱ１１゜Ｃ１３の共通コレクタは出力端として
前記第３のカレントミラー回路１６の入力端に接続され
ている。
く、トランジスタＱ９に対して所定の面積比を有するも
のとする。また、第２のカレントミラー回路１９はミラ
ー比が１に等しくそれぞれのトランジスタＱ１２． Ｃ
１３の各ベース及びエミッタを共通接続し、各コレクタ
をそれぞれ第１のカレントミラー回路１８のトランジス
タ０１０． Ｑｌｌの各コレクタに接続し、トランジス
タＱ１２のベース・コレクタ間を共通接続して第２の入
力端子１５に接続したもので、トランジスタＱ１２．
Ｃ１３の共通エミッタは電源手段に接続される。そして
、第１及び第２のカレントミラー回路１８．１９のトラ
ンジスタＱ１１゜Ｃ１３の共通コレクタは出力端として
前記第３のカレントミラー回路１６の入力端に接続され
ている。
すなわち、この半導体回路装置は、第１の入力端に前記
入力ｉｌ流１１ｎを与えると、第１のカレントミラー回
路１８によりトランジスタＱ９に流れるコレクタ電流■
９に対してトランジスタＱ１０゜Ｑｌｌに所定の面積比
に応じたくミラー比）コレクタ電流Ｊｉｏ、１１１が流
れる。ここで、ｌ １０− ｉｌ１である。一方、コレ
クタ電１％Ｅ Ｉ １０は第２のカレントミラー回路１
９に供給される。ここで、第２の入力端１５に制御電流
Ｉ Ｃ０ｎｔを与えると、その電流量に応じて第２のカ
レントミラー回路１９の供給電流は１１０−Ｉｃｏｎｔ
となる。つまり、第３のカレントミラー回路１６の入力
電流となる。結果として、１１１− （１１０−１ｃｏ
ｎｔ） −１ｏｕｔとなり、制御電流ｔ ｃｏｎｔに比
例した出力は１１１と差引かれて出力電流１０ｔｌｔを
負荷１７に与えるようになる。
入力ｉｌ流１１ｎを与えると、第１のカレントミラー回
路１８によりトランジスタＱ９に流れるコレクタ電流■
９に対してトランジスタＱ１０゜Ｑｌｌに所定の面積比
に応じたくミラー比）コレクタ電流Ｊｉｏ、１１１が流
れる。ここで、ｌ １０− ｉｌ１である。一方、コレ
クタ電１％Ｅ Ｉ １０は第２のカレントミラー回路１
９に供給される。ここで、第２の入力端１５に制御電流
Ｉ Ｃ０ｎｔを与えると、その電流量に応じて第２のカ
レントミラー回路１９の供給電流は１１０−Ｉｃｏｎｔ
となる。つまり、第３のカレントミラー回路１６の入力
電流となる。結果として、１１１− （１１０−１ｃｏ
ｎｔ） −１ｏｕｔとなり、制御電流ｔ ｃｏｎｔに比
例した出力は１１１と差引かれて出力電流１０ｔｌｔを
負荷１７に与えるようになる。
つまり、第２図（ａ）に示すように、制御ｌＮ流ｌ Ｃ
０ｎｔをｉｏ （−０）、ｉｌ 、ｉ２ 、ｉ３ 、
・−・と順に設定するとき、入出力特性は第４図（ａ
）に示すように設定値で確実に制限される。また、入力
型？ＩＥｌ ｉｎをｉ １１． ｉ １２． ｉ
１３−・・と順に設定するとき、制御！ＩＩＮ流Ｉ Ｃ
０１１ｔに対する出力Ｎ流１０ｕｔの出力特性は第４図
（ｂ）に示すようになる。このことから、上記出力電流
１ｏｕｔは入力Ｎ流１ｉｎ及び制御電流Ｉｃｏｎｔのい
ずれか小さい方の電流に比例して流れることになり、■
ｉｎ＞ ｌ ｃａｎｔのときＩ ｏｕｔ −Ｉ ｃｏｎ
ｔ、 Ｉ ｉｎ＜ Ｉ ｃｏｎｔのとき１ｏｕｔ −
１ｉｎとなることがわかる。
０ｎｔをｉｏ （−０）、ｉｌ 、ｉ２ 、ｉ３ 、
・−・と順に設定するとき、入出力特性は第４図（ａ
）に示すように設定値で確実に制限される。また、入力
型？ＩＥｌ ｉｎをｉ １１． ｉ １２． ｉ
１３−・・と順に設定するとき、制御！ＩＩＮ流Ｉ Ｃ
０１１ｔに対する出力Ｎ流１０ｕｔの出力特性は第４図
（ｂ）に示すようになる。このことから、上記出力電流
１ｏｕｔは入力Ｎ流１ｉｎ及び制御電流Ｉｃｏｎｔのい
ずれか小さい方の電流に比例して流れることになり、■
ｉｎ＞ ｌ ｃａｎｔのときＩ ｏｕｔ −Ｉ ｃｏｎ
ｔ、 Ｉ ｉｎ＜ Ｉ ｃｏｎｔのとき１ｏｕｔ −
１ｉｎとなることがわかる。
すなわち、この半導体回路装置では、入出力特性に曲線
的な伝達特性を有する差動回路を用いず、カレントミラ
ー回路の面積比によって所定倍率の出力電流１０Ｌｌｔ
を得るようにしているので、その入出力特性及びリミッ
タ特性が直線的になっている。
的な伝達特性を有する差動回路を用いず、カレントミラ
ー回路の面積比によって所定倍率の出力電流１０Ｌｌｔ
を得るようにしているので、その入出力特性及びリミッ
タ特性が直線的になっている。
したがって、上記のように構成した半導体回路装置は、
入力電流に対する出力電流を正確に直線的に制御するこ
とができ、安定性を確保することができるものである。
入力電流に対する出力電流を正確に直線的に制御するこ
とができ、安定性を確保することができるものである。
［発明の効果］
以上詳述したようにこの発明によれば、入力電流に対す
る出力電流を正確に直線的に制御することのできる半導
体回路装置を提供することができる。
る出力電流を正確に直線的に制御することのできる半導
体回路装置を提供することができる。
第１図はこの発明に係る半導体回路装置の一実施例を示
す回路構成図、第２図は同実施例の特性を説明するため
の特性図、第３図及び第４図はそれぞれ従来の半導体回
路装置の構成及びその特性を説明するための回路図及び
特性図である。 ｔｉ、 ｉｓ・・・入力端子、１２．１４．１６．１８
．１９・・・カレントミラー回路、１３・・・差動回路
、１７・・・負荷。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 （ａ） （ｂ） 第３図
す回路構成図、第２図は同実施例の特性を説明するため
の特性図、第３図及び第４図はそれぞれ従来の半導体回
路装置の構成及びその特性を説明するための回路図及び
特性図である。 ｔｉ、 ｉｓ・・・入力端子、１２．１４．１６．１８
．１９・・・カレントミラー回路、１３・・・差動回路
、１７・・・負荷。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 （ａ） （ｂ） 第３図
Claims (1)
- 第１の入力電流が供給される入力用トランジスタに対し
て面積比が同等な第１及び第２の出力用トランジスタを
ミラー接続してなる第１のカレントミラー回路と、前記
第１及び第２の出力用トランジスタ間に接続されるミラ
ー比が１に等しい第２のカレントミラー回路と、前記第
２のカレントミラー回路に制御電流を供給する手段とを
具備し、前記第２のカレントミラー回路の出力電流を外
部出力するようにしたことを特徴とする半導体回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267713A JPH0616572B2 (ja) | 1984-12-19 | 1984-12-19 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59267713A JPH0616572B2 (ja) | 1984-12-19 | 1984-12-19 | 半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144907A true JPS61144907A (ja) | 1986-07-02 |
| JPH0616572B2 JPH0616572B2 (ja) | 1994-03-02 |
Family
ID=17448513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59267713A Expired - Lifetime JPH0616572B2 (ja) | 1984-12-19 | 1984-12-19 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616572B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63252007A (ja) * | 1987-04-08 | 1988-10-19 | Yamatake Honeywell Co Ltd | 電流制限回路 |
| JPH03173209A (ja) * | 1989-12-01 | 1991-07-26 | Toshiba Corp | 電流増幅回路 |
| JP2008515017A (ja) * | 2004-09-30 | 2008-05-08 | ケンブリッジ ディスプレイ テクノロジー リミテッド | マルチラインアドレッシング方法、及び装置 |
-
1984
- 1984-12-19 JP JP59267713A patent/JPH0616572B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63252007A (ja) * | 1987-04-08 | 1988-10-19 | Yamatake Honeywell Co Ltd | 電流制限回路 |
| JPH0683003B2 (ja) * | 1987-04-08 | 1994-10-19 | 山武ハネウエル株式会社 | 電流制限回路 |
| JPH03173209A (ja) * | 1989-12-01 | 1991-07-26 | Toshiba Corp | 電流増幅回路 |
| JP2008515017A (ja) * | 2004-09-30 | 2008-05-08 | ケンブリッジ ディスプレイ テクノロジー リミテッド | マルチラインアドレッシング方法、及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0616572B2 (ja) | 1994-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |