JPS6051306A

JPS6051306A - 定電流源回路

Info

Publication number: JPS6051306A
Application number: JP58159264A
Authority: JP
Inventors: Hidehiko Aoki; 英彦青木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-08-31
Filing date: 1983-08-31
Publication date: 1985-03-22
Also published as: JPH0153928B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は定電、流源回路に係り、特に低電圧動作化分
図ったものに関りる。

〔発明の技術的背址とその問題点〕

従来、音響機器を含む１に子機器一般に広く使用される
宇宙、流源回路として第１１シ１に示すように構成され
たものが知られている。

すなわち、′１に源Ｖ。Ｃと基準電位点ＧＮＤ間にＰＮ
Ｐ　１７よびＮＰＮの二Ｗ、１１のカレントミラートラ
ンジスタ０＋　ｔ　Ｑ＊　ｔｒよびＱ８−Ｑ４が接続さ
れてなる最も基本的な定′ｔ４Ｌ流源回路である。

この場合、各トランジスタのペース電流による誤差分や
アーリー効果の影響を無視すると、各トランジスタにはなる定電流が流れるので、所望の部分から定電流出力を
導出するようにしてやればよい。なお、上記ｖＴはトラ
ンジスタＱ１の熱電圧であり、ＲはトランジスタＱ１の
エミッタに挿入された抵抗であり、ＮはトランジスタＱ
ＩとＱ２のエミツタ面積比である。

しかしながら、かかる第１図のものは、実際上、ペース
電流による誤差分やアーリー効果による影響は必ずしも
無視できるものでないと共に、これに加えて電流増幅率
βのばらつきや電流の電源電圧依存性による影響も生じ
てしまうという問題を有していた。

また、定電流出力の導出用としてトランジスタＱ３１Ｑ
４のペース、エミッタと共通のトランジスタを接続した
りすると、さらに誤差分が大きくなってしまうという問
題もあった。

このため、従来、第２図に示すように、第１図において
βのばらつきやアーリー効果による影響がＮＰＮ側より
大きいＰＮＰ側に、カレントミラートランジスタＱｓ＝
Ｑｓを挿入して誤差分を補償する如くなしている。

つまり、第２図のものはトランジスタＱｓ＋Ｑ６のコレ
クタ・エミッタ間電圧ｖｃ０が等しくなると共に、トラ
ンジスタＱＩＩＱ！＋７）ペース電流が等しくなること
によって、特性やばらつきの点で第１図のものより優れ
たものとすることができる。

しかしながら、第２図のものけ電源ｖｃｏと基準電位点
ＧＮＤ間に縦続接続されるトランジスタの段数が多くな
るために、それだけ電圧損失（＝ペース・エミッタ間電
圧ｖＢＩｉ、×２＋■ｏ×１キ０．７　Ｘ２＋０．２＝
１．６Ｖ　）が大きくなり、近時の小形携帯用機器等で
要請される１ｖ以下級の低電圧動作化には不適なもので
あった。

〔発明の目的〕

そこで、この発明は以上のような点に鑑みてなされたも
ので、ペース電流による誤差が生じないようにし且つア
ーリー効果による影響を受けないようにすると共に、１
■以下級の低電圧動作化を図ることができるように改良
した極めて良好な定電流源回路を提供することを目的と
している。

〔発明の概要〕

すなわち、この発明による定電流源回路は、エミッタが
第１電位点に接続された第１のトランジスタと、この第
１のトランジスタのコレクタにペースが接続されると共
にエミッタが前記第１電位点に接続された第２のトラン
ジスタと、各エミッタが第２電位点に接続されたカレン
トミラー構成の第３および第４のトランジスタと、前記
第１のトランジスタのペース−コレクタ間に直列に接続
された抵抗と、前記第３および第４のトランジスタのう
ちダイオード接続側の第３のトランジスタのコレクタに
コレクタが接続されると共にペースが前記第１のトラン
ジスタのペースに接続され且つエミッタが前記第１電位
点に接続された第５のトランジスタと、前記第２および
第４のトランジスタの各コレクタにペースが共通に接続
されると共にコレクタが前記第１のトランジスタのペー
スに接続され且つ５− エミッタが前記第２′ｔＪＬ位点に接続された第６のト
ランジスタとを具備してなることを特徴としている。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例につき詳細に説
明する。

すなわち、第３図に示すようにＮＰＮ　）ランゾスタＱ
ｓ　ｓ　＋　Ｑｌ　ｚは前者のコレクタが後者のペース
に接続されると共に、互いのエミッタが基準電位点ＧＮ
Ｄに接続されている。

ここで、上記トランジスタＱｓｔはペース−コレクタ間
に抵抗Ｒが接続されると共に、ペースがＮＰＮ　ｌ・ラ
ンノスタＱ１ｍのペースに接続されている。このトラン
ジスタＱ１ｇはそのエミッタが基準電位点ＧＮＤに接続
され、且つそのコレクタがＰＮＰ　）ランゾスタＱ１４
のコレクタ・エミッタ通路を介して電源ｖｃｃに接続さ
れている。

また、ダイオード接続となされた上記トランジスタＱ１
４はＰＮＰ　）ランジスタＱｔｓと共にカレントミラー
を構成するもので、互いのペースが６− 共通に接続されている。

ここで、トランジスタＱｌ、けそのエミッタが電１源Ｖ
。Ｃに接続され、且つそのコレクタが上記トランジスタ
Ｑ１２のコレクタに接続されると共［、ＰＮＰ）ランジ
スタＱ１６のペースに接続されている。

そして）上記トランジスタＱ１ｇはそのエミッタが電源
Ｖ、。に接続され、且つそのコレクタが上記トランジス
タＱ＋３のペースと抵抗Ｒとの接続点に接続されている
。

なお、上記トランジスタＱＩＩＩＱＩＩはそれぞれトラ
ンジスタＱｓｓとのエミツタ面積比がＮ：１になされて
いる。

つまり、以上のよう定電流源回路は、トランジスタＱｓ
ｔのペース−コレクタ間に挿入した抵抗Ｒに対してトラ
ンジスタＱ＋ｓを介して電流を流し、線抵抗Ｒの両端に
発生する電圧をそれぞれトランジスタ（ｂｍ＊Ｑｔｓの
ペース・エミッタ間に加えることにより上記電流の変化
分を各トランジスタＱｔｚ＋Ｑｔｓの出力電流の差とし
て検出し、それをカレントミラー構成のトランジスタＱ
＋４１Ｑ＋５を介して上記トランジスタＱＣｓ　を帰還
制御することにより、各トランジスタに流れる電流が常
時どこでも互いに等しい定電流となるように構成したも
のである。

而して、１状上の構成において、トランジスタＱ＋１１
Ｑ１３およびＱ＋４１Ｑ＋５はそれぞれのペース・エミ
ッタ間電圧Ｖ□が等しいので、それらの各ニアｖクタ電
（ｄｉ　ＩＣ（Ｑｌｌ）　ｌ　ＩＣ（ｑ＋５）　ｒ　■
ｃ（ａｕｎ）＋ＩＣ！（Ｑ１５）はＩＣ（Ｑｌｌ）　＝
　ＩＣ（Ｑ１０）およびＩＣ（Ｑ１４）　Ｃ（Ｑ１５）
の関係にある・＝　■ また、各トランジスタＱ＋　１〜Ｑ＋８のベース電流を
無視すると、それらの各コレクタ電流’Ｃ（Ｑｌｌ）〜
■Ｃ（Ｑ１６）は’Ｃ（Ｑ１２）’Ｃ（Ｑ１５）　’Ｉ
Ｃ（Ｑ１３）　Ｃ（Ｑ１４）　ｌ　Ｘｃ（ｑ＋１）　＝
　ＩＣ（Ｑ１６）の関＝　Ｉ係にある。

つまり、結局のところ各トランジスタＱｌ＋〜Ｑ＋６の
各コレクタ電ｉ　ＩＣ（Ｑｌｊ）　Ｃ（Ｑ１６）は互〜
　■ いに相等しく■ｃ（ｑ１＋）　Ｃ（Ｑ１２）　＝　ＩＣ
（（Ｎ５）　＝＝　■ ■ｃ（ｃｏ４）　Ｃ（Ｑ１５）　ｃ（ｑ＋６）の関係に
ある・＝Ｉ　＝Ｉそして、第３図においての関係が成立しているので、これから゛なる定電流出力が得られ、結局いずれのトラン決定さ
れる定電流出力を導出し得るものであることが分る。

しかも、妙≧かる第３図の定電流源回路は、電源ｖｃ、
と基準電位点ＧＮＤ間に縦続接続されるトランジスタの
段数が従来の第２図のものより少なくて済むので、それ
だけ電圧損失（＝ｖＩＩＩｌ×１＋ｖｃｌｌ、×１中０
．７〜０．８Ｖ　）　カ小さくナリ、１■以下級の低電
圧動作化が可能である。

また、一般にアーリー効果の影響を受け易いＰＮＰ側で
あるトランジスタＱｔｎｅＱｔｓＫついてみてみるに、
それらの各ｖｃ１．！が等しくなっているので、この場
合はアーリー効果の影響を受け９− ないものであることが分る。これは、ＮＰＮ側であるト
ランジスタＱＩｍ　ｒ　Ｑｓ　ｓについても同様である
。

次ニ、ペース′鑞随についてみてみると、トランジスタ
（ｂ　ｓ　（１１１１にはトランジスタＱ１４１　Ｑｔ
　１１の２個分のペース電流が流れているのに対し、ト
ランジスタＱｒ＊Ｏ用にはトランジスタＱｔａの１個分
のペース電流しか流れないようみえる。しかし、実際Ｊ
：　、宇電ｆｆｔｔ、出力の導出用として例えばトラン
ジスタＱｌｌまたはＱｔａと並列状に図示しないトラン
ジスタを接続する如くしてトランジスタＱ＋ｓおよびＱ
＋ｉに流れるペース電流の個数を合わせることにより、
ペース電流による誤差分を生じないようにすることが可
能となる。

第４図は第１図のもの（図示破線）と対比による第３図
の定電流源回路（図示実線）のコンピュータ・シミュレ
ーションによる出力特性を示すもので、電源ｖｃｏ電圧
０，７〜１０　Ｖまで殆んど変化のない定電流出力１０
４．５〜１０５．７μＡを得ることができるから、アー
リー効果による影響は殆んど受けていないといってよい
程である。

但し、この出力特性はモデルパラメータとしてＮ：＝４
　、　Ｒ＝３６０Ω、　ＮＰＮ　）ランジスタの電流増
幅率、飽和電流、アーク電圧をそれぞれ１５０．１．９
Ｘ１０　［Ａ］、１５０（’Ｖ’］　とＬ且ツＰＮＰト
ランジスタのそれらを４０　、９．２Ｘ１０　［Ａ）　
。

３４　（Ｖ）に設定した場合である。

なお、第３図において電流変化検出用となる抵抗Ｒに流
れる電流■ｃ（Ｒ）は、ペース電流およびアーリー効果
による影響も考慮に入れると、次のように表わされる。

但しであり、ここで、■ＡＮ、ｖＡＰおよびβ８．β、はそ
れぞれＮＰＮ　、　ＰＮＰ　）ランノスタのアーリー電
圧および電流増幅率である。

そｌ−て、上式中の右辺〔〕内のＮを除く成分がペース
電流およびアーリー効果の影響による誤差項であり、例
えばβ、＝１５０１β、＝４０ＦＶＡＮ＝１５０ｖ、ｖ
ＡＰ＝３４ｖとして、ｖｃｃを１〜１０ｖまで変化させ
たときこの誤差項は１．０２２〜１，０２９となってた
かだか０．７係しか変化しない。

また、ＶＡＮ＝１５０Ｖ　、　ＶＡＰ＝３４Ｖ　１ｖｃ
ｃ−１ｖ、β、＝１５０としてβ、を２０から１００ま
で変化させ念としても、上記誤差項は１．０４１〜１，
００９となって３．３チしか変化しない。この場合、ト
ランジスタＱｓｓｓＱｔｍの各コレクタに流れ込むＰＮ
Ｐ側のトランジスタＱ１４゜ＱｔｓｙＱｓｓのペース電
流を同じ４Ｍにすることによって、３．３％よりも大幅
に小さい変化に抑えることができる。

第５図は第３図の応用例を示すもので、図中トランジス
タＱｓｓｅダイオードＱ１ｅおよび抵抗Ｒ６けスタータ
回路であり、同トランジスタＱ１７．抵抗Ｒ５＋Ｒ７は
スタータ回路によるスタート後にスタータ回路をカット
オフさせるための回路であり、同トランジスタＱ２゜、
Ｑｌｌｅ（ｈｓはそれぞれ定電流出力導出用のトランジ
スタである。

そして、以上における各トランジスタＱ４ｚ＋Ｑ１４ｓ
Ｑ１ｇのエミッタ面積Ｎ、ｅ　ＮＪ　ｅ　Ｎｌ比は適宜
に選定することができ、この場合の定電流出力Ｉはとなる。但し、第５図のようにＰＮＰ側の各トランジス
タＱ１４〜Ｑｔ　ｔ　＋Ｑｓｏ　ｌＱ２１のエミッタに
抵抗ＲＳ〜Ｒ６、Ｒ＠　、Ｒ，を挿入した場合には、そ
れも考慮に入れてやる必要がある。

なお、この発明は上記し且つ図示した実施例のみに限定
されることなく、この発明の要旨を逸脱しない範囲で種
々の変形や適用が可能であ１３− ることは言う迄もない。

〔発明の効果〕

従って、以上詳述したようにこの発明によれは、ペース
ＴＬ流による誤差が生じないようにし且つアーリー効果
による影響を受けないようにすると共に、１■以下級の
低電圧動作化を図ることができるように改良した極めて
良好な定電流源回ｗｒ″ｆｆＭ供することが可能となる
。

【図面の簡単な説明】

第１図、第２図は従来の定電流源回路を示す構成説明図
、第３図はこの発明による定電流源回路の一実施例を示
す構成説明図、第４図は第３図の出力特性を示す曲線図
、第５図は第３図の応用例を示す構成説明図である。Ｑ目〜ＱＣｓ・・・トランジスタ、Ｒ・・・抵抗、ｖｃ
ｃ・・・電源、ＧＮＤ・・・基準電位点。出願人代理人　弁理士　鈴　江　武　彦１４−

Claims

【特許請求の範囲】

エミッタが第１電位点に接続された第１のトランジスタ
と、この第１のトランジスタのコレクタにペースが接続
されると共にエミッタが前記第１電位点に接続された第
２のトランジスタと、各エミッタが第２電位点に接続さ
れたカレントミラー構成の第３および第４のトランジス
タと、前記第１のトランジスタのペース−コレクタ間に
直列に接続された抵抗と、前記第３および第４のトラン
ジスタのうちダイオード接続側の第３のトランジスタの
コレクタにコレクタが接続されると共にペースが前記第
１のトランジスタのペースに接続され且つエミッタが前
記第１電位点に接続された第５のトランジスタと、前記
第２および第４のトランジスタの各コレクタにペースが
共通に接続されると共にコレクタが前記第１のトランジ
スタのペースに接続され目つエミッタが前＾己第２電位
点に接続された第６のトラン・ゾスタとを具備してなる
ことを特徴とする定電流源回路。