JPS6354253B2 - - Google Patents
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- Publication number
- JPS6354253B2 JPS6354253B2 JP12267883A JP12267883A JPS6354253B2 JP S6354253 B2 JPS6354253 B2 JP S6354253B2 JP 12267883 A JP12267883 A JP 12267883A JP 12267883 A JP12267883 A JP 12267883A JP S6354253 B2 JPS6354253 B2 JP S6354253B2
- Authority
- JP
- Japan
- Prior art keywords
- resistors
- voltage
- output
- input terminal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、特に2つの独立した2値信号をアナ
ログ的4値信号に変換する電子回路に関するもの
である。
ログ的4値信号に変換する電子回路に関するもの
である。
この種の回路は4つの抵抗と2つのスイツチ手
段とで簡単に構成できる。すなわち、第1図にス
イツチ手段としてバイポーラトランジスタを用い
た回路例を示す。端子1および2は、二つの独立
した2値信号が供給され、それらにNPNトラン
ジスタQ1,Q2のベースがそれぞれ接続される。
トランジスタQ1のコレクタと電源端子VCCとの間
に抵抗R1,R2が直列接続され、R1,R2の接続点
とトランジスタQ2のコレクタとの間に抵抗R3,
R4が直列接続されている。トランジスタQ1,Q2
のエミツタは接地され、抵抗R3,R4の接続点に
出力端子3が接続されている。
段とで簡単に構成できる。すなわち、第1図にス
イツチ手段としてバイポーラトランジスタを用い
た回路例を示す。端子1および2は、二つの独立
した2値信号が供給され、それらにNPNトラン
ジスタQ1,Q2のベースがそれぞれ接続される。
トランジスタQ1のコレクタと電源端子VCCとの間
に抵抗R1,R2が直列接続され、R1,R2の接続点
とトランジスタQ2のコレクタとの間に抵抗R3,
R4が直列接続されている。トランジスタQ1,Q2
のエミツタは接地され、抵抗R3,R4の接続点に
出力端子3が接続されている。
今、入力端子1及び2の入力電圧が共に“L”
の場合には、トランジスタQ1及びトランジスタ
Q2は共にしや断状態となり、出力端子3にはV1
=VCCなる電圧が得られる。入力端子1が“H”、
入力端子2が“L”の場合にはV2=R2/R1+R2 VCC、入力端子1が“L”、入力端子2が“H”
の場合にはV3=R4/R1+R3+R4VCC、そして入力端 子1及び入力端子2が共に“H”の場合にはV4
=R2(R3+R4)/R1+R2(R3+R4)・R4/R3+R4VC
Cという電圧 V2からV4が出力端子3にそれぞれ得られる。す
なわち、入力端子1,2に供給される電圧レベル
に応じて4つの電圧V1乃至V4が出力端子から得
られ、電圧V1を除く3つの出力電圧V2乃至V4
は、抵抗R1,R2,R3,R4の値により設定でき
る。一例として、R1=R2=R3=R4とすると、上
述のV1からV4の電圧はそれぞれ、V1=VCC、V2
=VCC/2、V3=VCC/3、V4=VCC/5となる。
の場合には、トランジスタQ1及びトランジスタ
Q2は共にしや断状態となり、出力端子3にはV1
=VCCなる電圧が得られる。入力端子1が“H”、
入力端子2が“L”の場合にはV2=R2/R1+R2 VCC、入力端子1が“L”、入力端子2が“H”
の場合にはV3=R4/R1+R3+R4VCC、そして入力端 子1及び入力端子2が共に“H”の場合にはV4
=R2(R3+R4)/R1+R2(R3+R4)・R4/R3+R4VC
Cという電圧 V2からV4が出力端子3にそれぞれ得られる。す
なわち、入力端子1,2に供給される電圧レベル
に応じて4つの電圧V1乃至V4が出力端子から得
られ、電圧V1を除く3つの出力電圧V2乃至V4
は、抵抗R1,R2,R3,R4の値により設定でき
る。一例として、R1=R2=R3=R4とすると、上
述のV1からV4の電圧はそれぞれ、V1=VCC、V2
=VCC/2、V3=VCC/3、V4=VCC/5となる。
しかし、この回路では、一番低い出力電圧は接
地電位ではなく、上述の抵抗値の例でいえば
VCC/5である。すなわち、VCC/5からVCCの間に2つ の出力電圧V2,V3を設定することになり、電圧
余裕が広くとれない。また、各抵抗R1乃至R4の
抵抗値がばらついた場合には、さらに余裕が小さ
くなる。
地電位ではなく、上述の抵抗値の例でいえば
VCC/5である。すなわち、VCC/5からVCCの間に2つ の出力電圧V2,V3を設定することになり、電圧
余裕が広くとれない。また、各抵抗R1乃至R4の
抵抗値がばらついた場合には、さらに余裕が小さ
くなる。
本発明の目的は、各出力電圧間の電圧余裕を大
きくし得る電子回路を提供することにある。
きくし得る電子回路を提供することにある。
本発明は、第1および第2の電位供給端間に第
1乃至第4の抵抗を直列接続し、第1の電位供給
端と第3、第4の抵抗の接続点との間に第1の入
力電圧により制御される第1のスイツチ手段を設
け、第2の電位供給端と第1および第2の抵抗の
接続点との間に第2の入力電圧により制御される
第2のスイツチ手段を設け、第2および第3の抵
抗の接続点から出力を得ることを特徴とする。
1乃至第4の抵抗を直列接続し、第1の電位供給
端と第3、第4の抵抗の接続点との間に第1の入
力電圧により制御される第1のスイツチ手段を設
け、第2の電位供給端と第1および第2の抵抗の
接続点との間に第2の入力電圧により制御される
第2のスイツチ手段を設け、第2および第3の抵
抗の接続点から出力を得ることを特徴とする。
以下、第2図に示した本発明の一実施例を説明
すると、第1の電位供給端としての電源電圧供給
端VCCと第2の電位供給端としての接地電位との
間に4つの抵抗R11,R12,R13,R14が直列に接
続されている。抵抗R11,R12の接続点には第2
のスイツチ手段としてのNPNトランジスタQ11の
コレクタが接続され、そのエミツタは接地されて
いる。トランジスタQ11のベースは入力端子1に
接続されている。抵抗R13,R14の接続点には第
1のスイツチ手段としてのPNPトランジスタQ12
のコレクタが接続され、そのエミツタは電源供給
端VCCに接続されている。入力端子2はトランジ
スタQ12のベースに接続されている。抵抗R12,
R13の接続点に出力端子3が接続されて出力がと
りだされる。
すると、第1の電位供給端としての電源電圧供給
端VCCと第2の電位供給端としての接地電位との
間に4つの抵抗R11,R12,R13,R14が直列に接
続されている。抵抗R11,R12の接続点には第2
のスイツチ手段としてのNPNトランジスタQ11の
コレクタが接続され、そのエミツタは接地されて
いる。トランジスタQ11のベースは入力端子1に
接続されている。抵抗R13,R14の接続点には第
1のスイツチ手段としてのPNPトランジスタQ12
のコレクタが接続され、そのエミツタは電源供給
端VCCに接続されている。入力端子2はトランジ
スタQ12のベースに接続されている。抵抗R12,
R13の接続点に出力端子3が接続されて出力がと
りだされる。
いま、入力端子1及び入力端子2の入力が共に
“L”の場合には、トランジスタQ12が導通する
ので出力端子3にはV1=VCCなる電圧が得られ
る。入力端子1が“L”、入力端子2が“H”の
場合には、トランジスタQ11,Q12共にオフ状態
であるのでV2=R13+R14/R11+R12+R13+R14VCCなる
電 圧が出力に得られる。入力端子1が“H”、入力
端子2が“L”の場合には、トランジスタQ11,
Q12共にオン状態となるからV3=R12/R12+R13VCCな る電圧が得られる。そして、入力端子1及び入力
端子2が共に“H”の場合には、トランジスタ
Q11がオンとなるからV4=VGND(接地電位)が得
られる。すなわち入力端子1,2の電位レベルに
応じて電源電圧VCCおよび各抵抗値で決まる4つ
の出力電圧が出力端子3にそれぞれ得られる。一
例として、VCC=12〔V〕、R11=R12=3〔KΩ〕、
R13=R14=6〔KΩ〕としたとすると、V1=12
〔V〕、V2=8〔V〕、V3=4〔V〕、V4=0〔V〕
となり、第3図に示すように各出力電圧間の電圧
余裕を4〔V〕と広くとることができる。さらに、
抵抗の絶対値のバラツキを5〔%〕とした時にお
いても、電圧V2,V3のバラツキは約±0.3〔V〕
であり、V2 -,V3 +間の余裕は3.4〔V〕となる。
よつてこの信号を受ける次段回路のしきい値設計
に余裕を与えられる。
“L”の場合には、トランジスタQ12が導通する
ので出力端子3にはV1=VCCなる電圧が得られ
る。入力端子1が“L”、入力端子2が“H”の
場合には、トランジスタQ11,Q12共にオフ状態
であるのでV2=R13+R14/R11+R12+R13+R14VCCなる
電 圧が出力に得られる。入力端子1が“H”、入力
端子2が“L”の場合には、トランジスタQ11,
Q12共にオン状態となるからV3=R12/R12+R13VCCな る電圧が得られる。そして、入力端子1及び入力
端子2が共に“H”の場合には、トランジスタ
Q11がオンとなるからV4=VGND(接地電位)が得
られる。すなわち入力端子1,2の電位レベルに
応じて電源電圧VCCおよび各抵抗値で決まる4つ
の出力電圧が出力端子3にそれぞれ得られる。一
例として、VCC=12〔V〕、R11=R12=3〔KΩ〕、
R13=R14=6〔KΩ〕としたとすると、V1=12
〔V〕、V2=8〔V〕、V3=4〔V〕、V4=0〔V〕
となり、第3図に示すように各出力電圧間の電圧
余裕を4〔V〕と広くとることができる。さらに、
抵抗の絶対値のバラツキを5〔%〕とした時にお
いても、電圧V2,V3のバラツキは約±0.3〔V〕
であり、V2 -,V3 +間の余裕は3.4〔V〕となる。
よつてこの信号を受ける次段回路のしきい値設計
に余裕を与えられる。
以上述べてきたように、従来例は任意の出力電
圧を得るのに困難であり、余裕を広くとることも
できないのに対し、本発明で述べた回路構成をと
れば、抵抗値を選ぶことにより出力電圧を電源電
位、接地電位、及びその中間にある2つの任意の
値に設定でき、また第3図に示すように余裕を広
くとれる。さらに、一般的に、デイジタル信号は
オープンコレクタ形式で出力されるので、本考案
を用いて回路を作製する場合、従来回路と同様に
前述の4本の抵抗のみによつて構成可能である。
圧を得るのに困難であり、余裕を広くとることも
できないのに対し、本発明で述べた回路構成をと
れば、抵抗値を選ぶことにより出力電圧を電源電
位、接地電位、及びその中間にある2つの任意の
値に設定でき、また第3図に示すように余裕を広
くとれる。さらに、一般的に、デイジタル信号は
オープンコレクタ形式で出力されるので、本考案
を用いて回路を作製する場合、従来回路と同様に
前述の4本の抵抗のみによつて構成可能である。
本発明の実施例では、スイツチ手段としてバイ
ポーラトランジスタを示したが、PおよびNチヤ
ンネル型の電界効果トランジスタでおきかえても
よいし、第1および第2の電位を電源電圧および
接地電圧以外の電圧を与えもよい。
ポーラトランジスタを示したが、PおよびNチヤ
ンネル型の電界効果トランジスタでおきかえても
よいし、第1および第2の電位を電源電圧および
接地電圧以外の電圧を与えもよい。
第1図は従来例を示す回路図、第2図は本発明
の一実施例を示す回路図、第3図は本発明の一実
施例の出力電圧及びその電圧余裕を示す図であ
る。 1……入力端子1、2……入力端子2、3……
出力端子、Q1,Q2,Q11,Q12……トランジスタ、
R1乃至R4,R11乃至R14……抵抗。
の一実施例を示す回路図、第3図は本発明の一実
施例の出力電圧及びその電圧余裕を示す図であ
る。 1……入力端子1、2……入力端子2、3……
出力端子、Q1,Q2,Q11,Q12……トランジスタ、
R1乃至R4,R11乃至R14……抵抗。
Claims (1)
- 1 第1および第2の電位供給端間に直列接続さ
れた第1、第2、第3および第4の抵抗と、前記
第1の電位供給端と前記第3および第4の抵抗の
接続点との間に接続され第1の入力電圧により制
御される第1のスイツチ手段と、前記第2の電位
供給端と前記第1および第2の抵抗の接続点との
間に接続され第2の入力電圧により制御される第
2のスイツチ手段と、前記第2および第3の抵抗
の接続点から出力を得る手段とを含むことを特徴
とする電子回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12267883A JPS6046127A (ja) | 1983-07-06 | 1983-07-06 | 電子回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12267883A JPS6046127A (ja) | 1983-07-06 | 1983-07-06 | 電子回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6046127A JPS6046127A (ja) | 1985-03-12 |
JPS6354253B2 true JPS6354253B2 (ja) | 1988-10-27 |
Family
ID=14841921
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12267883A Granted JPS6046127A (ja) | 1983-07-06 | 1983-07-06 | 電子回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6046127A (ja) |
-
1983
- 1983-07-06 JP JP12267883A patent/JPS6046127A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6046127A (ja) | 1985-03-12 |
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