JPH0410767B2 - - Google Patents
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- JPH0410767B2 JPH0410767B2 JP58087301A JP8730183A JPH0410767B2 JP H0410767 B2 JPH0410767 B2 JP H0410767B2 JP 58087301 A JP58087301 A JP 58087301A JP 8730183 A JP8730183 A JP 8730183A JP H0410767 B2 JPH0410767 B2 JP H0410767B2
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- Japan
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- differential amplifier
- input
- output
- level
- transistor
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- 238000010586 diagram Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Description
【発明の詳細な説明】
本発明は与えられた４値のデジタル信号を２つ
の２値のデジタル信号に変換する集積回路に適し
た４値入力判別回路に関するものである。
の２値のデジタル信号に変換する集積回路に適し
た４値入力判別回路に関するものである。
本来アナログ集積回路において２つのデジタル
信号を入力として受ける際には、通常２つの入力
端子が必要であるが集積回路では端子数に限りが
ある。この２つのデジタル入力を外部でマルチプ
レクスして４値として入力するなら１入力端子で
同様な機能をはたすことが可能である。この際、
集積回路側においては前述のマルチプレクスされ
た４値の入力信号を判別するための回路を必要と
する。この４値入力判別回路の従来例を第１図に
示し、以下説明を記す。
信号を入力として受ける際には、通常２つの入力
端子が必要であるが集積回路では端子数に限りが
ある。この２つのデジタル入力を外部でマルチプ
レクスして４値として入力するなら１入力端子で
同様な機能をはたすことが可能である。この際、
集積回路側においては前述のマルチプレクスされ
た４値の入力信号を判別するための回路を必要と
する。この４値入力判別回路の従来例を第１図に
示し、以下説明を記す。
トランジスタ１とトランジスタ２よりなる差動
増幅器１と、トランジスタ３、トランジスタ４よ
りなる差動増幅器２とトランジスタ５、トランジ
スタ６よりなる差動増幅器３を有し、３つのそれ
ぞれの差動増幅器の共通エミツタには電源より定
電流源をそれぞれ接続し、トランジスタ１、トラ
ンジスタ３、トランジスタ５のベースは入力端子
１５に接続され、トランジスタ２、トランジスタ
４、トランジスタ６のベースはそれぞれ基準電圧
１９、基準電圧１８、基準電圧１２に接続され、
トランジスタ１、トランジスタ３、トランジスタ
６のコレクタは接地され、トランジスタ２とトラ
ンジスタ５のコレクタは共に抵抗１１に接続され
かつ出力端子１７とし、抵抗１１の他方は接地
し、トランジスタ４のコレクタには抵抗１０を接
続し、かつ出力端子１６とし、抵抗１０の他方は
接地する。
増幅器１と、トランジスタ３、トランジスタ４よ
りなる差動増幅器２とトランジスタ５、トランジ
スタ６よりなる差動増幅器３を有し、３つのそれ
ぞれの差動増幅器の共通エミツタには電源より定
電流源をそれぞれ接続し、トランジスタ１、トラ
ンジスタ３、トランジスタ５のベースは入力端子
１５に接続され、トランジスタ２、トランジスタ
４、トランジスタ６のベースはそれぞれ基準電圧
１９、基準電圧１８、基準電圧１２に接続され、
トランジスタ１、トランジスタ３、トランジスタ
６のコレクタは接地され、トランジスタ２とトラ
ンジスタ５のコレクタは共に抵抗１１に接続され
かつ出力端子１７とし、抵抗１１の他方は接地
し、トランジスタ４のコレクタには抵抗１０を接
続し、かつ出力端子１６とし、抵抗１０の他方は
接地する。
次に前記第１図の動作を説明する。差動増幅器
１，２，３はそれぞれ基準電圧１９，１８，１２
（以下基準電圧１９，１８，１２をそれぞれV19，
V18，V12と記す。）のコンパレータを構成してい
るが、トランジスタ２とトランジスタ５のコレク
タ負荷抵抗が共通となつているので出力端子１６
と出力端子１７の電圧の状態は入力電圧VINに応
じて第３図のようになる。前記第１図のような構
成の４値入力判別回路は欠点として電流源を３個
必要とするために省電力上好ましくなく、また、
通常入力が最大値と最小値をとつた時、２つの出
力は共に反転した値になつた方が実際の回路にあ
つては使い易いが前記第３図に示すように出力端
子は反転をしていないということがある。この一
例をあげるならば、カラーTVの色及び同期の処
理において、色の方式PAL／NTSC切換えと垂
直周波数50Hz／60Hz切換えを出力端子１６と出力
端子１７によつてそれぞれ行なうとすると通常は
PAL−50Hz、NTSC−60Hzの組合せなので入力
が最大値のときと最小値のときに前述の組合せと
なるようにするが出力端子１７による垂直周波数
50Hz／60Hz切換え信号のレベルが前記第１図の従
来例では前記第３図のようにいずれもＨレベルと
なり切換え信号としては不適であるという欠点が
ある。この欠点を第１図において改善するには、
トランジスタ２のコレクタを接地し、トランジス
タ１のコレクタを出力端子１７に接続すれば良い
が、通常、端子１７はHighレベルでVBE迄上るの
で、入力端子が接地された時、トランジスタ１が
飽和する。このために第１図においてさらに入力
にレベルシフト回路を必要とし、素子数の増加を
招く。
１，２，３はそれぞれ基準電圧１９，１８，１２
（以下基準電圧１９，１８，１２をそれぞれV19，
V18，V12と記す。）のコンパレータを構成してい
るが、トランジスタ２とトランジスタ５のコレク
タ負荷抵抗が共通となつているので出力端子１６
と出力端子１７の電圧の状態は入力電圧VINに応
じて第３図のようになる。前記第１図のような構
成の４値入力判別回路は欠点として電流源を３個
必要とするために省電力上好ましくなく、また、
通常入力が最大値と最小値をとつた時、２つの出
力は共に反転した値になつた方が実際の回路にあ
つては使い易いが前記第３図に示すように出力端
子は反転をしていないということがある。この一
例をあげるならば、カラーTVの色及び同期の処
理において、色の方式PAL／NTSC切換えと垂
直周波数50Hz／60Hz切換えを出力端子１６と出力
端子１７によつてそれぞれ行なうとすると通常は
PAL−50Hz、NTSC−60Hzの組合せなので入力
が最大値のときと最小値のときに前述の組合せと
なるようにするが出力端子１７による垂直周波数
50Hz／60Hz切換え信号のレベルが前記第１図の従
来例では前記第３図のようにいずれもＨレベルと
なり切換え信号としては不適であるという欠点が
ある。この欠点を第１図において改善するには、
トランジスタ２のコレクタを接地し、トランジス
タ１のコレクタを出力端子１７に接続すれば良い
が、通常、端子１７はHighレベルでVBE迄上るの
で、入力端子が接地された時、トランジスタ１が
飽和する。このために第１図においてさらに入力
にレベルシフト回路を必要とし、素子数の増加を
招く。
本発明の目的は電流源をへらし、省電力化をは
かり、かつ最適な信号を出力する４値入力判別回
路を提供するものである。
かり、かつ最適な信号を出力する４値入力判別回
路を提供するものである。
本発明による４値入力判別回路は、夫々が、第
１および第２の入力と、第１および第２の出力
と、共通点と、前記第１の入力、前記第１の出力
および前記共通点にベース（ゲート）、コレクタ
（ドレイン）およびエミツタ（ソース）がそれぞ
れ接続された第１のトランジスタと、前記第２の
入力、前記第２の出力および前記共通点にベース
（ゲート）、コレクタ（ドレイン）およびエミツタ
（ソース）がそれぞれ接続された第２のトランジ
スタとを有する第１、第２および第３の差動増幅
器、前記第１の差動増幅器の第１の入力に入力信
号を印加する手段、前記第１の差動増幅器の共通
点を前記第２の差動増幅器の第１の入力に接続す
る手段、前記第１の差動増幅器の共通点をレベル
シフトして前記第３の差動増幅器の第１の入力に
接続する手段、前記第１、第２および第３の差動
増幅器の第２の入力に第１、第２および第３の基
準電圧をそれぞれ印加する手段、前記第３の差動
増幅器の共通点に接続された電流源、前記第３の
差動増幅器の第１の出力を前記第２の差動増幅器
の共通点に接続する手段、前記第１および第２の
差動増幅器の第１の出力に共通接続された第１の
出力端子、ならびに前記第２の差動増幅器の第２
の出力か又は前記第３の差動増幅器の第２の出力
に接続された第２の出力端子を備え、前記第１、
第２および第３の基準電圧は、前記入力信号が第
１の判別レベルより小さいとき前記第１および第
２の出力端子が共に第１の論理レベルをとり、前
記入力信号が前記第１の判別レベルと第２の判別
レベルとの間のとき前記第１および第２の出力端
子の一方が前記第１の論理レベルを他方が第２の
論理レベルをそれぞれとり、前記入力信号が前記
第２の判別レベルと第３の判別レベルとの間のと
き前記第１および第２の出力端子の前記一方が前
記第２の論理レベルを前記他方が前記第１の論理
レベルをそれぞれとり、前記入力信号が前記第３
の判別レベルよりも大きいとき前記第１および第
２の出力端子が共に前記第２の論理レベルをとる
ように、各差動増幅器における前記第１および第
２のトランジスタの導通、遮断状態を制御する値
に設定されていることを特徴とする。
１および第２の入力と、第１および第２の出力
と、共通点と、前記第１の入力、前記第１の出力
および前記共通点にベース（ゲート）、コレクタ
（ドレイン）およびエミツタ（ソース）がそれぞ
れ接続された第１のトランジスタと、前記第２の
入力、前記第２の出力および前記共通点にベース
（ゲート）、コレクタ（ドレイン）およびエミツタ
（ソース）がそれぞれ接続された第２のトランジ
スタとを有する第１、第２および第３の差動増幅
器、前記第１の差動増幅器の第１の入力に入力信
号を印加する手段、前記第１の差動増幅器の共通
点を前記第２の差動増幅器の第１の入力に接続す
る手段、前記第１の差動増幅器の共通点をレベル
シフトして前記第３の差動増幅器の第１の入力に
接続する手段、前記第１、第２および第３の差動
増幅器の第２の入力に第１、第２および第３の基
準電圧をそれぞれ印加する手段、前記第３の差動
増幅器の共通点に接続された電流源、前記第３の
差動増幅器の第１の出力を前記第２の差動増幅器
の共通点に接続する手段、前記第１および第２の
差動増幅器の第１の出力に共通接続された第１の
出力端子、ならびに前記第２の差動増幅器の第２
の出力か又は前記第３の差動増幅器の第２の出力
に接続された第２の出力端子を備え、前記第１、
第２および第３の基準電圧は、前記入力信号が第
１の判別レベルより小さいとき前記第１および第
２の出力端子が共に第１の論理レベルをとり、前
記入力信号が前記第１の判別レベルと第２の判別
レベルとの間のとき前記第１および第２の出力端
子の一方が前記第１の論理レベルを他方が第２の
論理レベルをそれぞれとり、前記入力信号が前記
第２の判別レベルと第３の判別レベルとの間のと
き前記第１および第２の出力端子の前記一方が前
記第２の論理レベルを前記他方が前記第１の論理
レベルをそれぞれとり、前記入力信号が前記第３
の判別レベルよりも大きいとき前記第１および第
２の出力端子が共に前記第２の論理レベルをとる
ように、各差動増幅器における前記第１および第
２のトランジスタの導通、遮断状態を制御する値
に設定されていることを特徴とする。
次に、本発明をその実施例に従い図面を用いて
詳細に説明する。
詳細に説明する。
第２図は本発明の一実施例を示す回路接続図
で、トランジスタ１、トランジスタ２よりなる第
１の差動増幅器とトランジスタ３、トランジスタ
４よりなる第２の差動増幅器とトランジスタ５、
トランジスタ６よりなる第３の差動増幅器を有
し、第１の差動増幅器の共通エミツタを第２の差
動増幅器の一方の入力に接続し、前記第１の差動
増幅器の共通エミツタを抵抗７、抵抗８によりレ
ベルシフトし第３の差動増幅器の一方の入力に接
続し、トランジスタ１のベースを入力端子１５に
接続し、トランジスタ２及び、第２、第３の差動
増幅器の入力の他方にそれぞれ基準電圧１２，１
３，１４を印加し、第３の差動増幅器の１方のト
ランジスタ６のコレクタを第２の差動増幅器の共
通エミツタに接続し、第３の差動増幅器の共通エ
ミツタに抵抗９による電流源を与え、第１、第２
の差動増幅器のコレクタを共通接続して負荷抵抗
１０を接続し出力端子１７とし、かつ第２の差動
増幅器のトランジスタ４のコレクタに負荷抵抗１
１を接続し出力端子１６とする。
で、トランジスタ１、トランジスタ２よりなる第
１の差動増幅器とトランジスタ３、トランジスタ
４よりなる第２の差動増幅器とトランジスタ５、
トランジスタ６よりなる第３の差動増幅器を有
し、第１の差動増幅器の共通エミツタを第２の差
動増幅器の一方の入力に接続し、前記第１の差動
増幅器の共通エミツタを抵抗７、抵抗８によりレ
ベルシフトし第３の差動増幅器の一方の入力に接
続し、トランジスタ１のベースを入力端子１５に
接続し、トランジスタ２及び、第２、第３の差動
増幅器の入力の他方にそれぞれ基準電圧１２，１
３，１４を印加し、第３の差動増幅器の１方のト
ランジスタ６のコレクタを第２の差動増幅器の共
通エミツタに接続し、第３の差動増幅器の共通エ
ミツタに抵抗９による電流源を与え、第１、第２
の差動増幅器のコレクタを共通接続して負荷抵抗
１０を接続し出力端子１７とし、かつ第２の差動
増幅器のトランジスタ４のコレクタに負荷抵抗１
１を接続し出力端子１６とする。
次にこの回路の動作を説明する。基準電圧１
２，１３及び１４の電圧値をそれぞれV12、V13
及びV14とし、大きさの関係はV12＞V13＞V14と
する。この回路には、３つのスレツシヨルド電圧
V1，V2及びV3が存在し、それぞれ次式によつて
与えられる。
２，１３及び１４の電圧値をそれぞれV12、V13
及びV14とし、大きさの関係はV12＞V13＞V14と
する。この回路には、３つのスレツシヨルド電圧
V1，V2及びV3が存在し、それぞれ次式によつて
与えられる。
V12＝V3
V13＝V2＋VBE
V14＝｛R8（V1＋VBE）＋VCCR7｝／（R7＋R8）
ただし、R7、R8はそれぞれ抵抗７，８の抵抗
値、VBEはトランジスタのベース・エミツタ間順
方向電圧、またV1＜V2＜V3となるようにV12、
V13及びV14を選定するものとする。入力電圧VIN
が０〜V1のときはトランジスタ１、トランジス
タ５が導通となりトランジスタ６は非導通となる
ので、トランジスタ３，４は共に非導通となり出
力端子１６，１７はともにＬとなる。V1〜V2の
ときは、トランジスタ１は導通状態にありトラン
ジスタ６が導通となりトランジスタ５は非導通と
なりトランジスタ３，４の差動増幅器の共通エミ
ツタに電流が供給され、トランジスタ３が導通す
るので、出力端子１６，１７はそれぞれＬ、Ｈと
なる。V2〜V3のときは、トランジスタ１、トラ
ンジスタ６は導通状態にあるが、トランジスタ４
が導通しトランジスタ３が非導通となるので出力
端子１６，１７はそれぞれＨ、Ｌとなる。V3〜
VCCのときは、トランジスタ１が非導通となり、
トランジスタ２が導通し、トランジスタ６、トラ
ンジスタ４は導通状態にあるので出力端子１６，
１７は共にＨとなる。以上のようすを第４図に示
す。このように前記第２図、第４図に示すように
本発明によれば、４値入力判別回路において定電
流源を必要とせず電流源となる枝も２本で済むの
で省電力化がはかれかつ、出力信号の状態が入力
の最大値と最小値において反転しており、最適な
出力信号を得ることができる。
値、VBEはトランジスタのベース・エミツタ間順
方向電圧、またV1＜V2＜V3となるようにV12、
V13及びV14を選定するものとする。入力電圧VIN
が０〜V1のときはトランジスタ１、トランジス
タ５が導通となりトランジスタ６は非導通となる
ので、トランジスタ３，４は共に非導通となり出
力端子１６，１７はともにＬとなる。V1〜V2の
ときは、トランジスタ１は導通状態にありトラン
ジスタ６が導通となりトランジスタ５は非導通と
なりトランジスタ３，４の差動増幅器の共通エミ
ツタに電流が供給され、トランジスタ３が導通す
るので、出力端子１６，１７はそれぞれＬ、Ｈと
なる。V2〜V3のときは、トランジスタ１、トラ
ンジスタ６は導通状態にあるが、トランジスタ４
が導通しトランジスタ３が非導通となるので出力
端子１６，１７はそれぞれＨ、Ｌとなる。V3〜
VCCのときは、トランジスタ１が非導通となり、
トランジスタ２が導通し、トランジスタ６、トラ
ンジスタ４は導通状態にあるので出力端子１６，
１７は共にＨとなる。以上のようすを第４図に示
す。このように前記第２図、第４図に示すように
本発明によれば、４値入力判別回路において定電
流源を必要とせず電流源となる枝も２本で済むの
で省電力化がはかれかつ、出力信号の状態が入力
の最大値と最小値において反転しており、最適な
出力信号を得ることができる。
次に他の実施例を第５図に示す。前記第２図と
の相違点のみ記すと前記第２図の抵抗７，８，９
の代わりにダイオード２５、定電流源２３，２４
を接続し、トランジスタ５のコレクタをトランジ
スタ３，４の共通エミツタに接続し、トランジス
タ６のコレクタに抵抗２９を接続し出力端子１６
とする。トランジスタ２，４のコレクタを共通と
して抵抗２８を接続して出力端子１７とする。
の相違点のみ記すと前記第２図の抵抗７，８，９
の代わりにダイオード２５、定電流源２３，２４
を接続し、トランジスタ５のコレクタをトランジ
スタ３，４の共通エミツタに接続し、トランジス
タ６のコレクタに抵抗２９を接続し出力端子１６
とする。トランジスタ２，４のコレクタを共通と
して抵抗２８を接続して出力端子１７とする。
前記第５図の動作説明をする。各差動増幅器の
基準電圧１２，２６，２７をそれぞれV12、V26、
V27とする。V12＝V3、V26＝V1＋VBE、V27＝V2
＋2VBE、V1＜V2＜V3という式によつて、入力電
圧VINのスレツシヨルド電圧V1，V2及びV3が定
まる。その場合における出力の状態も前記第４図
と同一になることは改めて説明するまでもない。
したがつて前記第５図の他の実施例においても前
記第２図の一実施例と同様の効果があるものであ
る。
基準電圧１２，２６，２７をそれぞれV12、V26、
V27とする。V12＝V3、V26＝V1＋VBE、V27＝V2
＋2VBE、V1＜V2＜V3という式によつて、入力電
圧VINのスレツシヨルド電圧V1，V2及びV3が定
まる。その場合における出力の状態も前記第４図
と同一になることは改めて説明するまでもない。
したがつて前記第５図の他の実施例においても前
記第２図の一実施例と同様の効果があるものであ
る。
以上本発明によれば、４値入力判別のための電
子回路において省電力化並びに最適な出力信号を
与えることが比較的簡単な回路ででき、さらに４
値入力としたことにより入力端子の増加なしに４
値の判別が可能であり、集積回路化に適するもの
である。なお説明はPNPトランジスターにて行
なつたがNPNトランジスタでも全く同様な効果
が得られる。又、電界効果トランジスタを用いて
構成できることもいうまでもない。
子回路において省電力化並びに最適な出力信号を
与えることが比較的簡単な回路ででき、さらに４
値入力としたことにより入力端子の増加なしに４
値の判別が可能であり、集積回路化に適するもの
である。なお説明はPNPトランジスターにて行
なつたがNPNトランジスタでも全く同様な効果
が得られる。又、電界効果トランジスタを用いて
構成できることもいうまでもない。
第１図は従来の４値入力判別回路の回路接続
図、第２図は本発明の一実施例を示す回路接続
図、第３図は前記第１図の入出力関係を示す図、
第４図は前記第２図の入出力関係を示す図、第５
図は本発明の他の実施例を示す回路接続図であ
る。 １〜６……トランジスタ、７〜１１……抵抗、
１２〜１４，１８，１９，２７，２６……基準電
圧、２０〜２４……定電流源、２５……ダイオー
ド、１５……入力端子、１６，１７……出力端
子。
図、第２図は本発明の一実施例を示す回路接続
図、第３図は前記第１図の入出力関係を示す図、
第４図は前記第２図の入出力関係を示す図、第５
図は本発明の他の実施例を示す回路接続図であ
る。 １〜６……トランジスタ、７〜１１……抵抗、
１２〜１４，１８，１９，２７，２６……基準電
圧、２０〜２４……定電流源、２５……ダイオー
ド、１５……入力端子、１６，１７……出力端
子。
Claims (1)
- 【特許請求の範囲】 １ 夫々が、第１および第２の入力と、第１およ
び第２の出力と、共通点と、前記第１の入力、前
記第１の出力および前記共通点にベース（ゲー
ト）、コレクタ（ドレイン）およびエミツタ（ソ
ース）がそれぞれ接続された第１のトランジスタ
と、前記第２の入力、前記第２の出力および前記
共通点にベース（ゲート）、コレクタ（ドレイン）
およびエミツタ（ソース）がそれぞれ接続された
第２のトランジスタとを有する第１、第２および
第３の差動増幅器、前記第１の差動増幅器の第１
の入力に入力信号を印加する手段、前記第１の差
動増幅器の共通点を前記第２の差動増幅器の第１
の入力に接続する手段、前記第１の差動増幅器の
共通点をレベルシフトして前記第３の差動増幅器
の第１の入力に接続する手段、前記第１、第２お
よび第３の差動増幅器の第２の入力に第１、第２
および第３の基準電圧をそれぞれ印加する手段、
前記第３の差動増幅器の共通点に接続された電流
源、前記第３の差動増幅器の第２の出力を前記第
２の差動増幅器の共通点に接続する手段、前記第
１の差動増幅器の第２の出力と第２の差動増幅器
の第１の出力とに共通接続された第１の出力端
子、ならびに前記第２の差動増幅器の第２の出力
に接続された第２の出力端子を備え、前記第１、
第２および第３の基準電圧は、順に大きくなる第
１、第２および第３の判別レベルに対し、前記入
力信号が前記第１の判別レベルより小さいとき前
記第１および第２の出力端子が共に第１の論理レ
ベルをとり、前記入力信号が前記第１の判別レベ
ルと前記第２の判別レベルとの間のとき前記第１
および第２の出力端子の一方が前記第１の論理レ
ベルを他方が第２の論理レベルをそれぞれとり、
前記入力信号が前記第２の判別レベルと前記第３
の判別レベルとの間のとき前記第１および第２の
出力端子の前記一方が前記第２の論理レベルを前
記他方が前記第１の論理レベルをそれぞれとり、
前記入力信号が前記第３の判別レベルよりも大き
いとき前記第１および第２の出力端子が共に前記
第２の論理レベルをとるように、各差動増幅器に
おける前記第１および第２のトランジスタの導
通、遮断状態を制御する値に設定されている４値
入力判別回路。 ２ 夫々が、第１および第２の入力と、第１およ
び第２の出力と、共通点と、前記第１の入力、前
記第１の出力および前記共通点にベース（ゲー
ト）、コレクタ（ドレイン）およびエミツタ（ソ
ース）がそれぞれ接続された第１のトランジスタ
と、前記第２の入力、前記第２の出力および前記
共通点にベース（ゲート）、コレクタ（ドレイン）
およびエミツタ（ソース）がそれぞれ接続された
第２のトランジスタとを有する第１、第２および
第３の差動増幅器、前記第１の差動増幅器の第１
の入力に入力信号を印加する手段、前記第１の差
動増幅器の共通点を前記第２の差動増幅器の第１
の入力に接続する手段、前記第１の差動増幅器の
共通点をレベルシフトして前記第３の差動増幅器
の第１の入力に接続する手段、前記第１、第２お
よび第３の差動増幅器の第２の入力に第１、第２
および第３の基準電圧をそれぞれ印加する手段、
前記第３の差動増幅器の共通点に接続された電流
源、前記第３の差動増幅器の第１の出力を前記第
２の差動増幅器の共通点に接続する手段、前記第
１および第２の差動増幅器の第２の出力に共通接
続された第１の出力端子、ならびに前記第３の差
動増幅器の第２の出力に接続された第２の出力端
子を備え、前記第１、第２および第３の基準電圧
は、順に大きくなる第１、第２および第３の判別
レベルに対し、前記入力信号が前記第１の判別レ
ベルより小さいとき前記第１および第２の出力端
子が共に第１の論理レベルをとり、前記入力信号
が前記第１の判別レベルと前記第２の判別レベル
との間のとき前記第１および第２の出力端子の一
方が前記第１の論理レベルを他方が第２の論理レ
ベルをそれぞれとり、前記入力信号が前記第２の
判別レベルと前記第３の判別レベルとの間のとき
前記第１および第２の出力端子の前記一方が前記
第２の論理レベルを前記他方が前記第１の論理レ
ベルをそれぞれとり、前記入力信号が前記第３の
判別レベルよりも大きいとき前記第１および第２
の出力端子が共に前記第２の論理レベルをとるよ
うに、各差動増幅器における前記第１および第２
のトランジスタの導通、遮断状態を制御する値に
設定されている４値入力判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087301A JPS59212031A (ja) | 1983-05-18 | 1983-05-18 | ４値入力判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087301A JPS59212031A (ja) | 1983-05-18 | 1983-05-18 | ４値入力判別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59212031A JPS59212031A (ja) | 1984-11-30 |
| JPH0410767B2 true JPH0410767B2 (ja) | 1992-02-26 |
Family
ID=13911000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58087301A Granted JPS59212031A (ja) | 1983-05-18 | 1983-05-18 | ４値入力判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59212031A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3826214A1 (de) * | 1988-08-02 | 1990-02-08 | Philips Patentverwaltung | Schaltungsanorndung zur detektion von spannungen aus mehreren spannungsbereichen |
| EP2395663B1 (en) * | 2009-02-06 | 2014-06-04 | Japan Science And Technology Agency | Multi-hysteresis voltage controlled current source system |
-
1983
- 1983-05-18 JP JP58087301A patent/JPS59212031A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59212031A (ja) | 1984-11-30 |
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