JPH026685Y2 - - Google Patents

Description

【考案の詳細な説明】 「産業上の利用分野」 この考案は第１入力信号に制御されて第１高レ
ベルと第１低レベルとの何れかを出力すると共に
第２入力信号により制御されて上記第１高レベル
よりも高い第２高レベル、又は上記第１低レベル
よりも低い第２低レベルを出力する３値出力回路
に関する。

「従来の技術」 従来の論理回路の出力回路においては、例えば
第２図Ａに示すような論理入力信号がトランジス
タトランジスタロジツク、いわゆるTTL又はエ
ミツタカツプルドロジツクいわゆるECL（エミツ
タ結合電流切替回路）のレベルで入力され、電源
の高レベルをVh、低レベルVlとする時、入力と
同極性で高レベルVh、低レベルVlの論理出力が
第２図Ｂに示すように出力される。

場合によつては第２図Ａに示す第１入力信号が
入力されている状態で、第２図Ｃに示すような第
２入力信号が入力されると、これに応じてこの例
では第２入力信号が低レベルの時に、高レベル
Vhよりも更に高いレベルVpを出力する３値出力
回路が要求されることがある。

このような３値出力回路としては従来において
は、第３図に示すものが用いられていた。すなわ
ち入力端子１１からの第１入力信号は禁止回路１
２に与えられ、禁止回路１２の出力は高出力イン
ピーダンスの出力回路１３に入力される。この出
力回路１３の高圧側の動作電源端子１４に高レベ
ルVhが与えられ、低圧側電源端子１５に低レベ
ルVlが与えられ、出力回路１３の出力側は出力
端子１６とされている。この出力端子１６は
FETスイツチ１７を通じて電源端子１８に接続
され、電源端子１８は電源端子１４の高レベル
Vhよりも更に高いレベルVpの電圧が与えられて
いる。このFETスイツチ１７のゲートに入力端
子１９から第２入力信号が与えられると共にこの
第２入力信号は禁止回路１２に禁止信号として供
給される。この禁止回路１２は入力端子１９の第
２入力信号が低レベルで禁止状態となり、高レベ
ルで禁止が解除されるものである。

入力端子１９の第２入力信号が高レベルで禁止
回路１２が禁止解除され、またFETスイツチ１
７がオフの場合は入力端子１１よりの例えば第２
図Ａに示す論理入力信号は同一極性で出力回路１
３を通じて出力端子１６に第２図Ｂに示すように
出力される。しかし入力端子１９の第２入力信号
が低レベルとなると禁止回路１２が禁止されて入
力端子１１からの第１入力信号に無関係に出力回
路１３は高インピーダンス出力状態となり、また
入力端子１９の第２入力信号によつてFETスイ
ツチ１７が導通し、従つて出力端子１８からVp
なる高レベルが出力端子１６に出力される。この
ようにして第２図Ｄに示すような出力が得られ
る。

この従来の３値出力回路においては、FETス
イツチ１７を使用するため高速度に動作させるこ
とができず。その立上り、立下りが比較的切れの
悪いものとなるおそれがあつた。

従つてこの考案の目的は３値レベルを出力し、
しかも高速度で動作し、スイツチング特性の良好
な３値出力回路を提供することにある。

「問題点を解決するための手段」 この考案によれば第１入力信号は分配回路によ
つて正極性信号と逆極性信号とに分配出力され、
これら第１分配回路の正極性出力、逆極性出力は
それぞれ第１、第２禁止回路に供給される。これ
ら第１、第２禁止回路は第２入力信号によつて禁
止制御される。第１禁止回路の出力によつて第１
出力回路が制御されて第１高レベルを出力すると
共に、第２入力信号によつて禁止されている状態
においては高インピーダンスが出力状態となり、
また第２禁止回路の出力により第２出力回路が制
御されて第１低レベルを第２出力回路から出力
し、この第２出力回路は第２禁止回路が禁止状態
とされている場合は高インピーダンス出力状態と
なる。更に第３出力回路が第２入力信号によつて
制御され、第１高レベルよりも高い第２高レベル
又は第１低レベルよりも低い第２低レベルを出力
し、かつ第３出力回路はエミツタ結合電流切替回
路で構成されている。これら第１出力回路、第２
出力回路、第３出力回路の各出力側は共通の出力
端子に接続される。上記第３出力回路と逆に第２
入力信号によつて制御され、エミツタ結合電流切
替回路によつて構成されて上記第１高レベル電源
端子又は第１低レベル電源端子と共通出力端子と
がスイツチ回路によつて接続されるように構成さ
れる。

「実施例」 第１図はこの考案による高速動作３値出力回路
の一例を示す。第１入力信号は第１入力端子１１
に供給され、この第１入力信号は第１分配回路２
１に入力され、この第１分配回路２１からは正極
性出力と逆極性出力とが分配出力される。その逆
極性出力は第１禁止回路２２に供給され、正極性
出力は第２禁止回路２３に供給される。

一方第２入力端子１９よりの第２入力信号も分
配回路２４により正極性出力と逆極性出力とに分
配された場合で、その逆極性出力によつて禁止回
路２２，２３がそれぞれ禁止制御される。禁止回
路２２，２３が禁止されてない状態においては、
入力された第１入力信号が禁止回路２２，２３を
通過し、これら禁止回路２２，２３の各出力によ
り第１出力回路２５、第２出力回路２６がそれぞ
れ制御される。第１出力回路２５から端子１４の
高レベルVhを出力端子２７に出力し、また第２
出力回路２６から端子１５の低レベルVlを出力
端子２８に出力する。

例えば第１出力回路２５はnpnトランジスタ３
１，３２のエミツタが共通の抵抗器３３を通して
電源端子３４に接続され、かつコレクタはnpnト
ランジスタ３５，３６をそれぞれ通じて電源端子
１４に接続され、いわゆるエミツタ結合電流切替
回路を構成している。その一方のトランジスタ３
６と電源端子１４との間に抵抗器３７、ダイオー
ド３８の直列回路が挿入され、抵抗器３７の両端
間にトランジスタ３９のベースエミツタ間が接続
される。pnpトランジスタ３９のコレクタは出力
端子２９に接続されると共にダイオード４１を通
じてトランジスタ３７のコレクタに接続される。

第２出力回路２６も同様にエミツタ結合電流切
替回路として構成され、pnpトランジスタ４３，
４４のエミツタがエミツタ抵抗器を通じて電源端
子４５に接続され、それぞれコレクタはpnpトラ
ンジスタ４６，４７を通じて電源端子１５に接続
され、またそのトランジスタ４７及び電源端子４
５間に挿入された抵抗器４８の両端にnpnトラン
ジスタ４９のベースエミツタが接続され、トラン
ジスタ４９のコレクタが出力端子２８に接続され
る。禁止回路２２の正極性出力側、正極性出力側
はそれぞれツエナーダイオード及び抵抗器の各直
列回路を通じて電源端子３４に接続され、これら
ツエナーダイオード、抵抗器の接続点はそれぞれ
トランジスタ３１，３２のベースに接続される。
同様に禁止回路２３の正極性出力側及び逆極性出
力側はツエナーダイオード、抵抗器の直列回路を
それぞれ通じて電源端子４５に接続され、そのツ
エナーダイオード、抵抗器の各接続点はそれぞれ
トランジスタ４３，４４のベースに接続される。

第２分配回路２４の正極性出力によつて第３出
力回路５１が制御される。第３出力回路５１は
npnトランジスタ５２，５３のエミツタを結合
し、共通の抵抗器を通じて電源端子３４に接続し
たエミツタ結合電流切替回路を構成し、その各コ
レクタは電源端子１８に接続される。その一方の
コレクタと電源端子１８との間に抵抗器が挿入さ
れ、その抵抗器の両端にpnpトランジスタ５４の
ベースエミツタが接続され、トランジスタ５４の
コレクタは出力端子５５に接続される。また分配
回路２４の正極性出力側は分配回路５６に供給さ
れ、分配回路５６の正極性出力と逆極性出力がそ
れぞれトランジスタ５２，５３のベースに供給さ
れる。この分配回路５６の正極性出力側と逆極性
出力側はツエナーダイオード抵抗器をそれぞれ通
じて電源端子４５及び４６にそれぞれ接続され
る。

更にスイツチ回路５７が設けられ、入力端子１
９の第２入力信号により第３出力回路５１と逆に
制御される。このスイツチ回路５７もエミツタ結
合電流切替回路として構成され、pnpトランジス
タ５８，５９を備え、そのエミツタは共通の抵抗
器を通じて電源端子４５に接続され、コレクタは
電源端子１４に接続され、一方のトランジスタ５
９と電源端子１４との間に抵抗器が挿入され、そ
の抵抗器の両端にnpnトランジスタ６１のベース
エミツタ間が接続され、トランジスタ６１のコレ
クタは出力端子５５に接続される。出力回路２
５，２６，５１の出力端子２７，２８，５５は共
通の出力端子６２に接続される。図においては端
子２７，２８間に可変抵抗器６３が接続され、可
変抵抗器６３の可動子が共通出力端子６２に接続
される。また端子２７，５５は互に直接接続され
ている。更に分配回路５６の出力側におけるツエ
ナーダイオード及び抵抗器の各接続点がトランジ
スタ５８，５９のベースに接続される。

動 作 第１図に示した構成において、第２入力端子１
９の入力信号レベルが高レベルの場合は分配回路
２４の反転出力は低レベルとなつて禁止回路２
２，２３に対し禁止は行われない。従つて第１入
力端子１１よりの第１入力信号が分配回路２１に
より分配されて禁止回路２２，２３を通じて出力
回路２５，２６がそれぞれ制御される。つまり第
１入力信号が高レベルの場合は、禁止回路２２の
正極性出力が高レベルであつて、トランジスタ３
２，３６が導通し、トランジスタ３９も導通し、
出力端子２７に端子１４のVhに対応する高レベ
ルが現われる。トランジスタ３１のベースには低
レベルが与えられていて不導通となつている。一
方第２出力回路２６ではトランジスタ４３のベー
ス側に低レベルが与えられ、トランジスタ４３が
導通し、トランジスタ４４のベース側には高レベ
ルが与えられてトランジスタ４４は不導通となつ
ている。従つてトランジスタ４９も不導通となつ
ている。また分配回路２４の正極性出力は高レベ
ルであるため分配回路５６の正極性出力も高レベ
ルとなり、トランジスタ５２のベースが高レベル
となつてこれが導通し、従つてトランジスタ５３
が不導通、トランジスタ５４も不導通となつて、
高インピーダンス出力状態にある。一方トランジ
スタ５８のベースに高レベルが与えられてトラン
ジスタ５８は不導通であるが、トランジスタ５９
のベースには低レベルが与えられてトランジスタ
５９が導通し、従つてトランジスタ６１も導通
し、端子５５は端子１４のレベルVhと対応した
レベルになる。このようにして端子２７の出力、
つまり端子１４の高レベルVhにほぼ対応した値
が共通端子６２に出力される。

一方第１入力端子１１の第１入力信号が低レベ
ルになると、今と逆に動作し、トランジスタ３１
が導通し、トランジスタ３２が不導通となり、従
つてトランジスタ３９も不導通となる。第２出力
回路２６ではトランジスタ４３が不導通となり、
トランジスタ４４が導通し、従つてトランジスタ
４７，４９も導通する。端子１５の低レベルVl
と対応した低レベルが出力端子２８に与えられ
る。この時出力回路５１、スイツチ回路５７は先
と同様に第２入力信号の高レベルが入力されてい
るため、トランジスタ５４は不導通であり、トラ
ンジスタ６１は導通状態となつている。従つて端
子１５より低レベルVlと対応した低レベルが共
通端子６２に出力される。

一方第２入力端子１９よりの第２入力信号が低
レベルの場合は禁止回路２２，２３に高レベルが
与えられて禁止状態となる。従つて第１入力端子
１１の第１入力信号の高レベル、低レベルに関係
なくトランジスタ３１，４３が共に導通し、トラ
ンジスタ３２，４４が不導通となつてトランジス
タ３９，４９は共に不導通となり、従つて端子２
７は高レベルVhの端子１４から切離され、同様
に端子２８は低レベルVlの端子１５から切離さ
れて共に高インピーダンス出力状態になる。第２
入力端子１９の第２入力信号の低レベルは分配回
路５６に入力されてトランジスタ５３が導通、ト
ランジスタ５２が不導通とされ、トランジスタ５
４が導通し、端子１８の高レベルVpと対応した
高レベルが端子５５に出力される。一方トランジ
スタ５８は導通し、トランジスタ５９は不導通と
なつてトランジスタ６１は不導通となる。従つて
端子１８の高レベルVpと対応した高レベルが共
通端子６２に出力される。この状態で入力端子１
９の信号が高レベルになると先に述べたように出
力回路５１のトランジスタ５４が不導通となり、
スイツチ回路５７のトランジスタ６１が導通す
る。

ところでこの第２入力端子１９が低レベルの状
態で、従つて共通出力端子６２より端子１８の高
レベルVpが出力さている状態から入力端子１９
の第２入力信号が高レベルに変化したとき、第１
入力端子１１の入力信号が低レベルの場合は先に
述べたようにトランジスタ４９が導通していて端
子１５の低レベルVlが共通端子６２に現われる。
従つて端子６２に高レベルVpが出力されていて
その状態に浮遊容量などが充填されていてもその
浮遊容量の電荷はトランジスタ４９を通じて端子
１５側に急速に放電し、直ちにレベルVlに出力
端子６２が下ることができる。

しかし第２入力信号が低レベルより高レベルに
なつた時、第１入力信号が高レベルの状態におい
てはトランジスタ４９は不導通でトランジスタ３
９が導通となるため、スイツチ回路５７が設けら
れていない場合は、端子６２の電圧Vpに充電さ
れた浮遊容量の電荷は直ちには放電されず、出力
端子６２のVpからVhへの切替えが遅いものとな
る。しかしこの考案においてはスイツチ回路５７
のトランジスタ６１が導通するため、共通端子６
２の浮遊容量に充電された電圧Vpの電荷は端子
６２より端子２７，５５、トランジスタ６１を通
じて端子１４側に直ちに放電する。従つて高速度
の切替わりが行われる。

なおダイオード３８は端子１８からの高レベル
Vpがトランジスタ５４、トランジスタ３９を通
じて端子１４側に流れるのを防止するためのもの
であり、また同様にダイオード６４は端子１４よ
りトランジスタ３９、トランジスタ５４を通じて
端子１８側へ流れるのを防止するためであり、更
にダイオード６５はトランジスタ６１よりトラン
ジスタ４９側に流れるのを防止するためである。
また逆流防止のダイオードの向きや挿入場所を変
えることによつて端子１８に低レベルVlよりも
更に低い低レベルを接続し、例えば第２図Ｅに示
すように第２入力信号によつて共通端子６２に第
１低レベルよりも低い第２低レベルを出力するよ
うに制御することもできる。分配回路２４は必ず
しも必要としない。

「考案の効果」 以上述べたようにこの考案による３値出力回路
によれば、第１入力信号によつて第１高レベルと
第１低レベルとの間を制御出力することができ、
第２入力信号によつて第１高レベルより高い高レ
ベル、又第１低レベルよりも低い低レベルを出力
することができ、つまり３値の出力を得ることが
でき、しかも高速度に動作させることが可能であ
る。

【図面の簡単な説明】

第１図はこの考案による高速動作３値出力回路
の一例を示す接続図、第２図は入力論理信号と２
値出力信号と３値出力信号との関係を示す図、第
３図は従来の３値出力回路を示す回路図である。 １１……第１入力端子、１９……第２入力端
子、２１……第１分配回路、２２，２３……禁止
回路、２５，２６……第１、第２出力回路、５１
……第３出力回路、５７……スイツチ回路、１４
……第１高レベル電源端子、１５……第１低レベ
ル電源端子、１８……第２高レベル電源端子。

Claims (1)

1. 【実用新案登録請求の範囲】 第１入力信号が入力されてその正極性信号と逆
   極性信号とを出力する分配回路と、 第２入力信号により制御されて上記第１分配回
   路からの正極性信号および逆極性信号をそれぞれ
   禁止する第１及び第２禁止回路と、 その第１禁止回路の出力により制御され、第１
   高レベルを出力し、禁止出力により高インピーダ
   ンス出力状態とされる第１出力回路と、 上記第２禁止回路の出力により制御され、第１
   低レベルを出力し、禁止出力により高インピーダ
   ンス出力状態とされる第２出力回路と、 上記第２入力信号により制御され、上記第１高
   レベルより高い第２高レベル又は上記第１レベル
   より低い第２低レベルを出力し、エミツタ結合電
   流切替回路よりなる第３出力回路と、 上記第１、第２及び第３出力回路の各出力側か
   ら共通に導出された共通出力端子と、 上記第２入力信号により上記第３出力回路と逆
   に制御されて上記共通出力端子と上記第１高レベ
   ルの電源又は第１低レベルの電源とを接続するエ
   ミツタ結合電流切替回路よりなるスイツチ回路と
   を具備する高速動作３値出力回路。