JPS61116441U - - Google Patents

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JPS61116441U
JPS61116441U JP19695084U JP19695084U JPS61116441U JP S61116441 U JPS61116441 U JP S61116441U JP 19695084 U JP19695084 U JP 19695084U JP 19695084 U JP19695084 U JP 19695084U JP S61116441 U JPS61116441 U JP S61116441U
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output
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outputs
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【図面の簡単な説明】
第１図はこの考案による高速動作３値出力回路
の一例を示す接続図、第２図は入力論理信号と２
値出力信号と３値出力信号との関係を示す図、第
３図は従来の３値出力回路を示す回路図である。 １１：第１入力端子、１９：第２入力端子、２
１：第１分配回路、２２，２３：禁止回路、２５
，２６：第１、第２出力回路、５１：第３出力回
路、５７：スイツチ回路、１４：第１高レベル電
源端子、１５：第１低レベル電源端子、１８：第
２高レベル電源端子。

Claims (1)

  1. 【実用新案登録請求の範囲】 第１入力信号が入力されてその正極性信号と逆
    極性信号とを出力する分配回路と、 第２入力信号により制御されて上記第１分配回
    路からの正極性信号および逆極性信号をそれぞれ
    禁止する第１及び第２禁止回路と、 その第１禁止回路の出力により制御され、第１
    高レベルを出力し、禁止出力により高インピーダ
    ンス出力状態とされる第１出力回路と、 上記第２禁止回路の出力により制御され、第１
    低レベルを出力し、禁止出力により高インピーダ
    ンス出力状態とされる第２出力回路と、 上記第２入力信号により制御され、上記第１高
    レベルより高い第２高レベル又は上記第１レベル
    より低い第２低レベルを出力し、エミツタ結合電
    流切替回路よりなる第３出力回路と、 上記第１、第２及び第３出力回路の各出力側か
    ら共通に導出された共通出力端子と、 上記第２入力信号により上記第３出力回路と逆
    に制御されて上記共通出力端子と上記第１高レベ
    ルの電源又は第１低レベルの電源とを接続するエ
    ミツタ結合電流切替回路よりなるスイツチ回路と
    を具備する高速動作の３値出力回路。
JP19695084U 1984-12-28 1984-12-28 Expired JPH026685Y2 (ja)

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JP19695084U JPH026685Y2 (ja) 1984-12-28 1984-12-28

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JP19695084U JPH026685Y2 (ja) 1984-12-28 1984-12-28

Publications (2)

Publication Number Publication Date
JPS61116441U true JPS61116441U (ja) 1986-07-23
JPH026685Y2 JPH026685Y2 (ja) 1990-02-19

Family

ID=30754895

Family Applications (1)

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JP19695084U Expired JPH026685Y2 (ja) 1984-12-28 1984-12-28

Country Status (1)

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JP (1) JPH026685Y2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63296471A (ja) * 1987-05-27 1988-12-02 Nec Corp 同期信号発生回路

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* Cited by examiner, † Cited by third party
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JPS63296471A (ja) * 1987-05-27 1988-12-02 Nec Corp 同期信号発生回路

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Publication number Publication date
JPH026685Y2 (ja) 1990-02-19

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