JPS59212031A - ４値入力判別回路 - Google Patents
４値入力判別回路Info
- Publication number
- JPS59212031A JPS59212031A JP58087301A JP8730183A JPS59212031A JP S59212031 A JPS59212031 A JP S59212031A JP 58087301 A JP58087301 A JP 58087301A JP 8730183 A JP8730183 A JP 8730183A JP S59212031 A JPS59212031 A JP S59212031A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- differential amplifier
- input
- decision circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Landscapes
- Logic Circuits (AREA)
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は与えられた４値のデジタル信号を２つの２値の
デジタル信号に変換する集積回路に適した４値入力判別
回路に関するものである。
デジタル信号に変換する集積回路に適した４値入力判別
回路に関するものである。
本来アナログ集積回路において２つのデジタＪし信号を
入力として受ける際には、通常２つの入力端子が必要で
あるが集積回路では端子数に限りがある。この２つのデ
ジタル入力を外部でマルチブレクスして４値として入力
するなら１入力端子で同様な機能をはたすことが可能で
ある。この際。
入力として受ける際には、通常２つの入力端子が必要で
あるが集積回路では端子数に限りがある。この２つのデ
ジタル入力を外部でマルチブレクスして４値として入力
するなら１入力端子で同様な機能をはたすことが可能で
ある。この際。
集積回路側においては前述のマルチブレクスされた４値
の入力信号を判別するための回路を必要とする。この４
値入力判別回路の従来例を第１図に示し、以下説明を記
す。
の入力信号を判別するための回路を必要とする。この４
値入力判別回路の従来例を第１図に示し、以下説明を記
す。
トランジスタ１とトランジスタ２よりなる差動増幅器１
と、トランジスタ３．トランジスタ４よりなる差動増幅
器２とトランジスタ５．トランジスタ６よりなる差動増
幅器３を有し、３つのそれぞれの差動増幅器の共通エミ
ッタには電源より定電流源をそれぞれ接続し、トランジ
スタ１．トランジスタ３．トランジスタ５のベースは入
力端子１５に接続され、トランジスタ２．トランジスタ
４、トランジスタ６のベースはそれぞれ基準電圧１９、
基準電圧１８．基準電圧１２に接続され。
と、トランジスタ３．トランジスタ４よりなる差動増幅
器２とトランジスタ５．トランジスタ６よりなる差動増
幅器３を有し、３つのそれぞれの差動増幅器の共通エミ
ッタには電源より定電流源をそれぞれ接続し、トランジ
スタ１．トランジスタ３．トランジスタ５のベースは入
力端子１５に接続され、トランジスタ２．トランジスタ
４、トランジスタ６のベースはそれぞれ基準電圧１９、
基準電圧１８．基準電圧１２に接続され。
トランジスタ１．トランジスタ３．トランジスタ６のコ
レクタは接地され、トランジスタ２とトランジスタ５の
コレクタは共に抵抗１１に接続されかつ出力端子１７と
し、抵抗１１の他方は接地し、トランジスタ４のコレク
タには抵抗１ｏを接続し、かつ出力端子１６とし、抵抗
ｌｏの他方は接地する。
レクタは接地され、トランジスタ２とトランジスタ５の
コレクタは共に抵抗１１に接続されかつ出力端子１７と
し、抵抗１１の他方は接地し、トランジスタ４のコレク
タには抵抗１ｏを接続し、かつ出力端子１６とし、抵抗
ｌｏの他方は接地する。
次に前記第１図の動作を説明する。差動増幅器１、 ２
． ３はそれぞれ基準電圧１９． １８． １２（以下
基準電圧１９，１８．１２をそれぞれｖ、、。
． ３はそれぞれ基準電圧１９． １８． １２（以下
基準電圧１９，１８．１２をそれぞれｖ、、。
Ｖ、、、 Ｖ、２と記す。）のコンパレータを構成し
ているが、トランジスタ２とトランジスタ５のコレクタ
負荷抵抗が共通となっているので出力端子１６と出力端
子１７の電圧の状態は入力・電圧ＶＩＮに応じて第３図
のようになる。前記第１図のような構成の４値入力判別
回路は欠点として電流源を３個必要とするために省区力
上好ましくなく、また、通常入力が最大値と最小値をと
った符、２つの出力は共に反転した値になった方が実際
の回路にあっては使い易いが前記第３図に示すように出
力端子は反転をしていないということがある。この−例
をあけるならば、カラーＴＶの色及び同期の処理におい
て、色の方式ＦＡＴ、／Ｎ’ｒ８Ｃ９ｇ＠えと垂直周波
数５０ Ｈｚ ７６０ Ｈｚ 切換えを出力端子１６
と出力端子１７によってそれぞれ行なうとすると通常は
ＰＡＬ−５’ＯＨｚ、ＮＴ８Ｃ−６０Ｈｚの組合せなの
で入力が最大値のときと昔小値のときに前述の組合せと
なるようにするが出力端子１７による垂直周波数５０
Ｈｚ／６０ Ｈｚ切換え信号のレベルが前記＄１図の従
来例では前記第３図〈ノ のよういずれもＨレベルとなり切換え信号とじては不適
であるという欠点がある。この欠点を第一図において改
善するには、トランジスタ２のコレクタを接地し、トラ
ンジスタ１のコレクタを出力端子１７に接続すれば良い
が１通常、端子１７はＨｉｇｈレベルでＶＩＩＥ迄上る
ので、入力端子が接地された時、トランジスタ１が飽和
する。このために第一図においてさらに入力にレベルシ
フト回路を必要とし、素子数の増加を招く。
ているが、トランジスタ２とトランジスタ５のコレクタ
負荷抵抗が共通となっているので出力端子１６と出力端
子１７の電圧の状態は入力・電圧ＶＩＮに応じて第３図
のようになる。前記第１図のような構成の４値入力判別
回路は欠点として電流源を３個必要とするために省区力
上好ましくなく、また、通常入力が最大値と最小値をと
った符、２つの出力は共に反転した値になった方が実際
の回路にあっては使い易いが前記第３図に示すように出
力端子は反転をしていないということがある。この−例
をあけるならば、カラーＴＶの色及び同期の処理におい
て、色の方式ＦＡＴ、／Ｎ’ｒ８Ｃ９ｇ＠えと垂直周波
数５０ Ｈｚ ７６０ Ｈｚ 切換えを出力端子１６
と出力端子１７によってそれぞれ行なうとすると通常は
ＰＡＬ−５’ＯＨｚ、ＮＴ８Ｃ−６０Ｈｚの組合せなの
で入力が最大値のときと昔小値のときに前述の組合せと
なるようにするが出力端子１７による垂直周波数５０
Ｈｚ／６０ Ｈｚ切換え信号のレベルが前記＄１図の従
来例では前記第３図〈ノ のよういずれもＨレベルとなり切換え信号とじては不適
であるという欠点がある。この欠点を第一図において改
善するには、トランジスタ２のコレクタを接地し、トラ
ンジスタ１のコレクタを出力端子１７に接続すれば良い
が１通常、端子１７はＨｉｇｈレベルでＶＩＩＥ迄上る
ので、入力端子が接地された時、トランジスタ１が飽和
する。このために第一図においてさらに入力にレベルシ
フト回路を必要とし、素子数の増加を招く。
本発明の目的は電流源をへらし、省電力化をはかり、か
つ最適な信号を出力する４値入力判別回路を提供するも
のである。
つ最適な信号を出力する４値入力判別回路を提供するも
のである。
本発明によれば、それぞれ２つのトランジスタよりなる
第１．第２及び第３の差動増幅器を有し、前記第１の差
動増幅器を構成するトランジスタ対の共通接点を前記第
２の差動増幅器の一方の入力に接続し、前記第１の差動
増幅器の前記共通接点をレベルシフトして前記第３の差
動増幅器の一方の入力に接続し、前記第１の差動増幅器
の一方の入力を入力端子に接続し、前記第１．第２及び
第３の差動増幅器の他方の入力にバイアス電圧を印５− 加し、前記第３の差動増幅器の一方の出力を前記第２の
差動増幅器を構成するトランジスタ対の共通接点に接続
し、前記第３の差動増幅器を構成するトランジスタ対の
共通接点に電流源を与え、前記１巷１．第２及び第３の
差動増幅器の出力の少なの出力のうち少なくとも１つを
第２の出力端子としたことを特徴とする４値入力判別回
路が得られる、 次に、本発明をその実施例に従い図面を用いて詳細に説
明する。
第１．第２及び第３の差動増幅器を有し、前記第１の差
動増幅器を構成するトランジスタ対の共通接点を前記第
２の差動増幅器の一方の入力に接続し、前記第１の差動
増幅器の前記共通接点をレベルシフトして前記第３の差
動増幅器の一方の入力に接続し、前記第１の差動増幅器
の一方の入力を入力端子に接続し、前記第１．第２及び
第３の差動増幅器の他方の入力にバイアス電圧を印５− 加し、前記第３の差動増幅器の一方の出力を前記第２の
差動増幅器を構成するトランジスタ対の共通接点に接続
し、前記第３の差動増幅器を構成するトランジスタ対の
共通接点に電流源を与え、前記１巷１．第２及び第３の
差動増幅器の出力の少なの出力のうち少なくとも１つを
第２の出力端子としたことを特徴とする４値入力判別回
路が得られる、 次に、本発明をその実施例に従い図面を用いて詳細に説
明する。
第２図は本発明の一実施例を示す回路接続図で。
トランジスタ１．トランジスタ２よりなる第１の差動増
幅器とトランジスタ３１トランジスタ４よりなる第２の
差動増幅器とトランジスタ５．トランジスタ６よりなる
第３の差動増幅器を有し、第１の差動増幅器の共通エミ
ッタ全第２の差動増幅器の一方の入力に接続し、前記第
１の差動増幅器の共通エミッタを抵抗７．抵抗８により
レベルシ６一 フト１シ第３の差動増幅器の一方の入力に接続し、トラ
ンジスタ１のベースを入力端子１５に接続し。
幅器とトランジスタ３１トランジスタ４よりなる第２の
差動増幅器とトランジスタ５．トランジスタ６よりなる
第３の差動増幅器を有し、第１の差動増幅器の共通エミ
ッタ全第２の差動増幅器の一方の入力に接続し、前記第
１の差動増幅器の共通エミッタを抵抗７．抵抗８により
レベルシ６一 フト１シ第３の差動増幅器の一方の入力に接続し、トラ
ンジスタ１のベースを入力端子１５に接続し。
トランジスタ２及び、＝２．第３の差動増幅器の入力の
他方にそれぞれ基準電圧１２． １３． １４を印加し
、第３の差動増幅器の１方のトランジスタ６のコレクタ
を第２の差動増幅器の共通エミッタに接続し、第３の差
動増幅器の共通エミッタに抵抗９による電流源を与え、
第１．第２の差動増幅器のコレクタを共通接続して負荷
抵抗１ｏを接続し出力端子１７とし、かつ第２の差動増
幅器のトランジスタ４のコレクタに負荷抵抗１１を接続
し出力端子１６とする。
他方にそれぞれ基準電圧１２． １３． １４を印加し
、第３の差動増幅器の１方のトランジスタ６のコレクタ
を第２の差動増幅器の共通エミッタに接続し、第３の差
動増幅器の共通エミッタに抵抗９による電流源を与え、
第１．第２の差動増幅器のコレクタを共通接続して負荷
抵抗１ｏを接続し出力端子１７とし、かつ第２の差動増
幅器のトランジスタ４のコレクタに負荷抵抗１１を接続
し出力端子１６とする。
次にこの回路の動作を説明する。基準電圧１２゜１３及
び１４の電圧値をそれぞれＶ、ｚ、 Ｖ、３及びＶｌ４
とし、大きさの関係はＶｌ２〉Ｖｌ３〉Ｖｌ４とす９シ る。この回路には％ ３つのスレショルド電圧■１゜■
２及び■３が存在し、それぞれ次式によって与えられる
。
び１４の電圧値をそれぞれＶ、ｚ、 Ｖ、３及びＶｌ４
とし、大きさの関係はＶｌ２〉Ｖｌ３〉Ｖｌ４とす９シ る。この回路には％ ３つのスレショルド電圧■１゜■
２及び■３が存在し、それぞれ次式によって与えられる
。
Ｖ１２＝Ｖ！＋
Ｖｔ ｓ ＝ Ｖ ｔ ＋ ＶＢＢ
Ｖ１４ ＝ （Ｒ８（Ｖｌ ＋Ｖｎｇ ） ＋Ｖｃｃ
Ｒｙ ） ／ （ＲｆＩ＋１１（＠）ただし、Ｒ７，Ｒ
，はそれぞれ抵抗７，８の抵抗値ｓ Ｖｎｇはトランジ
スタのベース・エミッタ間順方向電圧、またＶｘ＜Ｖｚ
＜Ｖ３となるようにＶ、２． Ｖ、３及びＶｌ４を選定
するものとする。入力電圧ＶＩＮが０〜■ｌのときはト
ランジスタ１． トランジスタ５が導通となりトラン
ジスタ６は非導通となるので、トランジスタ３，４は共
に非導通となり出力端子１６．１７はともにＬとなる。
Ｒｙ ） ／ （ＲｆＩ＋１１（＠）ただし、Ｒ７，Ｒ
，はそれぞれ抵抗７，８の抵抗値ｓ Ｖｎｇはトランジ
スタのベース・エミッタ間順方向電圧、またＶｘ＜Ｖｚ
＜Ｖ３となるようにＶ、２． Ｖ、３及びＶｌ４を選定
するものとする。入力電圧ＶＩＮが０〜■ｌのときはト
ランジスタ１． トランジスタ５が導通となりトラン
ジスタ６は非導通となるので、トランジスタ３，４は共
に非導通となり出力端子１６．１７はともにＬとなる。
■１〜■２のときは、トランジスタ１は導通状態にあり
トランジスタ６が導通となりトランジスタ５は非導通と
なりトランジスタ３．４の差動増幅器の共通エミッタに
電流が供給され、トランジスタ３が導通するので、出力
端子１６．１７はそれぞれり、Ｈとなる。■２〜ｖ３の
ときは、トランジスタ１．トランジスタ６は導通状態に
あるが、トランジスタ４が導通しトランジスタ３が非導
通となるので出力端子１６．１７はそれぞれＨ，Ｌとな
る。■３〜ｖｃｃのときは、トランジスタ１が非導通と
なり、トランジスタ２が導通し、トランジスタ６、トラ
ンジスタ４は導通状態にあるので出力端子１６．１７は
共にＨとなる。以上のようすを第４図に示す。このよう
に前記第２図、第４図に示すように本発明によれば、４
値入力判別回路において定電流源を必要とせず電流源と
なる枝も２本で済むので省電力化がはかれかつ、出力信
号の状態が入力の最大値と最小値において反転しており
、最適な出力信号を得ることができる。
トランジスタ６が導通となりトランジスタ５は非導通と
なりトランジスタ３．４の差動増幅器の共通エミッタに
電流が供給され、トランジスタ３が導通するので、出力
端子１６．１７はそれぞれり、Ｈとなる。■２〜ｖ３の
ときは、トランジスタ１．トランジスタ６は導通状態に
あるが、トランジスタ４が導通しトランジスタ３が非導
通となるので出力端子１６．１７はそれぞれＨ，Ｌとな
る。■３〜ｖｃｃのときは、トランジスタ１が非導通と
なり、トランジスタ２が導通し、トランジスタ６、トラ
ンジスタ４は導通状態にあるので出力端子１６．１７は
共にＨとなる。以上のようすを第４図に示す。このよう
に前記第２図、第４図に示すように本発明によれば、４
値入力判別回路において定電流源を必要とせず電流源と
なる枝も２本で済むので省電力化がはかれかつ、出力信
号の状態が入力の最大値と最小値において反転しており
、最適な出力信号を得ることができる。
次に他の実施例を第５図に示す。前記第２図との相違点
のみ記すと前記第２図の抵抗７． ８． ９の代わりに
ダイオード２５．定′亀流源２３．２４を接続し、トラ
ンジスタ５のコレクタをトランジスタ３．４の共通エミ
ッタに接続し、トランジスタ６のコレクタに抵抗２９を
接続し出力端子１６とする。トランジスタ２，４のコレ
クタを共通として抵抗２８を接続して出力端子１７とす
る。
のみ記すと前記第２図の抵抗７． ８． ９の代わりに
ダイオード２５．定′亀流源２３．２４を接続し、トラ
ンジスタ５のコレクタをトランジスタ３．４の共通エミ
ッタに接続し、トランジスタ６のコレクタに抵抗２９を
接続し出力端子１６とする。トランジスタ２，４のコレ
クタを共通として抵抗２８を接続して出力端子１７とす
る。
前記第５図の動作説明をする。各差動増幅器の基準・電
圧１２，２６，２７をそれぞれＶｌ２． ｙ２６゜■
２７トスル。Ｖｌ２ ＝Ｖ ｓ、 Ｖ２６ ＝Ｖ １
＋ＶｎＥ、Ｖ２ｙ＝Ｖ ２ ＋ ２ ＶＢＥ、 Ｖ
ｌ（Ｖ ２ ＜Ｖ ｓという式によ９一 つてｔ入力電圧ＶＩＮのスレツショ）レド電圧Ｖ １゜
■２及び■３が定まる。その場合における出力の状態も
前記ｑ１１； ４図と同一になることは改めて説明する
までもない。したがって前記第５図の他の実施例におい
ても前記第２図の一実施例と同様の効果があるものであ
る。
圧１２，２６，２７をそれぞれＶｌ２． ｙ２６゜■
２７トスル。Ｖｌ２ ＝Ｖ ｓ、 Ｖ２６ ＝Ｖ １
＋ＶｎＥ、Ｖ２ｙ＝Ｖ ２ ＋ ２ ＶＢＥ、 Ｖ
ｌ（Ｖ ２ ＜Ｖ ｓという式によ９一 つてｔ入力電圧ＶＩＮのスレツショ）レド電圧Ｖ １゜
■２及び■３が定まる。その場合における出力の状態も
前記ｑ１１； ４図と同一になることは改めて説明する
までもない。したがって前記第５図の他の実施例におい
ても前記第２図の一実施例と同様の効果があるものであ
る。
以上本発明によれば、４値入力判別のための電流
子回路において省電力化及びに最適な出力信号を与える
ことが比較的簡単な回路ででき、さらに４値入力とした
ことにより入力端子の増加なしに４値の判別が可能であ
り、集積回路化に適するものである。なお説明はＰＮＰ
トランジスターにて行なったがＮＰＮＩ−ランジスタで
も全く同様な効果が得られる。又、・成界効果トランジ
スタを用いて構成できることもいうまでもない。
ことが比較的簡単な回路ででき、さらに４値入力とした
ことにより入力端子の増加なしに４値の判別が可能であ
り、集積回路化に適するものである。なお説明はＰＮＰ
トランジスターにて行なったがＮＰＮＩ−ランジスタで
も全く同様な効果が得られる。又、・成界効果トランジ
スタを用いて構成できることもいうまでもない。
第１図は従来の４値入力判別回路の回路接続図。
第２図は本発明の一実施例を示す回路接続図、第３図は
前記第１図の入出力関係を示す図、第４図１０− は前記第２図の入出力関係を示す図、第５図は本発明の
他の実施例を示す回路接続図である。 １〜６・・・・・・トランジスタ、７〜１１・・曲抵抗
。 １２〜１４．１８，１９，２７．２６・・開基準電圧、
２０〜２４・・量定電流源Ｓ ２５・叩・ダイオード、
１５・・・・・・入力端子％ １６．１７・・聞出刃端
子。 １１−
前記第１図の入出力関係を示す図、第４図１０− は前記第２図の入出力関係を示す図、第５図は本発明の
他の実施例を示す回路接続図である。 １〜６・・・・・・トランジスタ、７〜１１・・曲抵抗
。 １２〜１４．１８，１９，２７．２６・・開基準電圧、
２０〜２４・・量定電流源Ｓ ２５・叩・ダイオード、
１５・・・・・・入力端子％ １６．１７・・聞出刃端
子。 １１−
Claims (1)
- 【特許請求の範囲】 それぞれ２つのトランジスタよりなる第１．第２及び第
３の差動増幅器を有し、前記第１の差動増幅器を構成す
るトランジスタ対の共通接点を前記第２の差動増幅器の
一方の入力に接続し、前記第１の差動増幅器の前記共通
接点をレベルシフトして前記第３０差動増幅器の一方の
入力に接続し。 前記ｇｔの差動増幅器の一方の入力を入力端子に接続し
、前記第１．第２及び第３の差動増幅器の他方の入力に
バイアス電圧を印加し、前記第３の差動増幅器の一方の
出力を前記第２の差動増幅器を構成するトランジスタ対
の共通接点に接続し、前記第３の差動増幅器を構成する
トランジスタ対の共通接点に電流源を与え、前記弗ｌ、
第２及び第３０差動増幅器の出力の少なくとも２つ以上
を共通接続して第１の出力端子とし、かつ前記第１゜第
２及び第３の差動増−幅器の他の出力のうち少なくとも
１つをｒ第２の出力端子としたことを特徴とする４値入
力判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087301A JPS59212031A (ja) | 1983-05-18 | 1983-05-18 | ４値入力判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58087301A JPS59212031A (ja) | 1983-05-18 | 1983-05-18 | ４値入力判別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59212031A true JPS59212031A (ja) | 1984-11-30 |
| JPH0410767B2 JPH0410767B2 (ja) | 1992-02-26 |
Family
ID=13911000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58087301A Granted JPS59212031A (ja) | 1983-05-18 | 1983-05-18 | ４値入力判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59212031A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0357111A2 (de) * | 1988-08-02 | 1990-03-07 | Philips Patentverwaltung GmbH | Schaltungsanordnung zur Detektion von Spannungen aus mehreren Spannungsbereichen |
| WO2010089983A1 (ja) * | 2009-02-06 | 2010-08-12 | 独立行政法人科学技術振興機構 | マルチヒステリシス電圧制御電流源システム |
-
1983
- 1983-05-18 JP JP58087301A patent/JPS59212031A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0357111A2 (de) * | 1988-08-02 | 1990-03-07 | Philips Patentverwaltung GmbH | Schaltungsanordnung zur Detektion von Spannungen aus mehreren Spannungsbereichen |
| EP0357111A3 (de) * | 1988-08-02 | 1990-10-31 | Philips Patentverwaltung GmbH | Schaltungsanordnung zur Detektion von Spannungen aus mehreren Spannungsbereichen |
| WO2010089983A1 (ja) * | 2009-02-06 | 2010-08-12 | 独立行政法人科学技術振興機構 | マルチヒステリシス電圧制御電流源システム |
| EP2395663A1 (en) * | 2009-02-06 | 2011-12-14 | Japan Science And Technology Agency | Multi-hysteresis voltage controlled current source system |
| JP5158818B2 (ja) * | 2009-02-06 | 2013-03-06 | 独立行政法人科学技術振興機構 | マルチヒステリシス電圧制御電流源システム |
| EP2395663A4 (en) * | 2009-02-06 | 2013-10-09 | Japan Science & Tech Agency | VOLTAGE CONTROLLED MULTIHYSTERESIS POWER SOURCE SYSTEM |
| US8648584B2 (en) | 2009-02-06 | 2014-02-11 | Japan Science And Technology Agency | Multi-hysteresis voltage controlled current source system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410767B2 (ja) | 1992-02-26 |
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