JPS6412417B2 - - Google Patents
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- Publication number
- JPS6412417B2 JPS6412417B2 JP56125547A JP12554781A JPS6412417B2 JP S6412417 B2 JPS6412417 B2 JP S6412417B2 JP 56125547 A JP56125547 A JP 56125547A JP 12554781 A JP12554781 A JP 12554781A JP S6412417 B2 JPS6412417 B2 JP S6412417B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- terminal
- power supply
- current
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000009877 rendering Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
Landscapes
- Logic Circuits (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
【発明の詳細な説明】
本発明はハイ、ロー電圧及びハイインピーダン
スの３状態を呈する出力回路、あるいは電流流
出、電流流入及び電流ストツプの３状態を呈する
出力回路に関する。
スの３状態を呈する出力回路、あるいは電流流
出、電流流入及び電流ストツプの３状態を呈する
出力回路に関する。
従来から、ハイ／ロー電圧又は電流流出／流入
の２状態を呈する出力回路は数多くあるが、これ
らを複数個同一点に接続する場合等においては、
出力が競合してしまうため、１つのみを２状態可
能とし、他をハイインピーダンスとする手法がデ
ジタル回路等で用いられている。また、３状態回
路はサンプルホールド回路や台形波発生回路等に
も用いられている。
の２状態を呈する出力回路は数多くあるが、これ
らを複数個同一点に接続する場合等においては、
出力が競合してしまうため、１つのみを２状態可
能とし、他をハイインピーダンスとする手法がデ
ジタル回路等で用いられている。また、３状態回
路はサンプルホールド回路や台形波発生回路等に
も用いられている。
第１図は従来の２状態を呈する出力回路の例で
ある。入力端子１にはパルス信号が入力される。
２，３は差動的に動作するトランジスタ対で、定
電流源４の電流を入力端子１によつてトランジス
タ３を介して直接出力端子９へ流出させるか、あ
るいはトランジスタ２を介して、トランジスタ６
のベースへ電流を供給するかを切りかえる。トラ
ンジスタ６は電流反転アンプで、トランジスタ２
が導通のとき、出力端子９より電流を流入させる
機能をもつ。７はバイアス電源、８は電源、５は
リークバイパス用の抵抗である。
ある。入力端子１にはパルス信号が入力される。
２，３は差動的に動作するトランジスタ対で、定
電流源４の電流を入力端子１によつてトランジス
タ３を介して直接出力端子９へ流出させるか、あ
るいはトランジスタ２を介して、トランジスタ６
のベースへ電流を供給するかを切りかえる。トラ
ンジスタ６は電流反転アンプで、トランジスタ２
が導通のとき、出力端子９より電流を流入させる
機能をもつ。７はバイアス電源、８は電源、５は
リークバイパス用の抵抗である。
かかる従来の出力回路は、入力端子１の入力信
号に応じてハイの電圧とローの電圧の２種類の出
力状態しか得られない。ハイ・インピーダンスの
出力状態を必要とする回路には適用できない。
号に応じてハイの電圧とローの電圧の２種類の出
力状態しか得られない。ハイ・インピーダンスの
出力状態を必要とする回路には適用できない。
本発明の目的はわずかな素子の追加で３出力状
態を得ることのできる出力回路を得ることにあ
る。
態を得ることのできる出力回路を得ることにあ
る。
本発明による出力回路は、第１および第２の電
源端子と、第１および第２の入力端子と、出力端
子と、制御端子と、前記第１の電源端子に接続さ
れた一端を有する電流源と、前記電流源の他端に
接続されたエミツタおよび前記第１の入力端子に
接続されたベースを有する第１のトランジスタ
と、前記電流源の他端に接続されたエミツタ、前
記第２の入力端子に接続されたベースおよび前記
出力端子に接続されたコレクタを有する第２のト
ランジスタと、前記出力端子および前記第２の電
源端子間に接続されたコレクタ−エミツタ電流路
を有する第３のトランジスタと、前記第１のトラ
ンジスタのコレクタならびに前記第３のトランジ
スタのベースおよびエミツタに接続され前記第１
のトランジスタが導通状態のときに前記第３のト
ランジスタを導通状態とする手段と、前記電流源
の他端および前記第２の電源端子間に接続された
コレクタ−エミツタ電流路および前記制御端子に
接続されたベースを有する第４のトランジスタを
備え、前記第４のトランジスタは、前記制御端子
に供給される制御信号が第１の電圧レベルのとき
は導通して前記電流源の電流を前記第２の電源端
子に側路し、前記制御信号が第２の電位レベルの
ときは遮断状態となつて前記電流源の電流が前記
第１および第２のトランジスタのエミツタ共通結
合点に供給されることを許可することを特徴とす
る。
源端子と、第１および第２の入力端子と、出力端
子と、制御端子と、前記第１の電源端子に接続さ
れた一端を有する電流源と、前記電流源の他端に
接続されたエミツタおよび前記第１の入力端子に
接続されたベースを有する第１のトランジスタ
と、前記電流源の他端に接続されたエミツタ、前
記第２の入力端子に接続されたベースおよび前記
出力端子に接続されたコレクタを有する第２のト
ランジスタと、前記出力端子および前記第２の電
源端子間に接続されたコレクタ−エミツタ電流路
を有する第３のトランジスタと、前記第１のトラ
ンジスタのコレクタならびに前記第３のトランジ
スタのベースおよびエミツタに接続され前記第１
のトランジスタが導通状態のときに前記第３のト
ランジスタを導通状態とする手段と、前記電流源
の他端および前記第２の電源端子間に接続された
コレクタ−エミツタ電流路および前記制御端子に
接続されたベースを有する第４のトランジスタを
備え、前記第４のトランジスタは、前記制御端子
に供給される制御信号が第１の電圧レベルのとき
は導通して前記電流源の電流を前記第２の電源端
子に側路し、前記制御信号が第２の電位レベルの
ときは遮断状態となつて前記電流源の電流が前記
第１および第２のトランジスタのエミツタ共通結
合点に供給されることを許可することを特徴とす
る。
次に図面を参照して本発明をより詳細に説明す
る。
る。
第２図は本発明の一実施例を示したもので、第
１図と同一のものには同一の番号を付してある。
１図と同一のものには同一の番号を付してある。
定電流源４とPNPトランジスタ２，３と抵抗
５とNPNトランジスタ６と基準電圧７とは、端
子１を入力端子とし、端子９を出力端子とし、電
源８で駆動される通常の差動増幅回路を構成して
いる。
５とNPNトランジスタ６と基準電圧７とは、端
子１を入力端子とし、端子９を出力端子とし、電
源８で駆動される通常の差動増幅回路を構成して
いる。
端子１１は２状態出力←→ハイインピーダンス切
換信号入力端子であり、１０はスイツチング用ト
ランジスタである。端子１１がローのときはトラ
ンジスタ１０は非導通となり、第１図と全く同一
の動作をする。端子１１がハイのとき、トランジ
スタ１Ｄが導通し、そのコレクタ電位はほぼエミ
ツタ電位にひとしくなる。このためトランジスタ
２，３のベースエミツタ間電圧は０又は逆バイア
スになりともに非導通となる。このためトランジ
スタ６にベース電流が供給されないため、トラン
ジスタ６も非導通となる。よつて出力端子９はハ
イインピーダンスの出力状態となる。
換信号入力端子であり、１０はスイツチング用ト
ランジスタである。端子１１がローのときはトラ
ンジスタ１０は非導通となり、第１図と全く同一
の動作をする。端子１１がハイのとき、トランジ
スタ１Ｄが導通し、そのコレクタ電位はほぼエミ
ツタ電位にひとしくなる。このためトランジスタ
２，３のベースエミツタ間電圧は０又は逆バイア
スになりともに非導通となる。このためトランジ
スタ６にベース電流が供給されないため、トラン
ジスタ６も非導通となる。よつて出力端子９はハ
イインピーダンスの出力状態となる。
このように本発明によればトランジスタ１ケの
みの追加で容易に３状態出力回路が実現でき工業
上の効果は大きい。また回路を付加したにもかか
わらず、あらたな電源電流の増加はなく（定電流
４を分流させるだけだから）、よつて省電力回路
に最適である。
みの追加で容易に３状態出力回路が実現でき工業
上の効果は大きい。また回路を付加したにもかか
わらず、あらたな電源電流の増加はなく（定電流
４を分流させるだけだから）、よつて省電力回路
に最適である。
第３図は本発明の他の実施例である。トランジ
スタ２，３，６，９は第１〜２図と逆極性となつ
ているが、第２図と電流の方向が逆になつている
以外全く同じである。なおダイオード５′はトラ
ンジスタ６のベース電流をバイパスするためトラ
ンジスタ６のベース電流が制限されて、トランジ
スタ６は導通時定電流動作となる。抵抗４′は定
電流源を抵抗におきかえたもので、回路の簡略化
が計れる。本実施例によれば出力としてほぼ電源
電圧までを利用可能な利点もある。
スタ２，３，６，９は第１〜２図と逆極性となつ
ているが、第２図と電流の方向が逆になつている
以外全く同じである。なおダイオード５′はトラ
ンジスタ６のベース電流をバイパスするためトラ
ンジスタ６のベース電流が制限されて、トランジ
スタ６は導通時定電流動作となる。抵抗４′は定
電流源を抵抗におきかえたもので、回路の簡略化
が計れる。本実施例によれば出力としてほぼ電源
電圧までを利用可能な利点もある。
第１図は従来の２状態出力回路を示す回路図、
第２図及び第３図は本発明の各実施例を示す回路
図である。 １……入力端子、２，３……差動トランジスタ
対、４，４′……電流供給手段、５……抵抗、
５′……ダイオード、６……トランジスタ、７…
…バイアス電圧源、８……電源、９……出力端
子、１０……トランジスタ、１１……切換入力端
子。
第２図及び第３図は本発明の各実施例を示す回路
図である。 １……入力端子、２，３……差動トランジスタ
対、４，４′……電流供給手段、５……抵抗、
５′……ダイオード、６……トランジスタ、７…
…バイアス電圧源、８……電源、９……出力端
子、１０……トランジスタ、１１……切換入力端
子。
Claims (1)
- １ 第１および第２の電源端子と、第１および第
２の入力端子と、出力端子と、制御端子と、前記
第１の電源端子に接続された一端を有する電流源
と、前記電流源の他端に接続されたエミツタおよ
び前記第１の入力端子に接続されたベースを有す
る第１のトランジスタと、前記電流源の他端に接
続されたエミツタ、前記第２の入力端子に接続さ
れたベースおよび前記出力端子に接続されたコレ
クタを有する第２のトランジスタと、前記出力端
子および前記第２の電源端子間に接続されたコレ
クタ−エミツタ電流路を有する第３のトランジス
タと、前記第１のトランジスタのコレクタならび
に前記第３のトランジスタのベースおよびエミツ
タに接続され前記第１のトランジスタが導通状態
のときに前記第３のトランジスタを導通状態とす
る手段と、前記電流源の他端および前記第２の電
源端子間に接続されたコレクタ−エミツタ電流路
および前記制御端子に接続されたベースを有する
第４のトランジスタとを備え、前記第４のトラン
ジスタは、前記制御端子に供給される制御信号が
第１の電圧レベルのときは導通して前記電流源の
電流を前記第２の電源端子に側路し、前記制御信
号が第２の電位レベルのときは遮断状態となつて
前記電流源の電流が前記第１および第２のトラン
ジスタのエミツタ共通結合点に供給されることを
許可することを特徴とする３状態出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125547A JPS5827437A (ja) | 1981-08-11 | 1981-08-11 | ３状態出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125547A JPS5827437A (ja) | 1981-08-11 | 1981-08-11 | ３状態出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827437A JPS5827437A (ja) | 1983-02-18 |
| JPS6412417B2 true JPS6412417B2 (ja) | 1989-02-28 |
Family
ID=14912895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56125547A Granted JPS5827437A (ja) | 1981-08-11 | 1981-08-11 | ３状態出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827437A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817319B2 (ja) * | 1987-09-24 | 1996-02-21 | 株式会社日立製作所 | ３ステート回路及びそれを用いた出力回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS537332A (en) * | 1976-07-09 | 1978-01-23 | Konishiroku Photo Ind Co Ltd | Introducing and displaying device for open f value of lens |
| US4167727A (en) * | 1977-07-08 | 1979-09-11 | Motorola, Inc. | Logic circuits incorporating a dual function input |
-
1981
- 1981-08-11 JP JP56125547A patent/JPS5827437A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5827437A (ja) | 1983-02-18 |
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