JPH0310200B2 - - Google Patents
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- Publication number
- JPH0310200B2 JPH0310200B2 JP59246503A JP24650384A JPH0310200B2 JP H0310200 B2 JPH0310200 B2 JP H0310200B2 JP 59246503 A JP59246503 A JP 59246503A JP 24650384 A JP24650384 A JP 24650384A JP H0310200 B2 JPH0310200 B2 JP H0310200B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- circuit
- power supply
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005070 sampling Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、高速なサンプルホールド回路に用
いられるスイツチ回路に関する。
いられるスイツチ回路に関する。
［発明の技術的背景とその問題点］
高速化を図つたサンプルホールド回路として、
本出願人による特願昭58−211879号、「サンプ
ル・ホールド回路」にスイツチ回路部の基本構成
が提案されている。しかし、スイツチ回路部を電
圧駆動形に構成しているため、高速動作が期待で
きる反面、大きな電力を必要とし、IC化がしに
くかつたり回路構成が複雑となるなど改良の余地
があつた。
本出願人による特願昭58−211879号、「サンプ
ル・ホールド回路」にスイツチ回路部の基本構成
が提案されている。しかし、スイツチ回路部を電
圧駆動形に構成しているため、高速動作が期待で
きる反面、大きな電力を必要とし、IC化がしに
くかつたり回路構成が複雑となるなど改良の余地
があつた。
［発明の目的］
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、IC化がしや
すく、回路構成を簡単化できるとともに、高速動
作性を損うことのないすぐれたサンプルホールド
回路用スイツチ回路を提供することである。
もので、その目的とするところは、IC化がしや
すく、回路構成を簡単化できるとともに、高速動
作性を損うことのないすぐれたサンプルホールド
回路用スイツチ回路を提供することである。
［発明の概要］
すなわち、この発明においては、上記の目的を
達成するために、サンプルホールド回路のスイツ
チ回路部を電流駆動形に構成したもので、電流駆
動形のスイツチ回路は構成が簡単であるが高速性
には限界があるため、サンプル状態からホールド
状態に切換える時に、サンプル状態に供給してい
た電流とは逆方向に電流を供給することにより、
高速性を確保している。
達成するために、サンプルホールド回路のスイツ
チ回路部を電流駆動形に構成したもので、電流駆
動形のスイツチ回路は構成が簡単であるが高速性
には限界があるため、サンプル状態からホールド
状態に切換える時に、サンプル状態に供給してい
た電流とは逆方向に電流を供給することにより、
高速性を確保している。
［発明の実施例］
以下、この発明の一実施例について、図面を参
照して説明する。入力信号SAが供給される入力
端子１１には、NPN形のトランジスタＱ１およ
びPNP形のトランジスタＱ２のベースがそれぞ
れ接続される。上記トランジスタＱ１のコレクタ
には、電源Vccライン１０が接続され、エミツタ
には電流源１２を介して接地点が接続される。ま
た、上記トランジスタＱ２のエミツタには電流源
１３を介して上記電源Vccライン１０が接続さ
れ、コレクタは接地される。上記電源Vccライン
１０と接地点間には、NPN形のトランジスタＱ
３、抵抗Ｒ１，Ｒ２およびPNP形のトランジス
タＱ４がそれぞれ直列接続される。上記トランジ
スタＱ３のベースには上記トランジスタＱ２のエ
ミツタが接続され、上記トランジスタＱ４のベー
スには上記トランジスタＱ１のエミツタが接続さ
れる。上記トランジスタＱ４のベースと電源Vcc
ライン１０の間には電流源１４が設けられ、上記
トランジスタＱ３のベースと接地点間には電流源
１５が設けられる。上記トランジスタＱ３のベー
スには、ダイオードＤ１のカソードが接続され、
このダイオードＤ１のアノードには電源Ｖ１の正
極が接続される。上記トランジスタＱ４のベース
にはダイオードＤ２のアノードが接続され、この
ダイオードＤ２のカソードには電源Ｖ２の正極が
接続される。これら電源Ｖ１，Ｖ２の負極はそれ
ぞれ接地点に接続される。そして、上記電流源１
２〜１５はそれぞれ制御信号CSが供給されるコ
ントロール回路１７の出力によつて制御され、上
記抵抗Ｒ１とＲ２との接続点に接続された出力端
子１６から出力信号OUTを得るようにして成る。
照して説明する。入力信号SAが供給される入力
端子１１には、NPN形のトランジスタＱ１およ
びPNP形のトランジスタＱ２のベースがそれぞ
れ接続される。上記トランジスタＱ１のコレクタ
には、電源Vccライン１０が接続され、エミツタ
には電流源１２を介して接地点が接続される。ま
た、上記トランジスタＱ２のエミツタには電流源
１３を介して上記電源Vccライン１０が接続さ
れ、コレクタは接地される。上記電源Vccライン
１０と接地点間には、NPN形のトランジスタＱ
３、抵抗Ｒ１，Ｒ２およびPNP形のトランジス
タＱ４がそれぞれ直列接続される。上記トランジ
スタＱ３のベースには上記トランジスタＱ２のエ
ミツタが接続され、上記トランジスタＱ４のベー
スには上記トランジスタＱ１のエミツタが接続さ
れる。上記トランジスタＱ４のベースと電源Vcc
ライン１０の間には電流源１４が設けられ、上記
トランジスタＱ３のベースと接地点間には電流源
１５が設けられる。上記トランジスタＱ３のベー
スには、ダイオードＤ１のカソードが接続され、
このダイオードＤ１のアノードには電源Ｖ１の正
極が接続される。上記トランジスタＱ４のベース
にはダイオードＤ２のアノードが接続され、この
ダイオードＤ２のカソードには電源Ｖ２の正極が
接続される。これら電源Ｖ１，Ｖ２の負極はそれ
ぞれ接地点に接続される。そして、上記電流源１
２〜１５はそれぞれ制御信号CSが供給されるコ
ントロール回路１７の出力によつて制御され、上
記抵抗Ｒ１とＲ２との接続点に接続された出力端
子１６から出力信号OUTを得るようにして成る。
次に、上記のような構成において動作を説明す
る。まずサンプル状態においては、上記コントロ
ール回路１７の出力により電流源１２，１３が選
択され、これら電流源１２，１３から回路に電流
が供給される。この時、電流源１４，１５からの
電流の供給を停止しているので、この回路は高速
のバツフアアンプとして働き、トランジスタＱ
１，Ｑ２のベースに供給される入力信号SAを増
幅した信号が上記出力端子１６から出力信号
OUTとして出力される。一方、ホールド状態で
は、コントロール回路１７より上記電流源１４，
１５が選択され、上記トランジスタＱ１〜Ｑ４が
逆バイアスとなつて全てオフ状態となるので、上
記出力端子１６に接続された負荷容量（図示しな
い）により、サンプリングした電位が保持され
る。なお、上記電源Ｖ１，Ｖ２はそれぞれ電圧ク
ランプ用のもので、Ｖ１は入力信号SAより低い
電圧、Ｖ２は高い電圧に設定する。上記ダイオー
ドＤ１、電源Ｖ１、およびダイオードＤ２、電源
Ｖ２はそれぞれクランプ回路を構成しており、電
流源１４，１５が選択された場合にこれらの電流
源が飽和ないようにするためのものである。ま
た、抵抗Ｒ１，Ｒ２は必ずしも必要ではないが、
サンプル状態において入力信号SAが急に立ち上
がつた（あるいは立ち下がつた）場合のリンギン
グ防止用である。
る。まずサンプル状態においては、上記コントロ
ール回路１７の出力により電流源１２，１３が選
択され、これら電流源１２，１３から回路に電流
が供給される。この時、電流源１４，１５からの
電流の供給を停止しているので、この回路は高速
のバツフアアンプとして働き、トランジスタＱ
１，Ｑ２のベースに供給される入力信号SAを増
幅した信号が上記出力端子１６から出力信号
OUTとして出力される。一方、ホールド状態で
は、コントロール回路１７より上記電流源１４，
１５が選択され、上記トランジスタＱ１〜Ｑ４が
逆バイアスとなつて全てオフ状態となるので、上
記出力端子１６に接続された負荷容量（図示しな
い）により、サンプリングした電位が保持され
る。なお、上記電源Ｖ１，Ｖ２はそれぞれ電圧ク
ランプ用のもので、Ｖ１は入力信号SAより低い
電圧、Ｖ２は高い電圧に設定する。上記ダイオー
ドＤ１、電源Ｖ１、およびダイオードＤ２、電源
Ｖ２はそれぞれクランプ回路を構成しており、電
流源１４，１５が選択された場合にこれらの電流
源が飽和ないようにするためのものである。ま
た、抵抗Ｒ１，Ｒ２は必ずしも必要ではないが、
サンプル状態において入力信号SAが急に立ち上
がつた（あるいは立ち下がつた）場合のリンギン
グ防止用である。
第２図は、上記第１図の回路の具体的な構成例
を示している。図において、前記第１図に対応す
る部分には同じ符号を付す。第２図における
NPN形のトランジスタＱ５と抵抗Ｒ３は電流源
１２に、PNP形のトランジスタＱ６と抵抗Ｒ４
は電流源１３に、PNP形のトランジスタＱ７と
抵抗Ｒ５は電流源１４に、NPN形のトランジス
タＱ８と抵抗Ｒ６は電流源１５にそれぞれ対応し
ている。上記トランジスタＱ５、抵抗Ｒ３と
NPN形のトランジスタＱ９、抵抗Ｒ７，Ｒ８は
第１のカレントミラー回路を構成しており、上記
トランジスタＱ６、抵抗Ｒ４とPNP形のトラン
ジスタＱ１０、抵抗Ｒ９，Ｒ１０は第２のカレン
トミラー回路を構成している。また同様に上記ト
ランジスタＱ７、抵抗Ｒ５とPNP形のトランジ
スタＱ１１、抵抗Ｒ１１，Ｒ１２、および上記ト
ランジスタＱ８、抵抗Ｒ６とNPN形のトランジ
スタＱ１２、抵抗Ｒ１３，Ｒ１４とがそれぞれ、
第３、第４のカレントミラー回路を構成してい
る。逆相の制御信号CSa，CSbがそれぞれ供給さ
れるPNP形のトランジスタＱ１３，Ｑ１４は、
電流源１８からの電流を上記第１のカレントミラ
ー回路に供給するか、第４のカレントミラー回路
に供給するかを決定するためのもので、制御信号
CSa，CSbがそれぞれ供給されるNPN形のトラ
ンジスタＱ１５，Ｑ１６は、電流源１９の電流を
上記第２のカレントミラー回路に供給するか、第
３のカレントミラー回路に供給するかを決定する
ためのものである。なお、Ｒ１５〜Ｒ１８はそれ
ぞれ負荷抵抗である。
を示している。図において、前記第１図に対応す
る部分には同じ符号を付す。第２図における
NPN形のトランジスタＱ５と抵抗Ｒ３は電流源
１２に、PNP形のトランジスタＱ６と抵抗Ｒ４
は電流源１３に、PNP形のトランジスタＱ７と
抵抗Ｒ５は電流源１４に、NPN形のトランジス
タＱ８と抵抗Ｒ６は電流源１５にそれぞれ対応し
ている。上記トランジスタＱ５、抵抗Ｒ３と
NPN形のトランジスタＱ９、抵抗Ｒ７，Ｒ８は
第１のカレントミラー回路を構成しており、上記
トランジスタＱ６、抵抗Ｒ４とPNP形のトラン
ジスタＱ１０、抵抗Ｒ９，Ｒ１０は第２のカレン
トミラー回路を構成している。また同様に上記ト
ランジスタＱ７、抵抗Ｒ５とPNP形のトランジ
スタＱ１１、抵抗Ｒ１１，Ｒ１２、および上記ト
ランジスタＱ８、抵抗Ｒ６とNPN形のトランジ
スタＱ１２、抵抗Ｒ１３，Ｒ１４とがそれぞれ、
第３、第４のカレントミラー回路を構成してい
る。逆相の制御信号CSa，CSbがそれぞれ供給さ
れるPNP形のトランジスタＱ１３，Ｑ１４は、
電流源１８からの電流を上記第１のカレントミラ
ー回路に供給するか、第４のカレントミラー回路
に供給するかを決定するためのもので、制御信号
CSa，CSbがそれぞれ供給されるNPN形のトラ
ンジスタＱ１５，Ｑ１６は、電流源１９の電流を
上記第２のカレントミラー回路に供給するか、第
３のカレントミラー回路に供給するかを決定する
ためのものである。なお、Ｒ１５〜Ｒ１８はそれ
ぞれ負荷抵抗である。
上記のような構成においてて、サンプル時には
制御信号CSaが“１”レベル、CSbが“０”レベ
ルとなる。これによつて、トランジスタＱ１４，
Ｑ１５がオン状態なり（この時トランジスタＱ１
３，Ｑ１６はオフする）、第１、第２のカレント
ミラー回路に電流が流れる。従つて、トランジス
タＱ９に流れる電流と同じ電流がトランジスタＱ
５を流れるとともに、トランジスタＱ１０を流れ
る電流と同じ電流がトランジスタＱ６を流れて入
力信号SAのサンプリングが行われる。この時、
トランジスタＱ７，Ｑ８はオフ状態となつてい
る。
制御信号CSaが“１”レベル、CSbが“０”レベ
ルとなる。これによつて、トランジスタＱ１４，
Ｑ１５がオン状態なり（この時トランジスタＱ１
３，Ｑ１６はオフする）、第１、第２のカレント
ミラー回路に電流が流れる。従つて、トランジス
タＱ９に流れる電流と同じ電流がトランジスタＱ
５を流れるとともに、トランジスタＱ１０を流れ
る電流と同じ電流がトランジスタＱ６を流れて入
力信号SAのサンプリングが行われる。この時、
トランジスタＱ７，Ｑ８はオフ状態となつてい
る。
一方、ホールド状態時には、制御信号CSaが
“０”レベル、CSbが“１”レベルとなる。これ
によつて、トランジスタＱ１３，Ｑ１６がオン状
態なり（この時トランジスタＱ１４，Ｑ１５はオ
フする）第３、第４のカレントミラー回路に電流
が流れる。従つて、トランジスタＱ１２に流れる
電流と同じ電流がトランジスタＱ８を流れるとと
もに、トランジスタＱ１１を流れる電流と同じ電
流がトランジスタＱ７を流れて、トランジスタＱ
１〜Ｑ４が全て逆バイアスとなつてオフし、ホー
ルド状態となる。この時、トランジスタＱ５，Ｑ
６はオフ状態となつている。
“０”レベル、CSbが“１”レベルとなる。これ
によつて、トランジスタＱ１３，Ｑ１６がオン状
態なり（この時トランジスタＱ１４，Ｑ１５はオ
フする）第３、第４のカレントミラー回路に電流
が流れる。従つて、トランジスタＱ１２に流れる
電流と同じ電流がトランジスタＱ８を流れるとと
もに、トランジスタＱ１１を流れる電流と同じ電
流がトランジスタＱ７を流れて、トランジスタＱ
１〜Ｑ４が全て逆バイアスとなつてオフし、ホー
ルド状態となる。この時、トランジスタＱ５，Ｑ
６はオフ状態となつている。
このような構成によれば、電流モードのスイツ
チ動作ができるので、IC化が容易であり、サン
プル状態からホールド状態に切換える時に、サン
プル状態で供給していた電流とは逆方向の電流を
供給するので高速性も確保できる。また、低電圧
動作が可能であり、素子数を削減するとともに回
路構成の簡単化も図れる。
チ動作ができるので、IC化が容易であり、サン
プル状態からホールド状態に切換える時に、サン
プル状態で供給していた電流とは逆方向の電流を
供給するので高速性も確保できる。また、低電圧
動作が可能であり、素子数を削減するとともに回
路構成の簡単化も図れる。
［発明の効果］
以上説明したようにこの発明によれば、IC化
がしやすく、回路構成を簡単化できるとともに、
高速動作性を損うことのないすぐれたサンプルホ
ールド回路用スイツチ回路が得られる。
がしやすく、回路構成を簡単化できるとともに、
高速動作性を損うことのないすぐれたサンプルホ
ールド回路用スイツチ回路が得られる。
第１図はこの発明の一実施例に係わるサンプル
ホールド回路用スイツチ回路を説明するための
図、第２図は上記第１図の回路の具体的な構成例
を示す回路図である。 Ｑ１〜Ｑ４……トランジスタ、１１……入力端
子、１２〜１５……電流源、Ｒ１，Ｒ２……抵
抗、１６……出力端子、１７……コントロール回
路、SA……入力信号、OUT……出力信号、Vcc
……電源。
ホールド回路用スイツチ回路を説明するための
図、第２図は上記第１図の回路の具体的な構成例
を示す回路図である。 Ｑ１〜Ｑ４……トランジスタ、１１……入力端
子、１２〜１５……電流源、Ｒ１，Ｒ２……抵
抗、１６……出力端子、１７……コントロール回
路、SA……入力信号、OUT……出力信号、Vcc
……電源。
Claims (1)
- １ ベースが入力端子に接続されコレクタが電源
に接続されるNPN形の第１トランジスタと、上
記第１トランジスタのエミツタと接地点間に設け
られる第１の電流源と、ベースが上記入力端子に
接続されコレクタが接地されるPNP形の第２ト
ランジスタと、上記第２トランジスタのエミツタ
と電源間に設けられる第２の電流源と、上記第２
トランジスタのエミツタにベースが接続されコレ
クタが電源に接続されるNPN形の第３トランジ
スタと、この第３トランジスタのベースと接地点
間に設けられる第３の電源と、上記第１トランジ
スタのエミツタにベースが接続されコレクタが接
地されるPNP形の第４トランジスタと、この第
４トランジスタのベースと電源間に設けられる第
４の電流源と、上記第３、第４トランジスタの各
エミツタ間に直列接続される第１、第２の抵抗
と、上記第１ないし第４の電流源を制御するコン
トロール回路とを具備し、サンプリング時に上記
コントロール回路により上記第１、第２の電流源
を選択し、ホールド時には上記第３、第４の電流
源を選択して上記第１、第２抵抗の接続点から出
力を得る如く構成したことを特徴とするサンプル
ホールド回路用スイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246503A JPS61126694A (ja) | 1984-11-21 | 1984-11-21 | サンプルホ−ルド回路用スイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246503A JPS61126694A (ja) | 1984-11-21 | 1984-11-21 | サンプルホ−ルド回路用スイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61126694A JPS61126694A (ja) | 1986-06-14 |
| JPH0310200B2 true JPH0310200B2 (ja) | 1991-02-13 |
Family
ID=17149363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246503A Granted JPS61126694A (ja) | 1984-11-21 | 1984-11-21 | サンプルホ−ルド回路用スイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126694A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359426U (ja) * | 1986-10-06 | 1988-04-20 | ||
| JPH01296815A (ja) * | 1988-05-25 | 1989-11-30 | Canon Inc | 半導体集積回路 |
-
1984
- 1984-11-21 JP JP59246503A patent/JPS61126694A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61126694A (ja) | 1986-06-14 |
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