KR19980032932A

KR19980032932A - 윈도우 비교기

Info

Publication number: KR19980032932A
Application number: KR1019970053373A
Authority: KR
Inventors: 후지이도모히로
Original assignee: 가네꼬히사시; 닛본덴기가부시끼가이샤
Priority date: 1996-10-18
Filing date: 1997-10-17
Publication date: 1998-07-25
Also published as: GB9722036D0; CN1180959A; US5963062A; JPH10123182A; JP3092529B2; GB2318419A; KR100304773B1; GB2318419B

Abstract

윈도우 비교기는 차동 회로단과 부하 회로단을 포함한다. 차동 회로단은 입력 전압으로부터 한쌍의 차동 전류를 생성하며, 입력 전압이 기준 전압일 때 차동 전류는 최대값 및 최소값을 갖도록 입력 전압에 따라서 변한다. 부하 회로단은 기준 전류 및 차동 전류들 중 선택된 하나에 대응하는 전류로부터 출력 전압을 생성한다. 기준 전류 및 상기 전류가 생성되어 상기 제2 전류가 기준 전류보다 큰지에 따라 전압 범위가 선정 전압 주위에서 결정된다. 윈도우 비교기의 윈도우는 선택된 전류 및 기준 전류를 기초로 형성되고, 출력 전압은 입력 전압이 상기 전압 범위 내에 있는지에 따라 레벨이 변화한다.

Description

윈도우 비교기

본 발명은 일반적으로 반도체 집적 회로에 관한 것이며, 구체적으로는 반도체 집적 회로에 적합한 윈도우(window) 비교기 회로에 관한 것이다.

윈도우 비교기는 입력 전압이 선정 전압 범위(이하, 윈도우로 약칭함) 내에 있는지에 따라 다른 전압 신호를 출력한다. 일반적으로, 이러한 윈도우 비교기는 윈도우를 생성하는 두 개의 연산 증폭기를 포함한다. 더 상세하게는, 제1 연산 증폭기는 입력 전압을 제1 기준 전압과 비교하고 제2 연산 증폭기는 제1 연산 증폭기의 출력을 제2 기준 전압과 비교한다.

그러나, 종래의 윈도우 비교기는 반도체 집적 회로에 적합하지 않다. 즉, 바이폴라 공정을 사용하여 반도체 기판 상에 종래의 윈도우 비교기의 회로 배열을 형성하기가 어렵다.

본 발명의 목적은 바이폴라 공정을 사용함으로써 반도체 기판 상에 형성되는 반도체 집적 회로에 적합한 윈도우 비교기를 제공하는 것이다.

본 발명의 다른 목적은 윈도우 비교기의 윈도우를 형성할 수 있는 윈도우 형성 방법을 제공하는 것이다.

본 발명에 따른 윈도우 비교기의 회로는 제1 회로단과 제2 회로단을 포함한다. 제1 회로단은 입력 전압으로부터 제1 전류를 생성하고, 제1 전류는 입력 전압에 따라 변하여 입력 전압이 선정 전압일 때 제1 전류는 최대값 및 최소값 중 하나를 갖는다. 제2 회로단은 기준 전류와, 제1 전류에 대응하는 제2 전류로부터 출력 전압을 생성한다. 기준 전류 및 제2 전류는 제2 전류가 기준 전류보다 큰지에 따라 전압 범위가 선정 전압 주위에서 결정되도록 생성된다. 즉, 윈도우 비교기의 윈도우는 제2 전류와 기준 전류를 기초로 형성된다. 그러므로, 출력 전압은 입력 전압이 상기 전압 범위 내에 있는지에 따라 레벨이 변한다.

도 1은 본 발명에 따른 제1 실시예를 도시한 회로도.

도 2는 도 1에 도시된 제1 실시예의 차동 입력단을 도시한 회로도.

도 3은 도 2의 차동 입력단에서 각각의 전류 I_C1- I_C4가 입력 전압 V_in에 따라 어떻게 변하는지를 도시한 도면.

도 4는 도 2의 차동 입력단에서 각각의 출력 전류 I₁및 I₂가 입력 전압 V_in에 따라 어떻게 변하는지를 도시한 도면.

도 5는 도 1에 도시된 제1 실시예의 부하 회로를 도시한 회로도.

도 6은 도 5의 부하 회로에서 각각의 전류 I₃- I₅가 입력 전압에 따라 어떻게 변하는지를 도시한 도면.

도 7은 도 1의 제1 실시예에서 출력 전압 V_A가 입력 전압 V_in에 따라 어떻게 변하는지를 도시한 도면.

도 8은 도 1의 제1 실시예에서 반전된 출력 전압 V_B가 입력 전압 V_in에 따라 어떻게 변하는지를 도시한 도면.

도 9는 본 발명에 따른 제2 실시예를 도시한 회로도.

도 10은 도 9에 도시된 제2 실시예의 부하 회로에서 각각의 전류 I₃- I₆가 입력 전압 V_in에 따라 어떻게 변하는지를 도시한 도면.

도 11은 도 9의 제2 실시예에서 출력 전압 V_A및 V_B가 입력 전압 V_in에 따라 어떻게 변하는지를 도시한 도면.

도 12는 본 발명에 따른 제3 실시예를 도시한 회로도.

도 13은 도 12에 도시된 제3 실시예의 부하 회로에서 각각의 전류가 입력 전압 V_in에 따라 어떻게 변하는지를 도시한 도면.

도 14는 도 12의 제3 실시예에서 출력 전압 V_B가 입력 전압 V_in에 띠라 어떻게 변하는지를 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

101 : 정전류원

201 : 윈도우 범위

202 : 나머지 범위

(제1 실시예)

도 1을 참조하면, 윈도우 비교기는 NPN 트랜지스터 Q1-Q4를 포함하는 차동 입력단과 PNP 트랜지스터 Q5-Q8 및 NPN 트랜지스터 Q9-Q11을 포함하는 부하 회로로 구성된다. 차동 입력단은 입력 전압 V_in을 입력하고 출력 전류 I₁및 I₂를 생성한다. 부하 회로는 차동 입력단의 출력 전류 I₁및 I₂로부터 출력 전압 V_A및 반전 출력 전압 V_B를 생성한다.

차동 입력단은 에미터가 정전류원(101)(정전류 I_L1)에 공통으로 접속된 트랜지스터 Q1 및 Q2를 구비한 제1 차동 쌍 회로와 에미터가 정전류원(102)(정전류 I_L2)에 공통으로 접속된 트랜지스터 Q3 및 Q4를 구비한 제2 차동 쌍 회로로 구성된다. 트랜지스터 Q2 및 Q3의 베이스는 상호 접속되고 기준 전압 V_ref가 그것에 인가되며 입력 전압 V_in은 상호 접속된 트래지스터 Q1 및 Q4의 베이스에 인가된다. 또한, 트랜지스터 Q1 및 Q3의 컬렉터는 상호 접속되며 트랜지스터 Q2 및 Q4의 컬렉터도 상호 접속된다.

제1 차동 쌍 회로에서, 트랜지스터 Q1의 에미터 면적 S_E1은 트랜지스터 Q2의 에미터 면적 S_E2와 다르다. 유사하게, 제2 차동 쌍 회로에서, 트랜지스터 Q3의 에미터 면적 S_E3는 트랜지스터 Q4의 에미터 면적 S_E4와 다르다. 여기서, S_E1: S_E2= S_E3: S_E4= a : b(a≠b)이다.

부하 회로는 3개의 전류 미러 회로와 반전 회로로 구성된다. 구체적으로, 제1 전류 미러 회로는 트랜지스터 Q5 및 Q6으로 구성된다. 트랜지스터 Q5의 베이스 및 컬렉터는 상호 접속되고 차동 입력단의 트랜지스터 Q1 및 Q3의 컬렉터에도 접속된다. 트랜지스터 Q5 및 Q6의 베이스는 상호 접속되고 전원 전압 V_CC이 그 에미터들에 인가된다. 그러므로, 트랜지스터 Q5는 트랜지스터 Q6와 함께 전류 미러 회로를 형성한다. 유사하게, 제2 전류 미러 회로는 트랜지스터 Q7 및 Q8로 구성된다. 트랜지스터 Q7의 베이스 및 컬렉터는 상호 접속되고 차동 입력단의 트랜지스터 Q2 및 Q4의 컬렉터에도 접속된다. 트랜지스터 Q7 및 Q8의 베이스는 상호 접속되고 전원 전압 V_CC가 그 에미터들에 인가된다. 그러므로, 트랜지스터 Q7은 트랜지스터 Q8과 함께 제2 전류 미러 회로를 형성한다.

제1 전류 미러 회로에서, 트랜지스터 Q5의 에미터 면적 S_E5는 트랜지스터 Q6의 에미터 면적 Q_E6와 다르다. 여기서, S_E5: S_E6= c : d(c≠d)이다. 유사하게, 제2 전류 미러 회로에서, 트랜지스터 Q7의 에미터 면적 S_E7은 트랜지스터 Q8의 에미터 면적 S_E8과 다르다. 여기서 S_E7: S_E8= e : f(e≠f)이다.

제3 전류 미러 회로는 트랜지스터 Q9 및 Q10으로 구성된다. 트랜지스터 Q9의 베이스 및 컬렉터는 상호 접속되고 제2 전류 미러 회로의 트랜지스터 Q8의 컬렉터에도 접속된다. 트랜지스터 Q10의 컬렉터는 제1 전류 미러 회로의 트랜지스터 Q6의 컬렉터에 접속된다. 트랜지스터 Q9 및 Q10의 베이스는 상호 접속되고 그 에미터들은 접지된다. 트랜지스터 Q9의 에미터 면적은 트랜지스터 Q10의 에미터 면적과 동일하다. 출력 전압 V_A는 트랜지스터 Q6 및 Q10의 컬렉터들의 접속점 상에 나타난다.

반전 회로는 트랜지스터 Q11과 저항 R1으로 구성된다. 트랜지스터 Q11의 베이스는 틀내지스터 Q6 및 Q10의 컬렉터들의 접속점에 접속된다. 트랜지스터 Q11의 에미터는 접지되고 컬렉터는 저항 R1을 통해 전원 전압 V_CC에 접속된다. 반전 출력 전압 V_B는 트랜지스터 Q11의 컬렉터 상에 나타난다.

차동 입력단

도 2를 참조하면, 도 1의 윈도우 비교기 내의 차동 입력단이 도시되어 있다. 도면에서, 부하 회로는 R_C1및 R_C2로 표시되어 있다. 제1 및 제2 부하 R_C1및 R_C2는 차동 입력단의 제1 및 제2 출력점, 즉, 트랜지스터 Q1 및 Q3의 컬렉터와 트랜지스터 Q2 및 Q4의 컬렉터에 각각 접속된다. 차동 입력단의 출력 전류 I₁및 I₂는 각각 제1 및 제2 부하 R_C1및 R_C2를 통해 흐른다. 또한, 트랜지스터 Q1 - Q4의 컬렉터 전류는 I_C1- I_C4로 각각 표시되고, 상술한 바와 같이, 차동 쌍 회로들의 각각의 에미터 면적 비율은 양자 모두 a/b이다. 상기 차동 입력단에서, 트랜지스터 Q1 - Q4의 컬렉터 전류 I_C1- I_C4는 공지된 바와 같이 다음의 수학식 1 - 4로 표시된다.

여기서 K는 볼쯔만 상수이고, T는 절대 온도이며, q는 전자 전하량, β는 전류 증폭률이고, V1은 입력 전압 V_in, V2는 기준 전압 V_ref이다. 또한 dV는 다음의 수학식 5로 표시된다.

dV = (KT/q)×ln(a/b)

여기서 ln은 자연 로그를 표시한다. 그러므로, a/b≠1일 때, 컬렉터 I_c1및 I_c2의 특성 곡선과 컬렉터 전류 I_c3및 I_c4의 특성 곡선은 기준 전압 V_ref로부터 dV만큼 반대 방향으로 천이된다.

도 3 및 4를 참조하면, I_L1= I_L2= I_L인 경우의 전류 특성 곡선이 도시되어 있다. 도 3에 도시된 바와 같이, 트랜지스터 Q1 - Q4의 각각의 컬렉터 전류 I_C1- I_C4는 입력 전압 V_in에 따라 변한다. 차동 쌍 회로들 각각의 에미터 면적 비율은 a/b≠1이다. 컬렉터 I_c1및 I_c2의 특성 곡선과 컬렉터 전류 I_c3및 I_c4의 특성 곡선은 도면에 도시된 바와 같이 기준 전압 V_ref를 표시하는 수직선에 대해 대칭이다. I₁= I_C1+ I_C3및 I₂= I_C2+ I_C4이므로, I₁및 I₂의 특성 곡선은 도 4에 도시된 바와 같이 정전류 I_L을 표시하는 수평선에 대해 대칭이다.

부하 회로

도 5를 참조하면, 도 2의 R_C1및 R_C2에 대응하는, 도 1의 윈도우 비교기의 부하 회로가 도시되어 있다. 상술한 바와 같이, 제1 에미터 면적 비율(c : d)을 갖는 트랜지스터 Q5 및 Q6는 제1 전류 미러 회로를 구성한다. 제2 에미터 면적 비율(e : f)을 갖는 트랜지스터 Q7 및 Q8은 제2 전류 미러 회로를 구성하고, 동일한 에미터 면적을 갖는 트랜지스터 Q9 및 Q10은 제3 전류 미러 회로를 구성한다. 트랜지스터 Q6 및 Q8의 각각의 컬렉터 전류가 I₃및 I₄로, 트랜지스터 Q11의 베이스 전류가 I₅로, 트랜지스터 Q10의 컬렉터 전류가 I₆로 표시될 때, 컬렉터 전류 I₃는 d/c×I₁으로 표현되고 컬렉터 전류 I₄는 f/e×I₂로 표현된다. 또한, 트랜지스터 Q9 및 Q10이 동일한 에미터 면적을 가지므로 베이스 전류는 무시할 수 있기 때문에 컬렉터 전류 I₆는 실질적으로 I₄와 동일하다.

도 6을 참조하면, 부하 회로의 전류 특성 곡선이 c : d = 1 : 2 및 e : f = 1 : 3인 경우가 도시되어 있다. 구체적으로, 컬렉터 전류 I₃는 2I₁로 표현되고 컬렉터 전류 I₄는 3I₂로 표현된다. 에미터 면적 비율을 이와 같이 설정함으로써, I₃≥ I₄인 윈도우 범위(201) 및 I₃I₄인 나머지 범위(202)가 도 4의 차동 출력 전류 I₁및 I₂의 쌍으로부터 생성된다. I₃≥ I₄인 윈도우 범위(201)는 에미터 면적 비율 d/c 및 f/e로 결정된 편차를 갖는 V_ref의 중심 전압을 갖는다. 즉, 에미터 면적 비율 d/c 및 f/e는 바라는 윈도우 범위(201)가 생성될 수 있도록 설정될 수 있다.

I₃I₄인 외측 범위(202)에서, 트랜지스터 Q6의 모든 컬렉터 전류 I₃는 트랜지스터 Q10의 컬렉터로 흘러서, I₃= I₆가 된다. 그러므로, 입력 전압 V_in이 외측 범위(202) 내에 있을 때 트랜지스터 Q11의 베이스 전류 I₅는 0이 된다. 한편, I₃≥ I₄인 윈도우 범위(201)에서, 컬렉터 전류 I₃의 여분 전류가 베이스 전류 I₅로서 트랜지스터 Q11의 베이스로 흐른다. 즉, I₅= I₃- I₆이다.

이러한 방식에서, 트랜지스터 Q11의 베이스 전류 I₅는 입력 전압 V_in이 윈도우 범위(201) 내에 있을 때만 흐른다. 즉, I₃= I₄인 차단점으로서, 트랜지스터 Q11은 외측 범위(202)인 동안에는 오프(off) 혹은 비도통 상태가 유지되고 윈도우 범위(201)인 동안에는 온(on) 혹은 도통 상태가 된다. 그러므로, 도 7 및 8에 도시된 바와 같이 가파른 비교기 윈도우가 얻어질 수 있다.

도 7 및 8은 a : b = 2 : 1, c : d = 1 : 2, e : f = 1 : 3, I_L1= I_L2= I_L= 5㎂, V_ref= 0.87V, V_CC= 1.05V, 저항 R1 = 100㏀인 조건에서의 회로 시뮬레이션 실시예의 입력-출력 응답을 도시하고 있다. 출력 전압 V_A및 반전 출력 전압 V_B는 윈도우 범위(201)의 에지(edge)에서 가파르게 변화하여 가파른 비교기 윈도우를 생성한다는 것이 도면으로부터 명백해진다.

(제2 실시예)

도 9를 참조하면, 본 발명의 제2 실시예에 따른 윈도우 비교기는 도 1의 제1 실시예와 동일한 차동 입력단을 구비한다. 그러므로, 출력 전류 I₁및 I₂의 특성 곡선이 제1 실시예의 경우에서와 같이 도 4에 도시되어 있다. 그러나, 제2 실시예에서, 부하 회로는 다음에 설명되는 바와 같이 제1 실시예와 다르다.

도 9에 도시된 바로서, 부하 회로는 3개의 전류 미러 회로들과 하나의 반전 회로로 구성된다. 구체적으로, 제1 전류 미러 회로는 트랜지스터 Q21 및 Q22로 구성된다. 트랜지스터 Q21의 베이스 및 컬렉터는 상호 접속되고 차동 입력단의 트랜지스터 Q1 및 Q3의 컬렉터에도 접속된다. 트랜지스터 Q21 및 Q22의 베이스는 상호 접속되고 전원 전압 V_CC가 그것의 에미터들에 인가된다. 그러므로, 트랜지스터 Q21은 트랜지스터 Q22와 함께 제1 전류 미러 회로를 형성한다. 유사하게, 제2 전류 미러 회로는 트랜지스터 Q23 및 Q24로 구성된다. 트랜지스터 Q23의 베이스 및 컬렉터는 상호 접속되고 차동 입력단의 트랜지스터 Q2 및 Q4의 컬렉터에도 접속된다. 트랜지스터 Q23 및 Q24으 베이스는 상호 접속되고 전원 전압 V_CC가 그것의 에미터들에 인가된다. 그러므로, 트랜지스터 Q23은 트랜지스터 Q24와 함께 제2 전류 미러 회로를 형성한다. 제2 실시예에서, 트랜지스터 Q21의 에미터 면적은 트랜지스터 Q22의 에미터 면적과 동일하여, 즉, c : d = 1 : 1이다. 유사하게, 트랜지스터 Q23의 에미터 면적은 트랜지스터 Q24의 에미터 면적과 동일하여, 즉, e : f = 1 : 1이다.

제3 전류 미러 회로는 트랜지스터 Q25 및 Q26으로 구성된다. 트랜지스터 Q25의 베이스 및 컬렉터는 상호 접속되고 제2 전류 미러 회로의 트랜지스터 Q24의 컬렉터에도 접속된다. 트랜지스터 Q26의 컬렉터는 제1 전류 미러 회로의 트랜지스터 Q22의 컬렉터에 접속된다. 트랜지스터 Q25 및 Q26의 베이스는 상호 접속되고 그들의 에미터들은 접지된다. 트랜지스터 Q25의 에미터 면적 S_E25는 트랜지스터 Q26의 에미터 면적 S_E26과 다르다. 여기서, S_E25: S_E26= h : g이다. 출력 전압 V_A는 트랜지스터 Q22 및 Q26의 컬렉터들의 접속점에 나타난다.

반전 회로는 제1 실시예의 경우와 같이 트랜지스터 Q11 및 저항 R1으로 구성된다. 반전 출력 전압 V_B는 트랜지스터 Q11의 컬렉터에 나타난다.

동일한 에미터 면적을 갖는 트랜지스터 Q21 및 Q22는 제1 전류 미러 회로를 구성하고, 동일한 에미터 면적을 갖는 트랜지스터 Q23 및 Q24는 제2 전류 미러 회로를 구성하며, 상이한 에미터 면적(면적 비율 h : g)을 갖는 트랜지스터 Q25 및 Q26은 제3 전류 미러 회로를 구성한다. 트랜지스터 Q22 및 Q24의 각각의 컬렉터 전류는 I₃및 I₄로, 트랜지스터 Q11의 베이스 전류는 I₅로, 트랜지스터 Q26의 컬렉터 전류는 I₆로 표시될 때, 컬렉터 전류 I₃는 I₁과 실질적으로 동일하고 컬렉터 전류 I₄는 I₂와 실질적으로 동일하다. 또한, 베이스 전류를 무시할 수 있기 때문에 컬렉터 전류 I₆는 g/h×I₄로 표현된다.

도 10을 참조하면, h : g = 2 : 3인 경우에에서의 부하 회로의 전류 특성 곡선이 도시되어 있다. 구체적으로, 컬렉터 전류 I₆는 3/2×I₄로 표현된다. 이와 같이 에미터 면적 비율을 설정함으로써, I₃≥ I₆(=3/2×I₄)인 윈도우 범위(301) 및 I₃I₆(3/2×I₄)인 나머지 범위(302)가 에미터 면적 비율 g/h에 의해 결정된다. 즉, 에미터 면적 비율 g/h는 원하는 윈도우 범위(301)가 생성될 수 있도록 설정될 수 있다.

I₃I₆인 외측 범위(302)에서, 트랜지스터 Q22의 모든 컬렉터 전류 I₃는 트랜지스터 Q26의 컬렉터로 흘러서, I₃= I₆가 된다. 그러므로, 입력 전압 V_in이 외측 범위(302) 내에 있을 때 트랜지스터 Q11의 베이스 전류 I₅는 0이 된다. 한편, I₃≥ I₆인 윈도우 범위(301)에서, 컬렉터 전류 I₃의 여분 전류는 베이스 전류 I₅로서 트랜지스터 Q11의 베이스로 흐른다. 즉, I₅= I₃- I₆이다.

이러한 방식에서, 트랜지스터 Q11의 베이스 전류 I₅는 입력 전압 V_in이 윈도우 범위(301) 내에 있을 때만 흐른다. 즉, I₃= I₆인 차단점으로서, 트랜지스터 Q11은 외측 범위(302)인 동안에는 오프 혹은 비도통 상태가 유지되고 윈도우 범위(301)인 동안에는 온 혹은 도통 상태가 된다.

도 11은 a : b = 2 : 1, h : g = 2 : 3, I_L1= I_L2= I_L= 5㎂, V_ref= 0.87V, V_CC= 1.05V, 저항 R1 = 100㏀인 조건에서의 회로 시뮬레이션 실시예의 입력-출력 응답을 도시하고 있다. 출력 전압 V_A및 반전 출력 전압 V_B는 윈도우 범위(301)의 에지(edge)에서 가파르게 변화하여 가파른 비교기 윈도우를 생성한다는 것이 도면으로부터 명백해진다.

(제3 실시예)

도 12를 참조하면, 본 발명의 제3 실시예에 따른 윈도우 비교기는 도 1의 제1 실시예와 동일한 차동 입력단을 구비한다. 그러므로, 출력 전류 I₁및 I₂의 특성 곡선은 제1 실시예의 경우에서와 같이 도 4에 도시되어 있다. 그러나, 제3 실시예에서, 부하 회로는 다음에 설명되는 바와 같이 제1 실시예와 다르다.

도 12에 도시된 바로서, 부하 회로는 트랜지스터 Q21 및 Q22, 부하 R_C, 정전류원(103), 및 트랜지스터 Q11로 구성된 반전 회로로 구성되어 있는 전류 미러 회로로 구성된다. 구체적으로, 트랜지스터 Q21의 베이스 및 컬렉터는 상호 접속되고 차동 입력단의 트랜지스터 Q1 및 Q3의 컬렉터에도 접속된다. 트랜지스터 Q21 및 Q22의 베이스는 상호 접속되고 전원 전압 V_CC가 그 에미터들에 인가된다. 그러므로, 트랜지스터 Q21은 트랜지스터 Q22와 함께 전류 미러 회로를 형성한다. 제3 실시예에서, 트랜지스터 Q21의 에미터 면적은 트랜지스터 Q22의 에미터 면적과 동일하여, 즉, c : d = 1 : 1이다. 트랜지스터 Q22의 컬렉터는 정전류원(103)을 통해 접지된다. 출력 전압 V_A는 트랜지스터 Q22의 컬렉터에 나타난다. 반전 회로는 제1 실시예의 경우에서와 같이 트랜지스터 Q11과 저항 R1으로 구성된다. 반전 출력 전압 V_B는 트랜지스터 Q11의 컬렉터에 나타난다. 한편, 차동 입력단의 트랜지스터 Q2 및 Q4의 컬렉터는 부하 R_C를 통해 전원 전압 V_CC에 접속된다.

아래에, 트랜지스터 Q22의 컬렉터 전류는 I₃로, 트랜지스터 Q11의 베이스 전류는 I₅로 정전류원(103)의 정전류는 I_L3로 표시된다.

도 13을 참조하면, 트랜지스터 Q21의 에미터 면적이 트랜지스터 Q22의 에미터 면적과 동일하기 때문에 컬렉터 전류 I₃는 I₁과 실질적으로 동일하고 정전류원(103)의 정전류 I_L3가 설정되어 정전류 I_L3를 표시하는 수평선이 도시된 바와 같이 컬렉터 전류 I₃혹은 I₁의 곡선을 자른다. 그러므로, I₃≥ I_L3인 윈도우 범위(401)과 I₃I_L3인 나머지 범위(402)가 도 4의 출력 전류 I₁으로부터 생성된다. 윈도우 범위(401)는 정전류 I_L3에 의해 결정된 편차를 갖는 V_ref의 중심 전압을 갖는다.

I₃I_L3인 외측 범위에서, 트랜지스터 Q22의 모든 컬렉터 전류 I₃는 정전류원(103)으로 흘러, I₃= I_L3가 된다. 그러므로, 입력 전압 V_in이 외측 범위(402) 내에 있을 때 트랜지스터 Q11의 베이스 전류 I₅는 0이 된다. 한편, I₃≥ I_L3인 윈도우 범위(401)에서, 컬렉터 전류 I₃의 여분 전류는 베이스 전류 I₅로서 트랜지스터 Q11의 베이스로 흐른다. 즉, I₅= I₃- I_L3이다.

이러한 방식에서, 트랜지스터 Q11의 베이스 전류 I₅는 입력 전압 V_in이 윈도우 범위(401) 내에 있을 때만 흐른다. 즉, I₃= I_L3인 차단점으로서, 트랜지스터 Q11은 외측 범위(402)인 동안에는 오프 혹은 비도통 상태로 유지되고 윈도우 범위(401)인 동안에는 온 혹은 도통 상태가 된다. 그러므로, 도 14에 도시된 바와 같이 가파른 비교기 윈도우가 얻어질 수 있다.

도 14는 a : b = 2 : 1, h : g = 2 : 3, I_L1= I_L2= I_L= 5㎂, I_L3= 5.5㎂, V_ref= 0.87V, V_CC= 1.05V, 저항 R1 = 100㏀인 조건에서의 회로 시뮬레이션 실시예의 입력-출력 응답을 도시하고 있다. 반전 출력 전압 V_B는 윈도우 범위(401)의 에지에서 가파르게 변화하여 가파른 비교기 윈도우를 생성한다는 것이 도면으로부터 명백해진다.

상술한 바와 같이, 본 발명에 따르면, 가파른 비교기 윈도우가 간소화된 회로 배열로써 얻어질 수 있다. 즉, 회로 소자의 수와 전력 소모를 감소시킨 윈도우 비교기를 형성할 수 있다. 그러므로, 이러한 윈도우 비교기는 회로 집적에 적합하다.

Claims

입력 전압이 선정 전압일 때 최대값 및 최소값 중 어느 하나의 값을 갖도록 상기 입력 전압에 따라 변하는 제1 전류를 상기 입력 전압으로부터 생성하는 제1 회로단; 및

제2 전류가 기준 전류보다 큰지에 따라 상기 선정 전압 주위에서 전압 범위가 결정되도록 생성되는 상기 기준 전류 및 상기 제1 전류에 대응하는 상기 제2 전류로부터 생성되되, 레벨이 변하는 출력 전압을 생성하는 제2 회로단

을 포함하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제2 회로단은,

상기 제1 전류로부터 상기 제2 전류를 생성하는 제1 전류원;

선정 전류값을 기준으로 상기 제1 전류의 크기를 역전시킴(reversing)으로써 얻어진 미러 이미지(mirror image) 전류로부터 상기 기준 전류를 생성하는 제2 전류원; 및

상기 기준 전류 및 상기 제2 전류를 수신하여 상기 출력 전압을 생성하는 제3 전류원

을 포함하는 것을 특징으로 하는 회로.
제2항에 있어서, 상기 제1 전류원은 상기 제1 전류를 수신하여 상기 제2 전류를 생성하는 제1 불균형 전류 미러 회로(imbalanced current mirror circuit)를 포함하고, 상기 제2 전류원은 상기 미러 이미지(mirror-image) 전류를 수신하여 상기 기준 전류를 생성하는 제2 불균형 전류 미러 회로를 포함하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제2 회로단은,

상기 제1 전류로부터 미러 전류를 생성하는 제1 전류 미러 회로;

선정 전류값을 기준으로 상기 제1 전류의 크기를 역전시킴으로써 얻어진 미러 이미지 전류로부터 상기 기준 전류를 생성하는 제2 전류 미러 회로; 및

상기 미러 전류 및 상기 기준 전류로부터 상기 제2 전류를 생성하여 상기 출력 전압을 생성하는 불균형 전류 미러 회로

를 포함하는 것을 특징으로 하는 회로.
제1항에 있어서, 상기 제2 회로단은,

상기 제1 전류로부터 미러 전류를 생성하는 전류 미러 회로; 및

상기 기준 전류를 생성하는 정전류원

을 포함하되, 상기 전류 미러 회로는 상기 정전류원에 접속되어 상기 출력 전압을 생성하기 위해 상기 미러 전류가 상기 정전류원으로 흐르는 것을 특징으로 하는 회로.
제1항 내지 5항 중 어느 한 항에 있어서, 상기 출력 전압을 반전시켜 반전 출력 전압을 생성하는 반전기(inverter)를 더 포함하는 것을 특징으로 하는 회로.
입력 전압을 수신하여 상기 입력 전압이 선정 전압일 때 최대값 및 최소값을 갖도록 상기 입력 전압에 따라 변하는 한 쌍의 제1 및 제2 차동 전류를 상기 입력 전압으로부터 생성하는 차동 회로단;

기준 전류와, 상기 제1 및 제2 차동 전류들 중 선택된 하나에 대응하는 전류를 생성하여, 상기 전류가 상기 기준 전류보다 큰지의 여부에 따라 상기 선정 전압 주위에 하나의 전압 범위를 결정하는 전류 제어단; 및

상기 기준 전류 및 상기 전류를 기초로, 상기 입력 전압이 상기 전압 범위 내에 있는지에 따라 레벨이 변하는 출력 전압을 생성하는 출력단

을 포함하는 것을 특징으로 하는 회로.
제7항에 있어서, 상기 전류 제어단은,

제1 계수만큼 상기 제1 차동 전류보다 큰 상기 전류를 생성하는 제1 전류원; 및

제2 계수만큼 상기 제2 차동 전류보다 큰 상기 기준 전류를 생성하는 제2 전류원

을 포함하되, 상기 제1 계수 및 제2 계수는 상기 전류가 상기 기준 전류보다 큰지에 따라 상기 전압 범위가 상기 선정 전압 주위에서 결정되도록 정해지는 것을 특징으로 하는 회로.
제8항에 있어서, 상기 제1 전류원은 상기 제1 차동 전류를 수신하여 상기 전류를 생성하는 제1 불균형 전류 미러 회로를 포함하고, 상기 제2 전류원은 상기 제2 차동 전류를 수신하여 상기 기준 전류를 생성하는 제2 불균형 전류 미러 회로를 포함하는 것을 특징으로 하는 회로.
제7항에 있어서, 상기 전류 제어단 및 출력단은,

상기 제1 차동 전류로부터 미러 전류를 생성하는 제1 전류 미러 회로;

상기 제2 차동 전류로부터 상기 기준 전류를 생성하는 제2 전류 미러 회로; 및

상기 미러 전류와 상기 기준 전류로부터 상기 전류를 생성하여 상기 출력 전압을 생성하는 불균형 전류 미러 회로

를 포함하는 회로.
제7항에 있어서, 상기 전류 제어단 및 출력단은,

상기 제1 차동 전류로부터 미러 전류를 생성하는 전류 미러 회로; 및

상기 기준 전류를 생성하는 정전류원

을 포함하되, 상기 전류 미러 회로는 상기 정전류원에 접속되어 상기 출력 전압을 생성하기 위해 상기 미러 전류가 상기 정전류원으로 흐르는 것을 특징으로 하는 회로.
제7항에 있어서, 상기 출력 전압을 반전시켜 반전 출력 전압을 생성하는 반전기를 더 포함하는 것을 특징으로 하는 회로.
제7항 내지 12항 중 어느 한 항에 있어서, 상기 차동 회로단은,

상기 입력 전압 및 상기 선정 전압을 수신하여 제1 전류, 및 선정 계수만큼 상기 제1 전류보다 작은 제2 전류를 생성하는 제1 차동 회로;

상기 입력 전압 및 상기 선정 전압을 수신하여 제3 전류 및 상기 선정 계수만큼 상기 제3 전류보다 작은 제4 전류를 생성하는 제2 차동 회로;

상기 제1 차동 회로에 접속되어, 선정 정전류를 생성하는 제1 부하 전류원; 및

상기 제2 차동 회로에 접속되어, 상기 선정 정전류를 생성하는 제2 부하 전류원

을 포함하되, 상기 제1 전류 및 상기 제3 전류는 상기 제1 차동 전류를 생성하도록 결합되고, 상기 제2 전류 및 상기 제4 전류는 상기 제2 차동 전류를 생성하도록 결합되는 것을 특징으로 하는 회로.
윈도우 비교기의 윈도우를 형성하는 방법에 있어서,

입력 전압이 선정 전압일 때 최대값 및 최소값 중 어느 하나의 값을 갖도록 상기 입력 전압에 따라 변하는 제1 전류를 상기 입력 전압으로부터 생성하는 단계;

제2 전류가 기준 전류보다 부분적으로 크거나 작도록 상기 기준 전류, 및 상기 제1 전류에 대응하는 제2 전류를 생성하는 단계; 및

상기 제2 전류 및 상기 기준 전류를 기초로, 상기 제2 전류가 상기 기준 전류보다 큰지에 따라 상기 선정 전압 주위에서 결정되도록 상기 윈도우를 형성하는 단계

를 포함하는 것을 특징으로 하는 윈도우 비교기의 윈도우 형성 방법.
제14항에 있어서, 상기 기준 전류는 선정 전류값을 기준으로 상기 제1 전류의 크기를 역전시킴으로써 얻어진 미러 이미지 전류로부터 생성되는 것을 특징으로 하는 윈도우 비교기의 윈도우 형성 방법.
제14항에 있어서, 상기 기준 전류는 정전류원에 의해 생성된 정전류인 것을 특징으로 하는 윈도우 비교기의 윈도우 형성 방법.