JP4179020B2 - コンパレータ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、入力信号電圧が予め定めた2つの基準電圧の範囲内にあるか否かを判定するウィンドウコンパレータ回路に関し、特に入力信号電圧がパルス幅デューティの小さい高速パルスである場合において、入力信号端子に流れるバイアス電流を抑制するのに適したウィンドウコンパレータ回路に関する。
【0002】
【従来の技術】
入力信号電圧がパルス幅デューティの小さい高速パルスである場合において、そのパルスの波高値を2つの基準電圧と比較し、それら基準電圧との大小関係を検出したい場合がある。図2は、このような場合において、第1の基準電圧Vref1が接地電位Veeに近い低い電圧であり、第2の基準電圧Vref2が回路の電源電圧Vddに近い高い電圧である場合に使用される従来のウィンドウコンパレータ回路の一例である。
【0003】
このウィンドウコンパレータ回路1は、第1のコンパレータ回路2、第2のコンパレータ回路3、第1の出力回路4、第2の出力回路5により構成される。第1のコンパレータ回路2のPNPトランジスタP1、P2は、エミッタが共通接続されており、各々のベース−エミッタ間電圧の差は、入力信号電圧Vinと第1の基準電圧Vref1の電圧差に対応する。
【0004】
入力信号電圧Vinが第1の基準電圧Vref1より高い場合には、トランジスタP2のエミッタ−ベース間電圧はトランジスタP1のそれよりも大きくなり、定電流源Is1から供給される電流は殆どトランジスタP2のコレクタ電流となり、トランジスタP1のコレクタ電流は逆に殆どゼロとなる。そして、トランジスタP2のコレクタ電流は、その殆どがダイオード接続されたNPNトランジスタN2のコレクタ電流となって接地された接地ノードNVeeに流れる。
【0005】
この場合、NPNトランジスタN1とN2とはカレントミラー回路を構成しているため、トランジスタN1にもトランジスタN2のコレクタ電流と等しい電流が流れようとする。しかし、トランジスタP1のコレクタ電流は殆どゼロで不足するため、トランジスタN1は第1の出力回路4のNPNトランジスタN3のベースから電流を吸引しようとする。このため、トランジスタN3のベース電流は殆どゼロとなり、トランジスタN3のコレクタ電流はゼロとなる。従って、第1の出力回路4の出力ノードNVo1には抵抗R1を介して電源電圧Vddが供給され、第1の出力回路4の出力電圧Vo1は“ High"レベル(以下、Hレベルという)となる。
【0006】
これとは反対に、入力信号電圧Vinが第1の基準電圧Vref1より低い場合には、トランジスタP1のエミッタ−ベース間電圧がトランジスタP2のそれよりも大きくなり、定電流源Is1から供給される電流は殆どトランジスタP1のコレクタ電流となり、トランジスタP2のコレクタ電流は逆に殆どゼロとなる。
【0007】
この場合、トランジスタN2のコレクタ電流は殆どゼロであるため、トランジスタN1のコレクタ電流もカレントミラー作用により殆どゼロとなる。トランジスタP1のコレクタ電流は、その全部がトランジスタN1に流れ込むことはできないため、余分の電流はトランジスタN3のベースに流れ込み、トランジスタN3をONさせる。従って、出力電圧Vo1は“ Low "レベル(以下、Lレベルという)となる。
【0008】
以上のような動作により、第1の出力回路の出力電圧Vo1は、入力信号電圧Vinが、第1の基準電圧Vref1より高い場合にはHレベルとなり、低い場合にはLレベルとなる。
【0009】
一方、第2のコンパレータ回路3のNPNトランジスタN4、N5も、エミッタが共通接続されているので、各々のベース−エミッタ間電圧の差は、入力信号電圧Vinと第2の基準電圧Vref2 の電圧差に対応する。
【0010】
入力信号電圧Vinが第2の基準電圧Vref2より高い場合には、トランジスタN4のベース−エミッタ間電圧はトランジスタN5のそれよりも大きくなり、定電流源Is2が吸引する電流は、殆どトランジスタN4のエミッタ電流により供給され、トランジスタN5のエミッタ電流は逆に殆どゼロとなる。
【0011】
この場合、トランジスタN5に殆ど電流が流れないと、PNPトランジスタP4のコレクタにも電流が流れず、更にPNPトランジスタP3とP4とはカレントミラー回路を構成しているため、トランジスタP3にも同じように殆ど電流が流れない。従って、トランジスタN4に供給される電流が不足するため、トランスN4は第2の出力回路5のPNPトランジスタP5のベースより電流を吸引しようとする。これによりトランジスタP5にベース電流が流れトランジスタP5はONする。その結果、第2の出力回路5の出力ノードNVo2の出力電圧Vo2は、殆ど電源電圧Vddに等しいHレベルとなる。
【0012】
反対に、入力信号電圧Vinが第2の基準電圧Vref2より低い場合は、トランジスタN5のベース−エミッタ間電圧がトランジスタN4のそれよりも大きくなり、定電流源Is2の吸引する電流は殆どトランジスタN5のエミッタより供給され、トランジスタN4のエミッタ電流は殆どゼロとなる。
【0013】
トランジスタN5に大きな電流が流れるとトランジスタP4にも大きな電流が流れ、更に、トランジスタP3とP4とはカレントミラー回路を構成しているため、トランジスタP3も大きなコレクタ電流を流そうとする。しかし、トランジスタN4が殆ど電流を流さないため、トランジスタP3のコレクタ電流は第2の出力回路5のトランジスタP5のベースに流れ込もうとしてトランジスタP5をOFFさせる。その結果、第2の出力回路5の出力電圧Vo2は、抵抗R2によりLレベルに引き下げられる。
【0014】
以上のような動作により第2の出力回路5の出力電圧Vo2は、入力信号電圧Vinが、第2の基準電圧Vref2より高い場合にはHレベルに、低い場合にはLレベルとなる。
【0015】
このようなことから、ウィンドウコンパレータ回路1は、入力信号電圧Vinの大きさにより出力電圧Vo1、Vo2が次のように変化する。
Vin <Vref1<Vref2 の場合、Vo1、Vo2は共にLレベル
Vref1 <Vin<Vref2 の場合、Vo1はHレベル、Vo2はLレベル
Vref1 <Vref2<Vin の場合、Vo1、Vo2は共にHレベル
従って、第1、第2の出力回路4、5の出力電圧Vo1、Vo2の論理レベルの状態をみることにより、入力信号電圧Vinと第1、第2の基準電圧Vref1、Vref2との大小関係を判断することができる。
【0016】
ここで、このようなウィンドウコンパレータ回路1を用いて、入力信号電圧Vinがパルス幅デューティの小さい高速パルスであり、その波高値を第1、第2の基準電圧Vref1、Vref2と比較してその大小関係を検出する場合を考える。入力信号電圧Vinの値は、その大部分の時間において接地電位Veeであり、これにパルス幅の狭い高速パルスが乗ってくるものとする。従って、大部分の時間、入力信号電圧Vinの値は接地電位Veeに等しくなっている。
【0017】
この入力信号電圧Vinの値が接地電位Veeに等しい期間においては、第1、第2の出力回路4、5の出力電圧Vo1、Vo2は、先に説明したように共にLレベルである。このとき、第1のコンパレータ回路2の入力トランジスタP1は導通し、そのベース電流Ib1は入力ノードNVinに向かって流出する。反対に、第2のコンパレータ回路3の入力トランジスタN4は非導通の状態となり、そのベース電流Ib4は殆どゼロとなる。従って、入力ノードNVinには(Ib1−Ib4)≒Ib1 の電流が流れ込む。
【0018】
すなわち、入力信号電圧Vinが低い値である期間中においては、入力ノードNVinに電流が流れ込むために、ウィンドウコンパレータ回路1の入力インピーダンスは低い値となってしまう。入力インピーダンスがこのように低い値となることを防ぐ対策としては、入力ノードNVinの前段に、入力インピーダンスの高い演算増幅器を使用した非反転バッファ回路を付け加えることが最も普通に考えられる。しかし、一般の演算増幅器のスルーレート(演算増幅器に方形波又は階段信号を入力した時に出力電圧が変化する割合の最大値。通常(V/μS)で表わされる。)はそれ程高くないために、入力信号電圧に高速パルスが重畳しているような場合にこのような演算増幅器でバッファすると、出力波形中に現れる高速パルスの波形が鈍ってしまうために、正確な電圧比較ができなくなるという問題がある。
【0019】
【発明が解決しようとする課題】
本発明は、従来技術のこうした問題点を解決するためになされたもので、その目的は、入力信号電圧が予め定めた電圧範囲内にあるか否かを判定するウィンドウコンパレータ回路であって、特に入力信号電圧にパルス幅デューティの小さい高速パルスが重畳している場合において、入力信号端子に流れるバイアス電流を抑制することのできるウィンドウコンパレータ回路を提供することにある。
【0020】
【課題を解決するための手段】
前記目的を達成するための請求項1に記載の発明は、入力信号電圧(Vin)をPNPトランジスタのベースに受けて第1の基準電圧(Vref1)と比較する第1のコンパレータ回路(2)と、同じ入力信号電圧をNPNトランジスタのベースに受けて第2の基準電圧(Vref2)と比較する第2のコンパレータ回路(3)とを並列に接続し、前記2つのトランジスタのベースを結ぶ相互接続ノードNinと、前記入力信号電圧が印加される入力ノードNVinとの間にバイアス電流補償回路(6)を追加した構成のウィンドウコンパレータ回路(1a)であって、
前記バイアス電流補償回路は、低い抵抗値を持つ第1の抵抗(R3)と、該第1の抵抗の抵抗値より十分に高い抵抗値を持つ第2の抵抗(R4)、第3の抵抗(R5)と、コンデンサ(C1)と、バイアス電流が小さくスルーレートも小さい演算増幅器(Q1)とにより構成され、該演算増幅器の出力端子は前記相互接続ノードNinに接続され、前記第1の抵抗は前記相互接続ノードNinと前記入力ノードNVinとの間に接続され、前記第2の抵抗は前記入力ノードNVinと前記演算増幅器の非反転入力端子との間に接続され、前記第3の抵抗は前記相互接続ノードNinと前記演算増幅器の反転入力端子との間に接続され、前記コンデンサは前記演算増幅器の非反転入力端子と反転入力端子との間に接続されていることを特徴とするウィンドウコンパレータ回路である。
【0021】
このような構成によれば、高速なパルス信号入力に対しては正確な電圧比較が可能であり、高速パルスが重畳していない状態の直流的入力信号に対しては、前記第1の抵抗の両端電圧をゼロにするようなフィードバック制御がなされるために、バイアス電流を殆どゼロ、すなわち入力信号端子から見た入力インピーダンスを非常に高くできるという効果を奏することができる。
【0022】
【発明の実施の形態】
図1を参照して本発明の一実施形態に係るウィンドウコンパレータ回路について説明する。本ウィンドウコンパレータ回路1aは、従来技術の項で説明した図2のウィンドウコンパレータ回路1の前段に、バイアス電流補償回路6を追加した構成のウィンドウコンパレータ回路である。図1中のウィンドウコンパレータ回路1は、図2のウィンドウコンパレータ回路1と同じであり、動作も同じであるので同一符号を付してその説明を繰り返さない。
【0023】
新たに追加したバイアス電流補償回路6は、演算増幅器Q1、第1の抵抗R3、第2の抵抗R4、第3の抵抗R5、コンデンサC1とにより構成される。演算増幅器Q1は、入力インピーダンスが高くてバイアス電流、オフセット電流、オフセット電圧が共に小さく、且つスルーレートが小さい演算増幅器である。このような演算増幅器としては、例えば入力トランジスタとしてMOSトランジスタを使用した演算増幅器を使用することができる。
【0024】
ウィンドウコンパレータ回路1aの入力端子である入力ノードNVinと、ウィンドウコンパレータ回路1の入力端子であるトランジスタP1のベースとトランジスタN4のベースの相互接続ノードNinとの間には第1の抵抗R3が接続される。入力ノードNVinと演算増幅器Q1の非反転入力端子との間には第2の抵抗R4が、相互接続ノードNinと演算増幅器Q1の反転入力端子との間には第3の抵抗R5が接続される。コンデンサC1は、演算増幅器Q1の非反転入力端子と反転入力端子との間に接続される。
【0025】
次に、このように構成したバイアス電流補償回路6の動作を説明する。まず、後の説明の理解のために、演算増幅器Q1が動作していない場合を説明しておく。この場合、相互接続ノードNinからウィンドウコンパレータ回路1aの入力ノードNVinに向かっては、電流(Ib1−Ib4)が流れる。ここに、電流Ib1は、第1のコンパレータ回路2の入力PNPトランジスタP1のベースより流出するベース電流であり、電流Ib2は、第2のコンパレータ回路3の入力NPNトランジスタN4のベースに流れ込むベース電流である。電流(Ib1−Ib4)により、抵抗R3の両端には、相互接続ノードNin側を正として R3・(Ib1−Ib4)の電圧が発生する。
【0026】
次に、演算増幅器Q1が動作する本実施形態の場合を説明する。まず、抵抗R3の両端の前記電圧 R3・(Ib1−Ib4)の値が正である場合には、演算増幅器Q1の反転入力端子の電圧が非反転入力端子の電圧より高くなるため、演算増幅器Q1の出力はマイナス側に振れる。これにより演算増幅器Q1は、入力ノードNVinに向かって流れている電流(Ib1−Ib4)を吸引し、抵抗R3を流れている電流を減少させる。つまり、抵抗R3を流れている電流を減少させる作用を行う。
【0027】
これと反対に、電圧 R3・(Ib1−Ib4)の値が負である場合には、演算増幅器Q1の出力はプラス側に振れる。演算増幅器Q1は、相互接続ノードNinに電流を供給するように働き、抵抗R3を入力ノードNVinに向かって流れる電流を増加させる。つまり、抵抗R3を相互接続ノードNinに向かって流れている電流を減少させる作用をする。
【0028】
こうした作用により、バイアス電流補償回路6は、抵抗R3の両端に発生している電圧の正負に関係なく、常に、抵抗R3を流れる電流を減少させるような電流帰還作用を行なうことになる。この帰還作用により、抵抗R3を流れる電流は、最終的にゼロに収束する。ここで、抵抗R3を流れる電流がゼロに収束するように制御されるのは、必ずしも、入力信号電圧Vinがゼロの場合に限らず、任意の直流電圧値の場合にも同様にゼロになるように制御される。
【0029】
このように、バイアス電流補償回路6を付加したことにより、図1に示したウィンドウコンパレータ回路1aは、入力信号電圧Vinが任意の直流電圧値に維持されている静止状態では、入力端子である入力ノードNVinには電流の流入も流出もない状態となる。すなわち、バイアス電流がゼロとなり、入力ノードNVinからみた入力インピーダンスは極めて高い値となる。
【0030】
次に、このような状態にあるときに、入力信号電圧Vinにパルス幅デューティの小さい、高速パルスが重畳した場合を説明する。入力信号電圧Vinの波高値と第1、第2の基準電圧Vref1、Vref2との比較をできる限り正確に行なわせるためには、バイアス電流補償回路6が、ウィンドウコンパレータ回路1の比較動作にできる限り影響を与えないようにする必要がある。
【0031】
このため、バイアス電流補償回路6の抵抗R3の抵抗値は低く、また、抵抗R4、R5の抵抗値は、抵抗R3の抵抗値に較べて非常に大きい値にしてある。従って、入力信号電圧Vinに重畳した高速パルス成分により相互接続ノードNinに流れ込む電流は、その殆どが抵抗R3を通って流れ、抵抗R4、R4を通って演算増幅器Q1側に流れる成分は極めて僅かとなる。
【0032】
更に、抵抗R4、R5の両端にはコンデンサC1が接続されている。すなわち、抵抗R4、R5、コンデンサC1はローパスフィルタ回路を構成している。従って、抵抗R4、あるいは抵抗R5を通って演算増幅器Q1側に流れ込む高速パルスに起因する電流成分は、このローパスフィルタによっても大きく減衰されられる。このような構成により、コンデンサC1の両端、すなわち演算増幅器Q1の2つの入力端子間には、高速パルスに起因する電圧変化は殆ど生じなくなる。
【0033】
加えて、演算増幅器Q1には、先に述べたようにスルーレートの小さい演算増幅器を採用しているので、演算増幅器Q1の出力は高速な入力信号には応答しない。従って、コンデンサC1の値が、例え極僅かだけ高速パルスの影響で変動したとしても、演算増幅器Q1の出力にはそれに追随する変化は殆ど現れない。
【0034】
このような動作により、ウィンドウコンパレータ回路1の入力側に接続されたバイアス電流補償回路6は、ウィンドウコンパレータ回路1による高速パルスの波高値の電圧比較動作には殆どに影響を与えない。すなわち、ウィンドウコンパレータ回路1aの動作は、高速パルス入力に対しては、バイアス電流補償回路6が接続されていない場合と殆ど同様の動作を行なう。
【0035】
以上の説明から明らかなように、本発明に係るウィンドウコンパレータ回路1aは、高速なパルス信号入力に対しては正確な電圧比較を行い、一方、高速パルスが重畳していない状態の直流的入力信号電圧に対しては、バイアス電流が殆どゼロとなり、入力インピーダンスを非常に高くできるという効果を奏することができる。
【図面の簡単な説明】
【図1】 本発明に係るウィンドウコンパレータ回路の回路図である。
【図2】 従来技術を示す図1相当図である。
【符号の説明】
図中、1、1aはウィンドウコンパレータ回路、2は第1のコンパレータ回路、3は第2のコンパレータ回路、4は第1の出力回路、5は第2の出力回路、6はバイアス電流補償回路、C1はコンデンサ、N1〜N5はNPNトランジスタ、Ninは相互接続ノード、NVinは入力ノード、P1〜P5はPNPトランジスタ、Q1は演算増幅器、R3は第1の抵抗、R4は第2の抵抗、R5は第3の抵抗、Vinは入力信号電圧、Vref1は第1の基準電圧、Vref2は第2の基準電圧を示す。
Claims (1)
- 入力信号電圧(Vin)をPNPトランジスタのベースに受けて第1の基準電圧(Vref1)と比較する第1のコンパレータ回路(2)と、同じ入力信号電圧をNPNトランジスタのベースに受けて第2の基準電圧(Vref2)と比較する第2のコンパレータ回路(3)とを並列に接続し、前記2つのトランジスタのベースを結ぶ相互接続ノードNinと、前記入力信号電圧が印加される入力ノードNVinとの間にバイアス電流補償回路(6)を追加した構成のウィンドウコンパレータ回路(1a)であって、
前記バイアス電流補償回路は、低い抵抗値を持つ第1の抵抗(R3)と、該第1の抵抗の抵抗値より十分に高い抵抗値を持つ第2の抵抗(R4)、第3の抵抗(R5)と、コンデンサ(C1)と、バイアス電流が小さくスルーレートも小さい演算増幅器(Q1)とにより構成され、該演算増幅器の出力端子は前記相互接続ノードNinに接続され、前記第1の抵抗は前記相互接続ノードNinと前記入力ノードNVinとの間に接続され、前記第2の抵抗は前記入力ノードNVinと前記演算増幅器の非反転入力端子との間に接続され、前記第3の抵抗は前記相互接続ノードNinと前記演算増幅器の反転入力端子との間に接続され、前記コンデンサは前記演算増幅器の非反転入力端子と反転入力端子との間に接続されていることを特徴とするウィンドウコンパレータ回路。
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