JPH03266521A - コレクタドットｃｍｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＭＬ回路（Ｃｕｒｒｅｎｔ−Ｍｏｄｅ−Ｌ
ｏｇｉｃＣｉｒｃｕｉｔ）に関し、特にコレクタドツト
ＣＭＬ回路（Ｃｏｌｌｅｃｔｏｒ−Ｄｏｄｄｅｄ　Ｃｕ
ｒｒｅｎｔ−Ｍｏｄｅ−Ｌｏｇｉｃ　Ｃ１ｒｃｕｉｔ）
に関する。

〔従来の技術〕

従来、高速論理回路としてＣＭＬ回路が知られている。

このＣＭＬ回路はエミッタが共通接続された２つのトラ
ンジスタを基本単位として有している。これら２つのト
ランジスタのうち、第１のトランジスタのベースに論理
信号が入力され、第２のトランジスタのコレクタが論理
出力点とされる。ＣＭＬ回路の論理出力をエミッタフォ
ロア回路で受けたＥＣＬ回路（Ｅｍｉｔｔｅｒ−Ｃｏｕ
ｐｌｅｄ−ＬｏｇｉｃＣｉｒｃｕｉｔ　）もよく使用さ
れる。これらの論理回路は、−例として、ゲートアレー
などに用いられて、バイポーラトランジスタを用いたＬ
ＳＩとして、シリコン基板上に集積化される。他の一例
として、ＦＥＴを用いたＬＳＩとして、ＧａＡｓ（ガリ
ウム砒素）などの化合物半導体基板上に集積化される。

以下、ＥＣＬ回路をＣＭＬｕ路と同じ意味で表現する場
合がある。

これらのＣＭＬ回路を用いるＬＳＩにおいて、限定され
た電源電圧の使用のもとで、複雑な論理回路を構成した
い場合には、コレクタドツトＣＭＬといわれる回路が使
用されることがある。この回路では、複数のＣＭＬ回路
の第２のトランジスタのコレクタが、共通に接続される
。

コレクタドツトＣＭＬ回路を用いた例として、ＭＯＴＯ
ＲＯＬＡ　ＩＮＣ，社製の０Ｒ−ＡＮＤゲートであるＬ
ＳＩ、ＭＣ１０５０８がある。（ＭＥＣＬ　ＩＮＴＥＧ
ＲＡＴＥＤ　ＣＩＲＣＵＩＴＳ　ＤＡＴＡ　ＢＯＯＫ、
１９７３）。ここに用いられているコレクタドツトＣＭ
Ｌ回路には、ＮＰＮトランジスタが用いられている。基
本的には、単独のＣＭＬ回路においては、第１のトラン
ジスタのベースが論理信号の入力端子とされ、第２のト
ランジスタのベースが参照電位の入力端子とされている
。第１及び第２のトランジスタのエミッタは共通に接続
され、且つ共通の定電流源、又は定電流源と等価の動作
を行う抵抗の一端に接続される。定電流源又は等価の抵
抗の他端は、更にＣＭＬ回路の電源の低電位側に接続さ
れる。第２のトランジスタのコレクタは負荷抵抗の一端
に接続され、負荷抵抗の他端はＣＭＬ回路の電源の高電
位側に接続される。そして第２のトランジスタのコレク
タがＣＭＬ回路の論理出力点とされる。この単独のＣＭ
Ｌ回路が複数個構成され、それぞれのＣＭＬ回路の第１
のトランジスタのコレクタが共通に接続された回路が、
コレクタドツトＣＭＬ回路である。

上述のコレクタドツトＣＭＬ回路においては、複数のＣ
ＭＬ回路に、ローレベルく以下゛″Ｌ　”と記述する。

）の論理信号が同時に入力されると、負荷抵抗には電流
が、°“Ｌ　Ｉ＋の入力数と同数の定電流源から、供給
される。その結果、論理出力点、即ち第２のトランジス
タのコレクタの電位（”Ｌ”レベルであるが）が“Ｌ　
Ｉ＋の入力数に従って変動する。その変動を減少させる
ため、従来は電圧のクランプ用として、ダイオードか負
荷抵抗に並列に接続されていた。先の例では、このダイ
オードの代りにトランジスタが用いられている。

〔発明が解決しようとする課題〕

上述した従来のコレクタドツトＣＭＬ回路は、論理信号
“Ｌ”の入力が１つだけの場合は、負荷には１つの定電
流源からだけ電流が供給される。

このとき負荷に加わる電圧は、一般にクランプ電圧より
低く設定されており、且つダイオードが接続されること
により負荷の負荷抵抗が減少する結果、複数の定電流源
から負荷に電流が供給される時より低下する。そして論
理出力点の電位が上昇し、その結果ローレベルと負荷抵
抗に電流が供給されないハイレベル（以下“Ｈ”と記述
する。）との間の振幅である、論理振幅が減少する。

論理振幅は通常５００ｍＶ〜７００ｍＶに設定される。

従来例と同等のコレクタドツトＣＭＬ回路による実験に
よれば、論理振幅は負荷が抵抗のみのときの６００ｍＶ
から、ダイオード接続によって７０ｍＶ程度減少し、５
３０ｍＶになった。

従って、負荷が抵抗のみの場合と同等の雑音余裕を得る
には、論理振幅は約１０％増される必要がある。これは
消費電力の増大またはスイッチ速度の低下等の悪影響を
招くこととなる。

通常、ＬＳＩを構成するゲートアレー等の電子回路は、
一般のＣＭＬ回路とコレクタドツトＣＭＬ回路が混在し
ている。ここでコレクタドツトＣＭＬ回路の使用率は、
通常１０％以下である。しかしこの従来のコレクタドツ
トＣＭＬ回路に必要とされる高論理振幅は、その必要の
ない全てのＣＭＬ回路にも適用される必要がある。その
結果、ＬＳＩにおける消費電力の増大、またはスイッチ
速度の低下は、総量として甚だしいものとなっていた。

また負荷抵抗に並列に設けた、クランプ用のダイオード
の並列容量の存在のために、コレクタドツトＣＭＬ回路
においてスイッチ速度の増大が生じていた。

本発明の第１の目的は、論理振幅変化のないコレクタド
ツトＣＭＬ回路を提供することにある。

本発明の第２の目的は、動作速度の速いコレクタドツト
ＣＭＬ回路を提供することにある。

本発明の第３の目的は、消費電力の少ないコレクタドツ
トＣＭＬ回路を提供することにある。

〔課題を解決するための手段〕

本発明は、複数のＣＭＬ回路の論理出力点を共通に接続
する。コレクタドツトＣＭＬ回路に関する。単独のＣＭ
Ｌ回路においては、第１のトランジスタのベースが論理
信号の入力端子であり、第２のトランジスタのベースが
参照電位または反転論理信号の入力端子である。第１及
び第２のトランジスタのエミッタは、共に共通の定電流
源又は定電流源と等価の動作を行う抵抗を介して、ＣＭ
Ｌ電源の一方の端子に接続される。第１のトランジスタ
のコレクタは、負荷抵抗とクランプ用のダイオードから
なる並列回路を介して、ＣＭＬ電源の他方の端子に接続
される。第２のトランジスタのコレクタは、負荷抵抗を
介して、ＣＭＬ電源の他方の端子に接続される。第２の
トランジスタのコレクタにＣＭＬ回路の論理信号が出力
される。

基本のコレクタドツトＣＭＬ回路は、２つのＣＭＬ回路
のそれぞれ第１のトランジスタのコレクタ同士、第２の
トランジスタのコレクタ同士が、それぞれ互いに接続さ
れている。また２つのＣＭＬ回路の少なくとも一方のＣ
ＭＬ回路の、第２のトランジスタのベースには参照電位
が入力される。更に、第１のトランジスタのコレクタは
、直接またはエミッタフォロア回路を介して、第３のト
ランジスタのベースに接続されている。第３のトランジ
スタのコレクタはＣＭＬ電源の他方の端子に接続され、
エミッタは参照電位が入力される側のいずれかのＣＭＬ
回路のエミッタに接続される。

第２のトランジスタのコレクタと抵抗のみからなる負荷
との共通接続点が論理出力点である。従来例と同様に、
ＣＭＬ回路の論理出力点がエミッタフォロア回路に接続
された回路をＥＣＬ回路という。

本発明のコレクタドツトＣＭＬ回路においては、いずれ
かのＣＭＬ回路に論理信号“Ｌ”が入力されるとき、そ
のＣＭＬ回路側の定電流源から負荷抵抗に、電流が供給
される。しかし２つのＣＭＬ回路の論理信号入力が同時
に“Ｌ″であるときは、第１のトランジスタの論理出力
”Ｈ”が第３のトランジスタのベースに伝達される。そ
の結果、第３のトランジスタが接続された側のＣＭＬ回
路に接続された定電流源が供給する電流は、第３のトラ
ンジスタを通じてバイパスされる。従って、そのＣＭＬ
回路は負荷抵抗に電流を供給せず、論理出力点がローレ
ベルのとき負荷抵抗には常に１つの定電流源からしか電
流が供給されない。そして負荷抵抗に出力される論理振
幅は常に一定に保たれる。

このため一般のＣＭＬ回路等の電子回路とコレクタドツ
トＣＭＬ回路とが混在したＬＳＩにおいても、電子回路
の論理振幅を一般のＣＭＬ回路の論理振幅と同等に設計
でき、高速動作または低消費電力のＬＳＩが提供できる
。

〔実施例〕

第１図は、本発明の第１の実施例による、２人力ＡＮＤ
回路の回路図である。

第１図を参照すると、本発明の第１の実施例の２人力Ａ
ＮＤ回路は、ＮＰＮ型トランジスタを能動素子として用
いており、第１および第２のＣＭＬ回路１１および１２
を含む。

第１のＣＭＬ回路１１においては、トランジスタ１２１
のベースに入力端子１０５から論理信号が入力され、ト
ランジスタ１２２のベースに入力端子１０４から参照電
位が入力される。トランジスタ１２１．１２２のエミッ
タは結合され、定電流源１４１を介してＣＭＬ回路電源
の低電位端１０２に接続される。トランジスタ１２１の
コレクタは、抵抗１１１とクランプ用のダイオード１３
１との並列回路を介して、ＣＭＬ回路電源の高電位端１
０１に接続される。第２のＣＭＬ回路１２においては、
トランジスタ１２３のベースに、入力端子１０４から第
１のＣＭＬ回路と同じ参照電位が入力され、トランジス
タ１２４に入力端子１０６から他の論理信号が入力され
る。トランジスタ１２３，１２４のエミッタは結合され
、定電流源１４２を介して、低電位端１０２に接続され
る。トランジスタ１２２と１２３のコレクタは第１の共
通接続点１５１で共通接続され、トランジスタ１２１と
１２４のコレクタは第２の共通接続点１５２で共通接続
されて、コレクタドツトＣＭＬ回路が構成される。トラ
ンジスタ１２２，１２３のコレクタおよび負荷抵抗１１
２の一端に共通接続された第１の共通接続点１５１がコ
レクタドツトＣＭＬ回路の論理出力点とされる。

第１図の実施例は、エミッタフォロアトランジスタ１２
５と１２６および本発明によるバイパス用トランジスタ
１２７を更に含む。トランジスタ１２５のベースはコレ
クタドツトＣＭＬ回路の第１の共通接続点１５１に接続
される。トランジスタ１２５のコレクタは高電位端１０
１に、エミッタは抵抗１１４を介して低電位端１０２に
接続され、エミッタフォロア回路が構成される。トラン
ジスタ１２５のエミッタには論理信号の出力端子１０３
が接続される。トランジスタ１２６のベースはコレクタ
ドツトＣＭＬ回路の第２の共通接続点１５２に接続され
ている。トランジスタ１２６のコレクタは高電位端１０
１に、エミッタは抵抗１１３を介して低電位端１０２に
接続され、エミッタフォロア回路が構成される。そして
トランジスタ１２６のエミッタ端子は節点１５３でバイ
パス用トランジスタ１２７のベースに接続されている。

トランジスタ１２７のコレクタは高電位端１０１に、エ
ミッタは第２のＣＭＬ回路１２のトランジスタ１２４の
エミッタに接続されている。

尚、ダイオード１３１はクランプ作用を行うトランジス
タに、定電流源１４１，１４２は抵抗に置換えられてよ
い。

第１図の実施例においては、負荷抵抗１１２に並列にＬ
レベルの電圧をクランプするダイオードは設けられてい
ない。そのことと、バイパス用トランジスタ１２７の設
置とによって、論理出力のローレベルの電位の変化がな
く、論理出力点１５１におけるスイッチ速度が速くなる
効果がある。

次に第１図の２人力ＡＮＤ回路の動作の説明を行う。

入力端子１０５および１０６に入力された論理信号が共
に“ＨＩＩのとき、第２の共通接続点１５２および節点
１５３のレベルはそれぞれ“Ｌ”となる。このとき第１
の共通接続点１５１における論理出力は“Ｈ”であり、
負荷抵抗１１２には定電流源１４１及び１４２からの電
流は供給されない 入力端子１０５および１０６へ入力される論理信号の、
いずれか一方（例えば１ｏ５）のみのしベルが“Ｈ”の
ときは、トランジスタ１２２および１２３のいずれか一
方（例えば１２３）がオン状態となる。その結果、抵抗
１１１とダイオード１３１の並列回路と負荷抵抗１１２
との両方に定電流源１４１及び１４２からそれぞれ電流
が供給される。第１及び第２の共通接続点１５１及び１
５２はそれぞれ“Ｌ”レベルとなり、出力端子１０３お
よび節点１５３における論理レベルは共に“Ｌ”となる
。この場合、トランジスタ１２２および１２３はいずれ
か一方がオン状態とされ、しかも両者が同時にオン状態
とされることはないので、負荷抵抗１１２には定電流源
１４１または１４２のいずれか一方（上の例では１４２
）がらのみ電流が供給される。従って、論理出力点１５
１におけるローレベルは、トランジスタ１２２のコレク
タが接続されていない、単独のＣＭＬ回路の場合と同じ
レベルとなる。

入力端子１０５および１０６に入力される論理信号が共
に“Ｌ”のときは、抵抗１１１とダイオード１３１の並
列回路に定電流源１４１．１４２のいずれからも電流が
供給されないため、第２の共通接続点１５２と節点１５
３のレベルは“Ｈ”となり、バイパス用トランジスタ１
２７がオン状態とされる。従って定電流源１４２から供
給される電流は、トランジスタ１２７をバイパスして流
れ、負荷抵抗１１２にはオン状態のトランジスタ１２２
を経て定電流源１４１がらの電流のみが供給される。よ
ってこの場合にも論理出力点１５１におけるローレベル
は単独のＣＭＬ回路のときと同じレベルとなる。

以上説明したように本実施例においては、論理出力は抵
抗のみの負荷側から取り出されている。

また、負荷抵抗１１２に電流が供給される場合である、
２つの論理入力信号のいずれが一方または両方が“Ｌ”
の場合には、負荷抵抗１１２には必ず一つの定電流源か
らのみ電流が供給される。従って、このコレクタドツト
ＣＭＬ回路の論理振幅は、常に単独のＣＭＬ回路の論理
振幅と同じにすることができる。これはこの回路の論理
振幅が、負荷抵抗１１２に並列にクランプ用のダイオー
ドが接続された、従来の回路が必要とする論理振幅より
、少なくできることを意味している。この論理振幅を少
なくする効果により、回路のスイッチ速度を速くするこ
とができる。従来例と同一スイッチ速度でよければ、負
荷抵抗に供給する電流を減少することによって、消費電
力を減少することが可能である。更に、負荷回路の時定
数は、負荷抵抗１１２に並列にクランプ用のダイオード
が接続された場合より、ダイオードの並列容量が減少す
るため減少し、ＣＭＬ回路のスイッチ速度が速くなる。

尚、論理出力されない側のトランジスタ１２１および１
２４のコレクタの負荷は、抵抗１１１とダイオード１３
１の並列回路である。従って、入力端子１０５および１
０６における論理信号久方の、いずれか一方のみが“・
Ｈ”のときは、節点１５３の“Ｌ”のレベルが上昇する
。〜しがし、節点１５３における論理出力は、他の電子
回路と接続されていないので、雑音余裕が減少させられ
る恐れはない。

第２図は、本発明の第２の実施例による、イネーブル端
子付き２人力データセレクタの回路図である。

第２図を参照すると、本発明の第２の実施例によるイネ
ーブル端子付き２人力データセレクタは３つのＣＭＬ回
路２１．２２及び２３で構成されている。但し、この回
路において、第２および第３のＣＭＬ回路２２及び２３
は定電流源を共有しているので、実質的には２つのＣＭ
Ｌ回路を持っていると考えてもよい。第１のＣＭＬ回路
２１はイネーブル信号入力によるスイッチ回路であり、
第２および第３のＣＭＬ回路２２及び２３が２人カデー
タの選択に用いられる。

第１のＣＭＬ回路２１は１対のトランジスタ２２１およ
び２２２を含む。トランジスタ２２１のベースに入力端
子２０５からイネーブル信号が入力され、トランジスタ
２２２のベースに参照電位印加端子２０４から参照電位
が入力される。トランジスタ２２１および２２２のエミ
ッタは結合され、定電流源２４１を介してＣＭＬ回路電
源の低電位端２０２に接続される。トランジスタ２２１
のコレクタは負荷抵抗２１２を介して、ＣＭＬ回路電源
の高電位端２０１に接続される。トランジスタ２２２の
コレクタは、抵抗２１１とクランプ用のダイオード２３
１との並列回路を介して、高電位端２０１に接続される
。

第２のＣＭＬ回路２２は１対のトランジスタ２２３およ
び２２４を含む。トランジスタ２２３のベースに参照電
位印加端子２０４から第１のＣＭＬ回路と同じ参照電位
が入力され、トランジスタ２２４のベースに入力端子２
０６からデータが入力される。トランジスタ２２３及び
２２４のエミッタは結合されてトランジスタ２３２のコ
レクタに接続される。トランジスタ２３２のエミッタは
定電流源２４２を介して、低電位端２０２に接続される
。トランジスタ２３２はデータの入力端子を選択するス
イッチとして動作し、第２のＣＭＬ回路２２がデータ入
力回路として選択されたときはオン状態となり、第２の
ＣＭＬ回路２２と定電流電源２４２を接続する。

第３のＣＭＬ回路２３は１対のトランジスタ２２８およ
び２２９を含む。トランジスタ２２８のベースに参照電
位印加端子２０４から第１のＣＭＬ回路と同じ参照電位
が入力され、トランジスタ２２９のベースに入力端子２
０７からデータが入力される。トランジスタ２２８及び
２２９のエミッタは結合されてトランジスタ２３３のコ
レクタに接続される。トランジスタ２３３のエミッタは
定電流源２４２を介して、低電位端２０２に接続される
。トランジスタ２３３はデータの入力端子を選択するス
イッチとして動作し、第３のＣＭＬ回路２３がデータ入
力回路として選択されたときはオン状態となり、第３の
ＣＭＬ回路２３と定電流源２４２とを接続する。

トランジスタ２３２，２３３，２３４はデータの選択回
路を構成する。トランジスタ２３４のベースはセレクト
信号が入力される入力端子２０８に、コレクタは高電位
端２０１に、エミッタは抵抗２１５を介して低電位端２
０２に接続される。又、トランジスタ２３４のエミッタ
とトランジスタ２３２のベースが接続される。トランジ
スタ２３３のベースには参照電位印加端子２０９から参
照電位が印加される。

トランジスタ２２１，２２３及び２２８のコレクタは負
荷抵抗２１２の一端と共に第１の共通接続点２５１で接
続され、この共通接続点２５１がコレクタドツトＣＭＬ
回路の論理出力点とされる。゛トランジスタ２２２，２
２４および２２９のコレクタも第２の共通接続点２５２
で接続されている。

第２図の実施例は、エミッタフォロアトランジスタ２２
５および２２６とバイパス用トランジスタ２２７および
２３０を更に含む。トランジスタ２２５のベースは第１
の共通接続点２５１に接続されている。トランジスタ２
２５のコレクタは高電位端２０１に、エミッタは抵抗２
１４を介して低電位端２０２に接続され、エミッタフォ
ロア回路が構成される。トランジスタ２２５のエミッタ
はデータの出力端子２０３にも接続される。トランジス
タ２２６のベースは第２の共通接続点２５２に接続され
ている。トランジスタ２２６のコレクタは高電位端２０
１に、エミッタは抵抗２１３を介して低電位端２０２に
接続され、エミッタフォロア回路が構成される。そして
トランジスタ２２６のエミッタは第３の共通接続点２５
３でトラジスタ２２７および２３０のベースに接続され
ている。トランジスタ２２７のコレクタは高電位端２０
１に、エミッタはトランジスタ２２３のエミッタに接続
されている。トランジスタ２３０のコレクタは高電位端
２０１に、エミッタはトランジスタ２２８のエミッタに
接続されている。

次に第２図のイネーブル端子付き２人力データセレクタ
の動作の説明を行う。

セレクト信号゛″Ｈ“が入力端子２０８に入力されると
、トランジスタ２３４．２３２がオン状態となり、第２
のＣＭＬ回路２２およびトランジスタ２２７が選択され
る。そしてデータ入力端子２０６から入力されるデータ
が「活性」状態となる。逆にセレクト信号“Ｌ″が入力
端子２０８に入力されると、参照電位印加端子２０９か
ら参照電位が印加されたトランジスタ２３３がオン状態
となる。そして第３のＣＭＬ回路２３及びトランジスタ
２３０が選択され、データ入力端子２０７から入力され
るデータが「活性」状態となる。

イネーブル信号“Ｌ”″が入力端子２０５に入力された
時には、入力端子２０６．２０７に入力されたデータの
うち、セレクト信号によって選択された側のデータが出
力端子２０３に出力される。

イネーブル信号“Ｈ”が入力端子２０５に入力されると
、入力端子２０６．２０７及び２０８に入力される信号
のレベルによらず、トランジスタ２２５におけるベース
入力レベルは常に“Ｌ”とされ、その結果出力端子２０
３の出力レベルは“Ｌ′となる。

このコレクタドツトＣＭＬ回路においては、第１のＣＭ
Ｌ回路２１のイネーブル信号の入力されるトランジスタ
が、第１図の実施例とは逆になっている。従ってイネー
ブル信号“ＨＩＩとデータ信号“Ｌ”の組合せの場合に
おいて、定電流源２４２から供給される電流が、トラン
ジスタ２２７又は２３０によってバイパスされる。

イネーブル信号“Ｌ”が入力端子２０５に入力され、か
つ入力端子２０８に入力される論理信号により選択され
た、入力端子２０６あるいは２０７におけるデータレベ
ルが“Ｌ°′である場合は、第２の共通接続点２５２の
レベルが“Ｌ”となる。これに従って第３の共通接続点
２５３のレベルは“Ｌ”となる。この結果トランジスタ
２２７または２３０はオフ状態となり、トランジスタ２
２３または２２８がオン状態となる。一方トランジスタ
２２１はオフ状態であるので、負荷抵抗２１２に流れる
電流は、トランジスタ２２３または２２８を通して、定
電流源２４２からのみ供給される。

イネーブル信号“Ｌ”が入力端子２０５に入力され、か
つ選択された入力端子２０６あるいは２０７におけるデ
ータレベルが“Ｈ”である場合、第３の共通接続点２５
３のレベルは“Ｌ”である。そして、トランジスタ２２
４または２２９はオン状態である。従ってトランジスタ
２２３および２２８は共にオフとなる。一方トランジス
タ２２１はオフ状態であるので、電流は負荷抵抗２１２
に流れない。

イネーブル信号“Ｈ”が入力端子２０５に入力され、か
つ選択された入力端子２０６あるいは２０７におけるデ
ータレベルが“Ｌ”である場合は、第３の共通接続点２
５３のレベルが“Ｈ”となる。この結果トランジスタ２
２７又は２３０のいずれかがオン状態になり、そのオン
状態とされたトランジスタは、定電流源２４２から供給
される電流をバイパスする。このときトランジスタ２２
３．２２８は共にオフ状態であり、負荷抵抗２１２に流
れる電流は、トランジスタ２２１を通して、定電流源２
４１からのみ供給される。

イネーブル信号″Ｈ”が入力端子２０５に入力され、か
つ選択された入力端子２０６あるいは２０７におけるデ
ータレベルが“ＨＩＩの場合、トランジスタ２２３．２
２８共にオフ状態である。従って負荷抵抗２１２に流れ
る電流は、トランジスタ２２１を通して、定電流源２４
１からのみ供給される。

第１および第２の実施例において、定電流源から供給さ
れる電流がバイパスされるトランジスタ１２７．２２７
　（または２３０）は次の条件を満たすＣＭＬ回路に接
続される。このＣＭＬ回路は、コレクタの負荷が抵抗の
、みであり、且つベースに参照電位が印加されるトラン
ジスタを有する回路である。第１図に示された実施例の
ように、２つのＣＭＬ回路の両方のトランジスタがこの
条件を満たす場合には、バイパス用トランジスタはどち
らか一方に接続される。

本発明に使用されるトランジスタは、ＮＰＮトランジス
タに限らず、ＰＮＰまたはＦＥＴトランジスタが使用で
きる。ＰＮＰ）−ランジスタが使用される場合は、ＣＭ
Ｌ回路電源の高電位と低電位が逆に設定される。またＦ
ＥＴが使用される場合は、ＮＰＮ）ランジスタのコレク
タがＦＥＴのドレインに、ベースがゲートに、エミッタ
がソースに対応して使用される。

〔発明の効果〕

以上説明したように、本発明によるコレクタドツトＣＭ
Ｌ回路においては、論理出力される側の負荷は抵抗のみ
によって、また論理出力されない側である逆論理出力側
の負荷は、抵抗とクランプ用ダイオードとの並列回路に
よって構成される。

そして逆論理出力側のレベルが“Ｈ”となった時には、
論理出力される側の負荷抵抗に流れるべき電流のうち、
１つの定電流源分の電流がバイパスされる。従って論理
出力される側の負荷抵抗に電流が流れる場合には、常に
一つの定電流源分のみの電流が流れるようにされており
、出力される論理信号の論理振幅は変動を生じない。こ
の結果、論理振幅を単独のＣＭＬ回路と同等のレベルと
しても、雑音余裕が低下することがない。従って、本発
明によれば、抵抗とクランプ用ダイオードの並列回路の
負荷により論理出力を得る場合より、論理振幅を約７０
ｍＶ小さくでき、回路の高速化が計れるという効果があ
る。回路の高速化が必要ないならば、負荷電流を減少さ
せることにより、回路の消費電力を減少すさせることが
できる。また論理出力側の負荷には、ダイオードが接続
されていないので、回路の時定数が減少し、回路のスイ
ッチ速度が速くなる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による２人力ＡＮＤ回路
の回路図、第２図は本発明の第２の実施例によるイネー
ブル端子付き２人カデータセレクタの回路図である。 １１．１２．２１〜２３・・・ＣＭＬ回路、１０１．２
０１〜高電位端、１０２，２０２・・・低電位端、１０
３，２０３・・・出力端子、２０４，２０９・・・参照
電位印加端子、１０４〜１０６，２０５〜２０８・・・
入力端子、１１１〜１１４，２１１〜２１５・・・抵抗
、１２１〜１２７．２２１〜２３４・・・トランジスタ
、１３１．２３１・・・ダイオード、１４１．１４２，
２４１，２４２・・・定電流源、１５１．１５２，２５
１〜２５３・・・共通接続点、１５３・・・節点。

Claims (1)

1. 【特許請求の範囲】 １、エミッタが共通接続された第１および第２のトラン
   ジスタと、前記第１のトランジスタのコレクタと電源の
   一端との間に並列に接続された負荷抵抗およびクランプ
   用ダイオードと、前記第２のトランジスタのコレクタと
   前記電源の一端との間に接続された負荷抵抗と、前記第
   １および第２のトランジスタのエミッタと前記電源の他
   端との間に接続された第１の定電流源とを持つ第１のＣ
   ＭＬ回路部と、 エミッタが共通接続された第３および第４のトランジス
   タと、前記第３および第４のトランジスタのエミッタと
   前記電源の他端との間に接続された第２の定電流源とを
   持ち、前記第３のトランジスタのコレクタは前記第１の
   トランジスタのコレクタに接続され、前記第４のトラン
   ジスタのコレクタは前記第２のトランジスタのコレクタ
   に接続される第２のＣＭＬ回路部と、 前記第１および第２のＣＭＬ回路部に入力される論理信
   号の入力レベルにかかわらず、前記第２のトランジスタ
   のコレクタにおける論理“Ｌ”レベルを一定とする手段
   とを有することを特徴とするコレクタドットＣＭＬ回路
   。 ２、前記一定とする手段は、コレクタが前記電源の一端
   にエミッタが前記第４のトランジスタのエミッタに接続
   された第５のトランジスタと、前記第５のトランジスタ
   のベースに前記第３のトランジスタのコレクタの電位を
   伝達する手段と、 を有することを特徴とする特許請求の範囲１記載のコレ
   クタドットＣＭＬ回路。 ３、エミッタが共通接続された第１および第２のトラン
   ジスタと、前記第１のトランジスタのコレクタと電源の
   一端との間に並列に接続された第１の負荷抵抗およびク
   ランプ用ダイオードと、前記第２のトランジスタのコレ
   クタと前記電源の一端との間に接続された第２の負荷抵
   抗と、前記第１および第２のトランジスタのエミッタと
   前記電源の他端との間に接続された第２の定電流源とを
   持つ第１のＣＭＬ回路部と、 エミッタが共通接続された第３および第４のトランジス
   タと、前記第３および第４のトランジスタのエミッタと
   前記電源の他端との間に接続された第１の定電流源とを
   持ち、前記第３のトランジスタのコレクタは前記第１の
   トランジスタのコレクタに接続され、前記第４のトラン
   ジスタのコレクタは前記第２のトランジスタのコレクタ
   に接続される第２のＣＭＬ回路部と、 前記第２および第４のトランジスタの少なくとも一方の
   ベースに参照電位を加える手段と、コレクタが前記電源
   の一端に接続され、ベースが直接またはエミッタフォロ
   ア回路を介して前記第１のトランジスタのコレクタに接
   続され、エミッタが前記参照電位が加えられる第２また
   は第４のトランジスタのエミッタに接続された第５のト
   ランジスタと、 前記第２の負荷抵抗と前記第２および第４のトランジス
   タのコレクタとの接続点に接続された論理出力端子と、 を含むことを特徴とするコレクタドットＣＭＬ回路。 ４、エミッタが共通接続された第１および第２のトラン
   ジスタと、前記第１のトランジスタのコレクタと電源の
   一端との間に接続された負荷抵抗と、前記第２のトラン
   ジスタのコレクタと前記電源の一端との間に並列に接続
   された負荷抵抗およびクランプ用ダイオードと、前記第
   １および第２のトランジスタのエミッタと前記電源の他
   端との間に接続された第１の定電流源とを持つ第１のＣ
   ＭＬ回路部と、 エミッタが共通接続された第３、第４および第５のトラ
   ンジスタと前記第３のトランジスタのベースに接続され
   た論理信号入力端子と前記第５のトランジスタのベース
   に接続された参照電位印加端子とを持ち前記第４のトラ
   ンジスタのコレクタは前記電源の一端に接続される複数
   のＣＭＬ回路と、それぞれのＣＭＬ回路の前記共通接続
   された第３、第４および第５のトランジスタのエミッタ
   に一端が接続され他端が共通接続されたスイッチ回路と
   、前記スイッチ回路の他端と前記電源の他端との間に接
   続される第２の定電流源とを持ち、前記複数のＣＭＬ回
   路の前記第３のトランジスタのコレクタ同志が前記第２
   のトランジスタのコレクタに、前記第４のトランジスタ
   のベース同志が前記第２のトランジスタのコレクタに直
   接又はエミッタフォロア回路を介して、前記第５のトラ
   ンジスタのコレクタ同志が前記第１のトランジスタのコ
   レクタにそれぞれ共通接続される第２のＣＭＬ回路部と
   、前記スイッチ回路を制御して前記第２のＣＭＬ回路の
   前記複数のＣＭＬ回路の１つを選択しオン状態とする手
   段とを含み、 前記第１のＣＭＬ回路部および前記選択されたＣＭＬ回
   路に入力される論理信号の入力レベルにかかわらず、前
   記第２のトランジスタのコレクタにおけるローレベルが
   一定となることを特徴とするコレクタドットＣＭＬ回路
   。 ５、エミッタが共通接続された第１および第２のトラン
   ジスタと、前記第１のトランジスタのコレクタと電源の
   一端との間に接続された負荷抵抗と、前記第２のトラン
   ジスタのコレクタと前記電源の一端との間に並列に接続
   された負荷抵抗およびクランプ用ダイオードと、前記第
   １および第２のトランジスタのエミッタと前記電源の他
   端との間に接続された第１の定電流源とを持つ第１のＣ
   ＭＬ回路部と、 エミッタが共通接続された第３、第４および第５のトラ
   ンジスタとコレクタが前記第３、第４および第５のトラ
   ンジスタのエミッタに接続された第６のトランジスタと
   前記第３のトランジスタのベースに接続された第１の論
   理信号入力端子と前記第５のトランジスタのベースに接
   続された第１の参照電位印加端子とを持ち前記第３のト
   ランジスタのコレクタは前記第２のトランジスタのコレ
   クタに接続され前記第４のトランジスタのコレクタは前
   記電源の一端に接続されベースは前記第２のトランジス
   タのコレクタと直接又はエミッタフォロア回路を介して
   接続され前記第５のトランジスタのコレクタは前記第１
   のトランジスタのコレクタに接続される第２のＣＭＬ回
   路部と、 エミッタが共通接続された第７、第８および第９のトラ
   ンジスタとコレクタが前記第７、第８および第９のトラ
   ンジスタのエミッタに接続された第１０のトランジスタ
   と前記第７のトランジスタのベースに接続された第２の
   論理信号入力端子と前記第１０のトランジスタのベース
   に接続された第２の参照電位印加端子とを持ち前記第７
   のトランジスタのコレクタは前記第３のトランジスタの
   コレクタに接続され前記第８のトランジスタのコレクタ
   は前記電源の一端に接続されベースは前記第４のトラン
   ジスタのベースに接続され前記第９のトランジスタのコ
   レクタは前記第５のトランジスタのコレクタにベースは
   前記第１の参照電位印加端子に接続された第３のＣＭＬ
   回路部と、前記第６および第１０のトランジスタのエミ
   ッタと前記電源の他端との間に接続され前記第２および
   第３のＣＭＬ回路部に共有される第２の定電流源と、 コレクタが前記電源の一端に接続されエミッタが前記第
   ６のトランジスタのベースに接続されるとともに抵抗を
   介して前記電源の他端にも接続される第１１のトランジ
   スタと前記第１１のトランジスタのベースに接続された
   セレクション端子とを含むセレクション回路部と、前記
   第１、第５および第９のトランジスタのコレクタの接続
   点に接続された論理出力端子と、を含むことを特徴とす
   るイネーブル端子付きＡＮＤゲート回路。 ６、特許請求項１又は２又は３記載のコレクタドット回
   路において、前記第２のトランジスタのコレクタにベー
   スが接続されコレクタが前記電源の一端に接続されエミ
   ッタが抵抗を介して前記電源の他端に接続された出力用
   トランジスタを設け、 前記出力用トランジスタのエミッタから論理出力を取り
   出す、ことを特徴とするコレクタドットＣＭＬ回路。 ７、特許請求項１又は２又は３又は４又は５又は６記載
   の回路を含む電子回路をシリコン基板上または化合物半
   導体基板上に集積化した、ことを特徴とするＩＣ回路。 ８、第１および第２の電流端と制御端とを有する第１、
   第２、第３、第４および第５のトランジスタと、 前記第１および第２のトランジスタの第２の電流端に一
   端が共通接続し他端が電源の一端に接続した第１の定電
   流源と、前記第３、第４および第５のトランジシタの第
   ２の電流端で一端が共通接続し他端が前記電源の一端と
   接続した第２の定電流源と、 前記第１および第３のトランジスタの第１の電流端を共
   通接続すると共に前記電源の他端に接続する第１の手段
   と、前記第２および第４のトランジスタの前記第１の電
   流端に一端が共通接続し他端が前記電源の他端に接続し
   た負荷手段と、前記第１および第３のトランジスタの前
   記第１の電流端の電位を前記第５のトランジスタの制御
   端に伝達する第２の手段と、前記第１のトランジスタの
   制御端に接続された第１の論理信号入力端子と、 前記第３のトランジスタの制御端に接続された第２の論
   理信号入力端子と、 前記第２および第４のトランジスタの制御端に接続され
   た参照電位入力端子と、 論理信号出力端子と、 前記第２および第４のトランジスタの第１の電流端の信
   号を前記論理信号出力端子に伝達する第３の手段とを含
   み、 前記第５のトランジスタの第１の電流端は前記電源の他
   端に接続されたことを特徴とするＣＭＬ回路。 ９、前記第１の手段は並列接続された負荷手段とクラン
   プ手段とを含むことを特徴とする特許請求項８記載のＣ
   ＭＬ回路。 １０、前記第２の手段は第６のトランジスタを含み、前
   記第６のトランジスタの制御端は前記第１および第２の
   トランジスタの第１の電流端に接続され、前記第６のト
   ランジスタの第１の電流端は前記電源の他端に接続され
   、前記第６のトランジスタの第２の電流端は前記第５の
   トランジスタの制御端に接続されるとともに抵抗を介し
   て前記電源の一端に接続された、ことを特徴とする特許
   請求項８記載のＣＭＬ回路。