JPH0311131B2

JPH0311131B2 -

Info

Publication number: JPH0311131B2
Application number: JP56183510A
Authority: JP
Inventors: Takeo Sekino; Hitoshi Takeda
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1981-11-16
Filing date: 1981-11-16
Publication date: 1991-02-15
Also published as: JPS5884534A

Description

【発明の詳細な説明】高速用のＡ／Ｄコンバータには、第１図に示す
ような並列型と、第２図に示すような直並列型と
がある。

すなわち、第１図の並列型Ａ／Ｄコンバータは
８ビツトのＡ／Ｄ変換を行う場合であるが、255
個の電圧比較回路A₁〜A₂₅₅を有し、この比較回
路A₁〜A₂₅₅において、アナログ入力電圧V_ioが
255ステツプの基準電圧V₁〜V₂₅₅とそれぞれ電圧
比較され、その比較出力がエンコーダENCに供
給されて８ビツトのデジタル出力D₀〜D₇が取り
出される。

また、第２図の直並列型Ａ／Ｄコンバータも８
ビツトのＡ／Ｄ変換を行うものであるが、入力電
圧V_ioが前段の４ビツトの並列型Ａ／Ｄコンバー
タに供給されて上位４ビツトのデジタル出力D₇
〜D₄が取り出される。そして、この４ビツトD₇
〜D₄がＤ／ＡコンバータCONVに供給されてア
ナログ電圧V_nに変換され、電圧V_ioと電圧V_nと
の差電圧（V_io−V_n）が後段の４ビツトの並列型
Ａ／Ｄコンバータに供給されて下位４ビツトのデ
ジタル出力D₃〜D₀が取り出される。

しかし、第１図の並列型Ａ／Ｄコンバータで
は、アナログ入力電圧V_ioをｎビツトのデジタル
出力に変換する場合、（2ⁿ−１）個の電圧比較回
路を必要とし、素子数が多くなつてIC化した場
合のチツプサイズが大きくなると共に、消費電力
が大きくなつてしまう。

その点、第２図の直並列型Ａ／Ｄコンバータで
は、（ｍ＋ｎ）ビツトのデジタル出力に変換する
場合でも、電圧比較回路は（2^m＋2ⁿ−２）個でよ
く、従つて、チツプサイズや消費電力を小さくで
きる。しかし、このコンバータでは、Ｄ／Ａコン
バータCONVを必要としてしまう。しかも、上
位ビツト変換用の前段のＡ／Ｄコンバータと、
Ｄ／ＡコンバータCONVとの間に誤差があると、
これがそのまま変換誤差として現れ、上位ビツト
と下位ビツトとの接なぎ目で誤差を生じてしま
う。すなわち、アナログ入力電圧V_ioが例えば単
調増加していくとき、デジタル出力の下位ビツト
から上位ビツトへ桁上げがある点で、デジタル出
力がデイツプし、単調増加しなくなつてしまう。

この発明は、これらの問題点を一掃すると共
に、特にIC化したときのペレツトサイズを小型
化できるＡ／Ｄコンバータを提供しようとするも
のである。

まず、その一例の接続関係及び動作について第
３図により説明しよう。なお、この例においては
アナログ入力電圧V_ioを４ビツトのデジタル出力
D₃〜D₀に変換する場合である。また、第３図で
は、紙面の都合により回路図を第３図ＡとＢとに
分割して示す（つなぎ目は重複して示す）。

第３図において、上位ビツト用として３個の電
圧比較回路M₃〜M₁が設けられると共に、下位ビ
ツト用として３個の電圧比較回路N₃〜N₁が設け
られる。この場合、比較回路M₃〜M₁は、それぞ
れ、トランジスタQ₁，Q₂のエミツタが定電流源
Q₀に共通接続されて構成され、比較回路N₃〜N₁
は、それぞれ、トランジスタQ₁，Q₂のエミツタ
が定電流源Q₀に共通接続されて構成される。

さらに、マトリツクスとして電圧比較回路A_ij
（ｉ＝４〜１、ｊ＝３〜１）が設けられる。この
比較回路A_ijは、それぞれ、トランジスタQ₁，Q₂
のエミツタが電流スイツチ用のトランジスタQ₃
のコレクタに共通接続されて構成される。なお、
比較回路A_ij（〜A_ij）は、本来、比較回路N₃〜N₁
の初段として働くものである。

また、基準電圧源V_rと接地との間に、レジス
タストリングとして16個の互いに等しい値の抵抗
器R₀〜R₁₅が直列接続されて16ステツプの基準電
圧V₁₅〜V₀が形成される。そして、これら電圧
V₁₅〜V₀のうち、４ステツプごとの電圧V₁₂，
V₈，V₄が比較回路M₃〜M₁のトランジスタQ₁の
ベースに供給され、電圧V₁₅〜V₁₃，V₇〜V₅が比
較回路A_4j，A_2jのトランジスタQ₂のベースに供
給されると共に、残る電圧V₉〜V₁₁，V₁〜V₃が
比較回路A_3j，A_1jのトランジスタQ₁のベースに
供給される。さらに、比較回路M₃〜M₁のトラン
ジスタQ₂のベースと、比較回路A_ijのトランジス
タQ₁，Q₂のうち、電圧V₁₅〜V₁が供給されなか
つたトランジスタのベースとに、アナログ入力電
圧V_ioが供給される。

また、比較回路M₃のトランジスタQ₁のコレク
タ出力P₃が比較回路A_4jのトランジスタQ₃のベー
スに供給され、比較回路M₃のトランジスタQ₂と
比較回路M₂のトランジスタQ₁とのワイアードア
ンド出力P₂が比較回路A_3jのトランジスタQ₃のベ
ースに供給され、比較回路M₂のトランジスタQ₂
と比較回路M₁のトランジスタQ₁とのワイアード
アンド出力P₁が比較回路A_2jのトランジスタQ₃の
ベースに供給され、比較回路M₁のトランジスタ
Q₂のコレクタ出力P₀が比較回路A_1jのトランジス
タQ₃のベースに供給される。そして、比較回路
A_i3〜A_i1のトランジスタQ₃のエミツタが定電流源
Q₀₃〜Q₀₁にそれぞれ共通接続される。また、比
較回路M₃〜M₁の出力P₃〜P₁が上位ビツト用のエ
ンコーダENCMに供給されてデジタル出力の上
位２ビツトD₃，D₂が取り出される。

さらに、比較回路A_i3〜A_i1のトランジスタQ₁，
Q₂のコレクタが、それぞれ比較回路N₃〜N₁のト
ランジスタQ₁，Q₂のベースに共通接続される。
そして、比較回路N₃のトランジスタQ₁のコレク
タ出力B₃、比較回路N₃のトランジスタQ₂と比較
回路N₂のトランジスタQ₁とのワイアードアンド
出力B₂、比較回路N₂のトランジスタQ₂と比較回
路N₁のトランジスタQ₁とのワイアードアンド出
力B₁が下位ビツト用のエンコーダENCNに供給
されると共に、エンコーダENCMからビツトD₂
がエンコーダENCNに供給され、エンコーダ
ENCNからはデジタル出力の下位２ビツトD₁，
D₀が取り出される。なお、エンコーダENCM，
ENCNの真理値表の一例を第４図及び第５図に
示す。

このような構成において、例えば第３図にと
して示すように、アナログ入力電圧V_ioが、V₇＞
V_io＞V₆であるとすると（以下、信号のレベルを
示す“Ｈ”、“Ｌ”にはに対応してサフイツクス
１をつけて“H₁”、“L₁”のように示す）。

すると、V₁₂＞V₈＞V_ioなので、比較回路M₃，
M₂のトランジスタQ₁のベース“H₁”、トランジ
スタQ₂のベースは、“L₁”となつてトランジスタ
Q₁のコレクタは“L₁”、トランジスタQ₂のコレク
タは“H₁”となる。また、V_io＞V₄なので、比較
回路M₁のトランジスタQ₁のベースは“L₁”、ト
ランジスタQ₂のベースは“H₁”となつてトラン
ジスタQ₁のコレクタは“H₁”、トランジスタQ₂
のコレクタは“L₁”となる。従つて、P₃＝“L₁”、
P₂＝“L₁”、P₁＝“H₁”、P₀＝“L₁”となるので、
第４図からD₃＝“０”、D₂＝“１”となる。

また、P₃＝“L₁”、P₂＝“L₁”、P₁＝“H₁”、P₀＝
“L₁”なので、比較回路A_2jのトランジスタQ₃だ
けがオンとなり、比較回路A_2jにおいて入力電圧
V_ioと基準電圧V₇〜V₅とが比較される。そして、
V₇＞V_io＞V₆なので、比較回路A₂₃のトランジス
タQ₁のベースは“L₁”、トランジスタQ₂のベース
は“H₁”となつてトランジスタQ₁のコレクタは
“H₁”、トランジスタQ₂のコレクタは“L₁”とな
ると共に、比較回路A₂₂，A₂₁のトランジスタQ₁
のベースは“H₁”、トランジスタQ₂のベースは
“L₁”となつてトランジスタQ₁のコレクタは
“L₁”、トランジスタQ₂のコレクタは“H₁”とな
る。

そして、これら出力が比較回路N₃〜N₁に供給
されているので、比較回路N₃のトランジスタQ₁
のコレクタは“L₁”、トランジスタQ₂のコレクタ
は“H₁”となると共に、比較回路N₂，N₁のトラ
ンジスタQ₁のコレクタは“H₁”、トランジスタ
Q₂のコレクタは“L₁”となる。従つて、B₃＝
“L₁”、B₂＝“H₁”、B₁＝“L₁”となると共に、D₂
＝“１”なので、第５図からD₁＝“１”、D₀＝“０”
となる。

従つて、アナログ入力電圧V_ioがとして示す
ように、V₇＞V_io＞V₆のときには、デジタル出力
D₃〜D₀として“0110”が得られる。そして、こ
のときの出力電圧V_ioは端数を切り捨てて量子化
すれば、接地側から数えて第６番目のステツプの
レベルであり（接地電位を第０番目とする）、６
＝“0110”であるから、D₃〜D₀＝“0110”は正し
いデジタル出力である。

また、例えば第３図にとして示すように、ア
ナログ入力電圧V_ioが、V₁₀＞V_io＞V₉であるとす
る（以下、信号のレベルを示す“Ｈ”、“Ｌ”には
に対応してサフイツクス２をつける）。

すると、V₁₂＞V_ioなので、比較回路M₃のトラ
ンジスタQ₁のベースは“H₂”、トランジスタQ₂
のベースは“L₂”となつてトランジスタQ₁のコ
レクタは“L₂”、トランジスタQ₂のコレクタは
“H₂”となる。また、V_io＞V₈＞V₄なので比較回
路M₂，M₁のトランジスタQ₁のベースは“L₂”、
トランジスタQ₂のベースは“H₂”となつてトラ
ンジスタQ₁のコレクタは“H₂”、トランジスタ
Q₂のコレクタは“L₂”となる。従つて、P₃＝
“L₂”、P₂＝“H₂”、P₁＝“L₂”、P₀＝“L₂”となる
ので、第４図からD₃＝“１”、D₂＝“０”となる。

また、P₃＝“L₂”、P₂＝“H₂”、P₁＝“L₂”、P₀＝
“L₂”なので、比較回路A_3jのトランジスタQ₃だ
けがオンとなり、比較回路A_3jにおいて入力電圧
V_ioと基準電圧V₉〜V₁₁とが比較される。そして、
V₉＜V_io＜V₁₀なので、比較回路A₃₃のトランジス
タQ₁のベースは“L₂”、トランジスタQ₂のベース
は“H₂”となつてトランジスタQ₁のコレクタは
“H₂”、トランジスタQ₂のコレクタは“L₂”とな
ると共に、比較回路A₃₂，A₃₁のトランジスタQ₁
のベースは“H₂”、トランジスタQ₂のベースは
“L₂”となつてトランジスタQ₁のコレクタは
“L₂”、トランジスタQ₂のコレクタは“H₂”とな
る。

そして、これら出力が比較回路N₃〜N₁に供給
されているので、比較回路N₃のトランジスタQ₁
のコレクタは“L₂”、トランジスタQ₂のコレクタ
は“H₂”となると共に、比較回路N₂，N₁のトラ
ンジスタQ₁のコレクタは“H₂”、トランジスタ
Q₂のコレクタは“L₂”となる。従つて、B₃＝
“L₂”、B₂＝“H₂”、B₁＝“L₂”となると共に、D₂
＝“０”なので、第５図からD₁＝“０”、D₀＝“１”
となる。

従つて、アナログ入力電圧V_ioがとして示す
ように、V₁₀＞V_io＞V₉のときには、デジタル出
力D₃〜D₀として“1001”が得られる。そして、
このときの入力電圧V_ioは端数を切り捨てて量子
化すれば、接地側から数えて第９番目のステツプ
のレベルであり、９＝“1001”であるから、D₃〜
D₀＝“1001”は正しいデジタル出力である。

こうして、このＡ／Ｄコンバータによれば、基
準電圧V₁₅〜V₀がV₁₅〜V₁₂，V₁₁〜V₈，V₇〜V₄，
V₃〜V₀の４組に分割され、その組を代表する電
圧V₁₂，V₈，V₄（及びV₀）とアナログ入力電圧
V_ioとが電圧比較されてデジタル出力の上位２ビ
ツトD₃，D₂が取り出される。そして、この上位
２ビツトD₃，D₂に対応して電圧の組V_k〜V_k-3
（ｋ＝15、11、７）が選択され、この選択された
組の電圧V_k〜V_k-3と入力電圧V_ioが電圧比較され
てデジタル出力の下位２ビツトD₁，D₀が取り出
される。

従つて、このＡ／Ｄコンバータによれば、電圧
比較回路の数を少なくできる、すなわち、デジタ
ル出力の上位ビツトがｍビツト、下位ビツトがｎ
ビツトとすれば、上位ビツト用の電圧比較回路は
（2^m−１）個、下位ビツト用の電圧比較回路は
（2ⁿ−１）個となると共に、電圧比較回路A_ijはも
ともと下位ビツト用の電圧比較回路の初段部分で
あるから、かなり少なくできる。従つて、IC化
したときのペレツトサイズを小さくできると共
に、消費電力を小さくできる。

さらに、基準電圧V₁₅〜V₀を、上位ビツトD₃，
D₂及び下位ビツトD₁，D₀を得るときに共通に使
用しているので、アナログ入力電圧V_ioとデジタ
ル出力D₃〜D₀との間の単調性が完全であり、誤
差を生じることがない。

また、電圧比較回路をすべてバイポーラトラン
ジスタで構成しているので、最高動作周波数を高
くすることができ、例えば映像信号のＡ／Ｄ変換
を十分に行うことができる。

以上がこの発明によるＡ／Ｄコンバータの接続
及び動作である。

次に、この発明によるＡ／ＤコンバータのIC
におけるパターンについて第６図により説明しよ
う。ただし、この図は上位４ビツト・下位４ビツ
トに分割して８ビツトのＡ／Ｄ変換を行う場合を
示す。従つて、抵抗器ＲはR₀〜R₂₅₅の256個
（256＝2⁸）とされて基準電圧ＶはV₀〜V₂₅₅の256
ステツプとされている。また、上位ビツト用及び
下位ビツト用の電圧比較回路Ｍ，ＮはM₁〜M₁₅，
N₁〜N₁₅の各15個（15＝2⁴−１）、入力電圧V_ioと
基準電圧V₁〜V₂₅₅とを電圧比較する電圧比較回
路ＡはA₀₁₀₁〜A₁₆₁₅の16×15個とされている（ｉ
＝１〜16、ｊ＝１〜15）。

すなわち、第６図はその８ビツトのＡ／Ｄコン
バータをIC化したときの半導体ペレツト上にお
ける各素子及び回路の配置ないし位置関係を略線
的に示すもので、SPはその半導体ペレツトであ
る。そして、このペレツトSPの表面には、例え
ばアルミ蒸着膜よりなる一様の幅の抵抗体層RL
が所定の長さごとに折り返されてジグザグ状に形
成されると共に、このとき、抵抗体層RLの各直
線部は、その２つを１組として近接し、かつ、各
組間では離間するように形成されている。

従つて、この抵抗体層RLが抵抗器R₀〜R₂₅₅の
直列接続となる。つまり、抵抗体層RLにおいて、
一定の間隔（長さ）ごとの各点が、抵抗器R₀〜
R₂₅₅の各接続点に相当し、これらの点に各基準電
圧V₀〜V₂₅₅がそれぞれ得られるわけである。な
お、抵抗体層RLの各直線部は、抵抗器R₀〜R₂₅₅
のうちの2⁴個に対応し、従つて、抵抗体層RLの
折り返し点は、第１図における抵抗器R₀〜R₁₅の
直列回路の折り返し点に対応し、2⁴ステツプごと
の基準電圧V₁₆，V₃₂，…，V₂₂₄，V₂₄₀の取り出
し点である。

このように抵抗体層RLが、これを中心として
規則的なパターンに形成されるのは、このＡ／Ｄ
コンバータの変換精度が基準電圧V₀〜V₂₅₅の精
度で決まり、この基準電圧V₀〜V₂₅₅の精度が抵
抗器R₀〜R₂₅₅の精度で決まるからである。

そして、このような抵抗体層RLに対して、そ
の直線部に対応する電圧比較回路A_ijは15個づつ
近接して形成されている。この場合、抵抗体層
RLの直線部は、２つ１組として離間して形成さ
れているので、初め及び終りの電圧比較回路A_1j，
A_16jを除いた電圧比較回路は、抵抗体層RLの直
線部の離間した間隙内に、２列づつ形成されてい
ることになる。

さらに、抵抗体層RLの折り返し点の両側には、
上位ビツト用の電圧比較回路M₁〜M₁₅が１つお
きに交互に、かつ、１つおきの電圧比較回路は隣
接するように形成されている。また、電圧比較回
路A_16jの外側の領域には下位ビツト用の電圧比較
回路N₁〜N₁₅が電圧比較回路A_16jの配列方向に１
列に隣接して形成されている。

そして、さらに、電圧比較回路N₁〜N₁₅の外側
の領域には、下位ビツト用のエンコーダENCN
が形成されると共に、電圧比較回路M₁〜M₁₅の
外側の領域には、上位ビツト用のエンコーダ
ENCMが形成されている。また、抵抗体層RLに
関して電圧比較回路N₁〜N₁₅とは反対側の領域に
は、定電流源Q₀₀₁〜Q₀₁₅が形成されている。さら
に、この定電流源Q₀₀₁〜Q₀₁₅の外側の領域及びエ
ンコーダENCM，ENCNの領域には、ボンデイ
ングワイアが接続されるボンデイングパツド（図
示せず）が形成されている。なお、φはクロツク
ジエネレータである。

第７図は、要部の接続関係（第３図）と配置関
係（第６図）とを一体に示すようにした図であ
る。ただし、この図はＡ／Ｄコンバータが８ビツ
トの場合（第６図と同じ）であり、電圧比較回路
A_ijと上位ビツト用の電圧比較回路M₁〜M₁₅及び
エンコーダENCMとの関係についてのみ一部を
示す。また、電圧比較回路A_ijにおいて、黒丸は
電圧比較回路M₁〜M₁₅の出力が供給されるトラ
ンジスタQ₃のベースに対応する。

そして、この図からも明きらかなように、抵抗
体層RLがジグザグ状に形成されると共に、その
折り返し点ごとに電圧比較回路M₁〜M₁₅が形成
され、さらにその外側にエンコーダENCMが形
成されている。

そして、この発明においては、第６図及び第７
図に示すように、抵抗体層RL及び電圧比較回路
M₁〜M₁₅を配置しているので、半導体ペレツト
SPのサイズをより一層小さくできる。

すなわち、実際には、この発明のＡ／Ｄコンバ
ータにおける電圧比較回路M₁〜M₁₅も例えば第
１図や第２図のＡ／Ｄコンバータにおける電圧比
較回路と同様、純粋の電圧比較回路にシユミツト
回路のような波形整形回路が接続されて構成され
ているので、半導体ペレツトSPにおいて電圧比
較回路M₁〜M₁₅は他の素子に比べてかなり大き
な面積を占めてしまい、例えば電圧比較回路A_ij
の９倍程度の面積を占めてしまう。

従つて、第８図に示すように（この図は第７図
に対応する書き方である）、半導体ペレツトSPに
対して電圧比較回路M₁〜M₁₅が一列に配列され
て形成されていると、これら比較回路M₁〜M₁₅
がいくら密接に隣接していても抵抗体層RL及び
電圧比較回路A_ijの周囲が隙間だらけになつてし
まい、ペレツトSPのサイズが大きくなつてしま
う。

しかし、この発明によれば、第６図及び第７図
に示すように、抵抗体層RLの折り返し点ごとに
電圧比較回路M₁〜M₁₅を形成しているので、抵
抗体層RLや電圧比較回路A_ijの周囲に隙間ができ
ることがなく、従つて、ペレツトSPのサイズを
十分に小さくすることができる。

また、このとき、エンコーダENCM，ENCN
なども第６図及び第７図に示すように適切に配置
して形成できるので、この点からもペレツトSP
のサイズを小さくできる。一例として、第６図の
ペレツトSPのサイズは、およそ5.4mm（横）×4.0
mm（縦）にできた。

さらに、電圧比較回路M₁〜M₁₅を抵抗体層RL
の折り返し点ごとに、すなわち、抵抗体層RLの
両側に形成しても寄生容量などによるトラブルを
生じることがない。

すなわち、電圧比較回路M₁〜M₁₅を単に抵抗
体層RLの両側に形成したときには、第９図に示
すようになり（この図は第７図に対応した書き方
である）、エンコーダENCMとは反対側の電圧比
較回路M₂，M₄，…M₁₄の出力をエンコーダ
ENCMに供給する信号ラインが必要となり、寄
生容量などによるトラブルを生じてしまう。

しかし、この発明においては、ある電圧比較回
路M_k（ｋ＝１〜14）のトランジスタQ₁のコレク
タと、次の電圧比較回路M_k+1のトランジスタQ₂
のコレクタとのワイアードアンドを行い、そのア
ンド出力をエンコーダENCM及び電圧比較回路
A_ijのトランジスタQ₃に供給しているので、電圧
比較回路M₁〜M₁₅を抵抗体層RLの両側に形成し
ても必要以上に信号ラインを引き回すことがな
く、従つて、寄生容量が減少し、トラブルを生じ
にくくすることができる。

こうして、この発明によれば、消費電力が小さ
く、高速のＡ／Ｄコンバータを得ることができ
る。しかも、その場合、特にこの発明によれば、
ICのペレツトサイズを十分に小さくできると共
に、むだなスペース（領域）を生じることがな
い。

【図面の簡単な説明】

第１図、第２図、第４図、第５図、第８図、第
９図はこの発明を説明するための図、第３図はこ
の発明の一例の接続図、第６図、第７図はその配
置図である。 ENCM，ENCNはエンコーダ、SPは半導体ペ
レツトである。

Claims

【特許請求の範囲】

１アナログ入力電圧を（ｍ＋ｎ）ビツトのデジ
タル出力にＡ／Ｄ変換するＡ／Ｄコンバータにお
いて、半導体ペレツトに対して、レジスタストリ
ングが所定の長さごとに折り返されて形成され、
このレジスタストリングに沿つて（2^m+n−１）個
の第１の電圧比較回路が形成され、上記レジスタ
ストリングの折り返し点ごとに（2^m−１）個の第
２の電圧比較回路が上記第１の電圧比較回路の群
の外周の相対する辺に形成されると共に、上記半
導体ペレツトには（2ⁿ−１）個の第３の電圧比較
回路と、第１及び第２のエンコーダが形成され、
上記レジスタストリングからは（2^m+n−１）ステ
ツプの基準電圧が取り出され、この基準電圧を順
次（2^m−１）組に分類するとき、この各組の代表
値と上記アナログ入力電圧とが上記第２の電圧比
較回路に供給され、この第２の電圧比較回路の互
いに逆相の信号を取り出す一対の出力端子のう
ち、ある電圧比較回路の一方の出力と次の電圧比
較回路の他方の出力とが合成され、この合成され
た出力が上記第１のエンコーダに供給されて上記
デジタル出力の上記ｍビツトが取り出されると共
に、上記合成された出力が上記第１の電圧比較回
路の定電流源回路の入力に供給されて上記第１の
電圧比較回路のうち、上記上位ｎビツトの値に対
応する電圧比較回路が選択され、この選択された
電圧比較回路において上記上位ｍビツトの値に対
応する基準電圧の組の各基準電圧と上記アナログ
入力電圧とが電圧比較され、その比較出力が上記
第３の電圧比較回路に供給され、利得倍された出
力信号が上記第２のエンコーダに供給されて上記
デジタル出力の下位ｎビツトが取り出されるＡ／
Ｄコンバータ。