JPS5884534A

JPS5884534A - Ａ／ｄコンバ−タ

Info

Publication number: JPS5884534A
Application number: JP56183510A
Authority: JP
Inventors: Takeo Sekino; 関野　武男; Hitoshi Takeda; 竹田　仁
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1981-11-16
Filing date: 1981-11-16
Publication date: 1983-05-20
Also published as: JPH0311131B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】ム／Ｄ：！ンパータには、第１図に示すような並列渥と
、第２図に示すような直並列蓋とがある。

すなわち、第１　＠Ｉ）ｇ列飄ム／ＤＷンパータは８ビ
ツトのＡ／Ｄ変換を行５場金であるが、　２５８個の電
圧比較回路ム！〜Ａｓ５ｍを有し、この比較−路ムｌ〜
ムｕｓ　において、アナログ入力電圧ｖ１ｎがＺＳＳス
テップの基準電圧ｖ１〜ｖｘｓｓとそれぞれ電圧比較さ
れ、その比較出力かエンコーダＩＮｃＫ供給されて８ビ
ツトのデジタル出力Ｄｏ　−Ｄ、が取り出される。

また、ｇｒａｍの直並列５１　Ａ／Ｄ　：２ンパータも
８ピツ）”ＩＦ）ム／Ｄ変換を行うものであるが、入力
端子Ｔｉｎが前段の４ビツトの並列＠Ａ／Ｄコンバータ
に供給されて上位４ビツトのデジタル出力Ｄ７〜Ｄ４が
散り出される。そして、この４ビツトＤ１〜Ｄ４　カＤ
／ＡコンバータＣ０ＮＶＫ供給されてアナ四グ電圧Ｖｍ
　Ｋ変換され、電圧Ｖｉａと電圧■ｍとの差電圧（Ｖｉ
ａ−Ｖｓａ）が後段の４ビツトの並列１！４／Ｄコンバ
ータに供給されて下位４ピツシリデジタル出力Ｄｓ　−
Ｄｏが散り出される。

しかし、第１Ｅの並列履ム／Ｄコンバータでは、アナ資
グ入力電圧ｖｉ、　ｖａビットのデジタル出力に変換す
る場合、（♂−１）個の電圧比較回路を必・要とし、素
子数が多くなってＩＣ化した場合のチップナイズが大き
くなると共に、消費電力が大１くなってしまう。

その点、第３図の直並列履ム／Ｄコンバータでは、（ｍ
４−ｎ）ピッＦのデジタル出力に変換する場合でも、電
圧比較回路は（＾♂−２）個でよく。

従つ【、チップナイズや消費電力を小さくできる。

しかし、このスンパータでは、Ｄ／ＡコンバータＣ０Ｎ
Ｖを必要としてしｔ５゜しかも、上位ビット変換用の前
段のＡ／Ｄゴンパータと％Ｄ／ＡコンバータＣ０ＮＶと
の間Ｋ１１ｌｉ差があると、これがそのまま変換−差と
して現れ、上位ビットと下位ビットとの接なぎ目で誤差
を生じてしまう。すなわち。

アナログ入力電圧Ｗｉｎが例えば単調増加していくとき
、デジタル出力の下位ピッＦから上位ビットへ桁上げが
ある点で、デジタル出力がディップし。

単調増加しなくなってしまり。

この尭明は、これらの問題点を一掃すると共Ｋ。

４１１Ｋ　ＩＣ化したときのペレットナイズを小型化で
きるＡ／Ｄコンバータを提供しようとするものである。

壕ず、その−例の接続関係及び動作について第３図によ
り説明しよう、なお、この例においてはアナログ入力電
圧Ｖｉ朧を４ビツトのデジタル出力Ｉ。

ＤＢ　＝　ＤＢ　Ｉｃ変換する場合である。ｔた。第３
ｗＪでは、紙面の都会により回路図を第３１ｉｉｌムと
Ｂとに分割して示す（りなり目は重複して示す）。

第３ｇにおいて、上位ビット用として３個の電圧比較回
路鳩〜Ｍ！が設けられると共に、下位ビット用として３
個の電圧比ｆ１１１１１１　Ｎｓ〜Ｎｌが設けられる。

この楊会、比較回路Ｍｓ　−Ｍ、は、それぞれ、）ラン
ジズタＱｓ　ｅＱ＊の工電ツタが定電流源Ｑ・に共通接
続されて構成され、比較回路Ｎ、　４　Ｎ、は。

それぞれ、トラン２スタＱ＊−Ｑ霊の工ζツタが定電流
１１ＱｅＫ共過ＩＩ！絖されて構成される。

さらに、マトリックスとして電圧比較回路Ａ１１（−編
４〜１　、　ｊ−３〜１）が設けられる。仁の比較回路
Ａ１ｊは、それでれ、トランジスタＱｔ−Ｑｚのニオツ
タが電流スイッチ用のトランジスタＱｓｆ）＝ルクタに
共通接続されて構成される。なお、比較回路Ａｉｓ〜ム
１１は、本来、比較回路Ｍｌ　−Ｍｌの初段として働く
ものである。

また、！１準電圧１１Ｖｒと接地との関に、レジスタス
２トリングとして１６個の互いに勢しい値の抵抗器−〜
Ｒ１１が直列接続されて１ｍステップの基準電圧ｖｔｓ
　””　Ｖ、が形成される。そして、これら電圧Ｖｌｌ
〜Ｖ・の５ち、４ステツプごとの電圧ｖ１！　ｅ　ｖ１
ｖ４が比較回路に〜Ｍ１のトランジスタＱ１のベースに
供給され、電圧Ｖｌｌ〜ｖｔｓ　ｔ　ｖｙ〜ｖ！Ｉが比
較回ＩＩ　Ａ４　ｊ　＃ム２ＪのトランジスタＱ２のベ
ースに供給されると共に、残る電圧Ｖ・〜Ｖｌｌ　ｅ　
Ｖｌ〜■３が比較回路人ｓｊ、ム１１０ＦランジスタＱ
ｔのベースに供給される。さらに、比Ｉ２回路Ｍ３〜Ｍ
１のトランジスタｑ雪のベースと、比較回路ムｉ１のト
ランジスタＱｌ、Ｑｌのうち、電圧ｖｔｉ　４　ｖｉが
供給されなかったトランジスタのベースとに、アナログ
入力電圧Ｗｉｎが供給される。

また、比較回路Ｍ１のトランジスタＱｌ　ｆ）’：ルク
タ出力Ｐ３が比較回路ム４ｊのトランジスタＱ３のベー
スに供給され、比較回路ＭｓのトランジスタＱ意と比較
回路Ｍ２のトランジスタＱ１とのワイアードアンド出力
Ｐ雪が比較崗賂ムＳ１のトランジスタＱｓのベースに供
給され、比較回路Ｍ−のトランジスタＱ８と比較回路組
のトランジスタＱ１とのワイアードアンド出力Ｐ１が比
較回路ｈ２３のトランジスタＱ３０ベースに供給され、
比較回路Ｍ１のトランジスタＱ！のコレクタ出力Ｐａが
比較−路ＡｌｌのトランジスタＱ３のベースに供給され
る。そして、比較回路Ａｌｌ〜ｊＪｌのトランジスタＱ
３の工建ツタが定電流源Ｑ＠ｓ＝Ｑ・１にそれぞれ共通
接続される。

また、比較回路Ｍｓ４　Ｍｌの出力Ｐｓ％　Ｐ、が上位
ビット用の工ンコー〆ＩｃＮｃＭ　Ｋ供給されてデジタ
ル出力の上位２ビツトＤｓ　、　Ｄ雪が敗り出される。

さらに、比Ｉ１１回路Ａ４４〜ム１１のトランジスタＱ
ｌｌＱ！のコレクタが、それぞれ比較回路Ｎｓ　−Ｎｌ
のトランジスタＱ１．Ｑ諺のベースに共通接続される。

そして、比較回路ＮｌのトランジスタＱ１のコレクタ出
力Ｂ３、比較回ＩＩＮｍのトランジスタＱｌと比較回１
ｋ　Ｎｓ＝、のトランジスタＱ１とのワイアードアンド
出力Ｂ！、比較回路Ｎ雪のトランジスタＱ８と比較回路
Ｎ１のトランジスタＱ１　とのワイアードアンド出力Ｂ
１が下位ビット用のエンコーダＢＮＣＮＫ供給されると
共に、エンコーダＩＮｃＭからビット’Ｄ２がエンコー
ダＨＮＣＮＫ供給され、エンコーダＥＮＣＮからはデジ
タル出力の下位型ピッ）ＤｈＤＯか散り出される。なお
、エン；−メＩＮｃＭ、ＩＮｃＮの真理値表の一例を第
４図及び絡５図に示す。

こりような構成において１例えば第３図に■として示す
よ５に、アナーダ入力電圧ｖ遥ｎが、′■γ〉ｖｉｎ＞
　Ｖｓであるとする（以下、信号のレベルを示す１Ｈ”
、＠Ｌ”Ｋは■に対応してサフィックス１をつけて−Ｈ
１”　、　＠Ｌ、″のよ５に示す）０すると、Ｖｘｓ　
＞　Ｖｓ　＞　Ｖｉａなので、比較回路Ｍｌ　ｔＭ、の
）ツンジスタＱｔのベースは＠Ｈ１”、トランジスタｑ
雪のベースはＩＩＬ、″となりてトランジスタＱｓのコ
レクタは＠Ｌ１”、トランジスタＱ！のコレフタは′Ｈ
１″となる。また、　Ｗｉｎ　）　Ｖ４なので、比較回
路Ｍ１のトランジスタＱ１のベースはｅａ　Ｌｍ　ｊ″
。

トランジスタＱ雪のベースは＠Ｈ１”となってトランジ
スタＱ１のルタタは＠Ｈ１”、）ｊンジスタＱ２のコレ
クタはＩＬＬ、”となる、従って、　Ｐ、　ｍ　＠Ｌｌ
″。

ＰＨｗｍ　”Ｌｌ”、　ＰＨｍｇ　＠）１１　”　、　
ＰＨｗｍ　＠Ｌ１”となるので、第４１１からり、ｍ”
Ｏ″、　Ｄ！　ｍ　”ｌ”となる・また、　Ｐ、　ｇ　
”Ｌ１″’　、　ｐｇ　ｍｍ　”Ｌｌ”　、　ｐＨｗｒ
　’ｌ（１”ｔＩＰｏ諷″″Ｌ１″なので、比較回路Ａ
２ｊのトランジスタ（ｌｂｆｆけがオンとなり、比較回
路Ａ１ｊにおｔｌて入力電圧ｖ１ｎと基準電圧Ｖ７〜ｖ
Ｉとが比較される。そして、Ｖｙ＞Ｖ１■＞Ｖｓなので
、比較回路ム２ｓのＦッンジスタＱｔのベース）ｔ　＠
Ｌｔ”　、　　）ツンシＸ　Ｉ　Ｑｚのベースは＠ＩＨ
１″となってトランジスタＱｌｆ）：ｆレクタは＠Ｈ１
”、トランジスタものコレクタはＬ１”となると共に、
比較回路ム１ｓｍム３１のトランジスタＱｌのベースは
１Ｈ１”、トランジスタＱｔのベースは１Ｌ１″となっ
てトランジスタＱ１のコレクタは＠Ｌ１”、）ランジス
タＱ８のコレクタは＠Ｈｔとなる。

そして、これら出力が比較回路Ｎｓ−Ｎ１に供給されて
いるので、比較回路Ｎ、のトランジスタＱｌのコレクタ
は＠Ｌ１′″、トランジスタＱ１の；レクタは＠Ｈ１”
となると共に、比較回路Ｎｚ、Ｎ１のトランジスタＱ１
のコレクタは＠Ｈ１’　？　　）ランジスＩＱ！の；レ
クタは６Ｌ１″となる。従って％Ｂｓ　ａｍ　”Ｌｌ”
。

Ｂ２　ｍ　”Ｈ１’　、　Ｂｔ厘１Ｌ１”となると共１
１Ｃ，Ｄｚ認１１“なので、嬉Ｓ図からＤｌｍｌｌｌｌ
”ｌ”＊　ＤＯ麿”Ｏ”　トナル＊従って、アナレグ入
力電圧Ｖｂｓか■として示すよ５に、Ｖｔ＞Ｗｉｎ＞Ｖ
ｉのｈｌＫｋｔ、ｆジｐｐｙｍ力Ｄ３〜ｎｏとして＠０
１１Ｇ’″が得られる。そして。

このときの入力電圧Ｖ１！ｌは端数を切り捨てズ量子化
すれば　ｍ地側から数えて第６番目のステップのレベル
であり（接地電位を第Ｏ香目とする）。

６冨＠ｏｉｉｏ”であるから＊　Ｄａ　−Ｄｏ　−”０
１１Ｇ”　ｋｔ正しいデジタル出力である。

また１例えば１１３図に■として示すよ５に、アナ四ダ
入力電圧Ｖｉｍが、ｖｌ・＞Ｖｌｎ＞Ｖき、であるとす
番（以下、信号のレベルを示す＠Ｈ”　＠　Ｌ　ｓに舎
１０に対応してサフィックス２なつける）。

すると、　Ｖｓｘ　＞　ｖｌｌｌなので、比較回路Ｍｌ
のトランジスタＱｔのベースは＠Ｈ！″、トランジスタ
Ｑ２のベースは＠Ｌ「となってトランジスタＱ１の；レ
タタは＠Ｌ雪”、トランジスタＱ２のコレクタ）！”Ｈ
＊”トｔｔル＊　Ｉｆｙ　Ｖｌｓ＋　＞Ｖｓ　＞Ｖａ　
ｔｌｌｌ）テ比較回ＩＩ　Ｍｘ　ｅＭｌのＦランジス声
Ｑｓのベースは”Ｌ、”、）ツンジスタＱ雪のベースは
″ＨＣとなり【トランジスタＱ１のコレクタは＠Ｈ＝−
１）ランジスタＱｇのコレクタは＠Ｌ！″となる。従っ
て、Ｐｓ＝＝′″Ｌ！″、Ｐ！−ｓＨ，”、ＰＨｍ　＠
Ｉ４”　、ＰＨｗｘ　”Ｉ４”　トｔＬル（１）テ、　
Ｋ　４図からＤｓｍ＠１”、Ｄ！ｍ１１０′となる。

また、　Ｐｓ　ａｍ　＠Ｉ４″、　ｐｇ　Ｍ−”）ｉｌ
−ｐｌ　ＷＲ”Ｌｍ”　。

ｐｏ冨＠″Ｌ！”なので、比較回路ム３ｊのトランジス
タＱ３だけがオンとなり、比較１１１１ＡｓｊＫおい【
入力電圧ＶＩＫｌと基準電圧Ｖ・〜Ｖｔｔとが比較され
る。

そして、　Ｖｓ　＜　Ｖｉａ　＜　Ｖｔｏなので、比較
回路ム３ｓのトランジスタＱ１のベースは一″Ｌｍ’ｓ
）ランジスタＱ雪のベースは＠Ｈｒとなってトランジス
タＱ１のコレクタは＠Ｈ，＠　、　　）ツンジスタｑ意
のコレクタは＠Ｌ！”とな１と共に、比較回路ム１ｍ　
ｅム３１のトランジスタＱｌのベースは′ｍＨ１１Ｉ′
、トランジスターのベースは＠Ｌｒとなってトランジス
タＱ１の；レクタは１Ｌ雪”、トランジスタＱ雪のコレ
クタは＠Ｈ！″となる。

そして、これら出力が比較回路Ｎ５＝ＮＩＫ供給されて
いるので、比較回路ＮｌのトランジスタＱ１のコレクタ
は”Ｌｓ’ｓ　）ランジスＩＱ意のコレクタは＠Ｈ８”
となると共に、比較回路Ｎ！　ｅ　Ｎｌのトランジスタ
Ｑ１のコレクタは＠Ｈｊｌ″、トランジスタＱ２のコレ
クタは＠Ｌ３２となる。従って＊　Ｂｌ−”ＬＭ”。

なので、ｇｓ図からｐ１履１″Ｏ′″、Ｄ・臆１１”と
なる。

従って、アナログ入力電圧Ｖｉｍが■として示すようＥ
ｌｓ　ｖｔ・＞　ＶＭｍ　＞　Ｖ・のとぎｋは、デジタ
ル出力Ｄ１〜Ｄｏとして＠１００１″が得られる。そし
て。

このときの入力電圧Ｗｉｎは端数を切り捨てて量子化す
れば、接地側から数えて第９番目のステップのレベルで
あり、嘗−”１００１’であるから、　Ｄｓ　−ＤＯ票
”１００１”は正しいデジタル出力である。

こうして、このＡ／Ｄ：１ンパータによれば、基準電Ｆ
ｊ−Ｖｓｉ−Ｖ＠　ｂＬＶｌｍ　＝Ｖｔｇ　ｔａｎ　〜
ｉｓ　＊Ｖｔ　〜Ｖ４１Ｖｓ　−Ｔｏの４組に分割され
、その組を代表する電圧Ｖｓ雪ｔ　Ｖｓ、ｖ４（及びＶ
・・）とアナログ入力電圧Ｖｉｍとが電圧比較されてデ
ジタル出力の上位雪ピッ＞　Ｄａ　ｅ　Ｄｓが散り出さ
れる。そして、この上位２ビツトＤｓ　ｍ　Ｄｘ　Ｋ対
応１．テ電圧ｔＱ　組Ｖｋ−Ｖｋ−１（ｋ−ＩＬＩＩ、
））が選択され、この選択された組の電圧Ｖｈ　−Ｖｋ
−ｓと入力電圧Ｖｌ、が電圧比較され　　′・てデジタ
ル出力の下位２ビツトＤ１　ｅ　ＤＯが散り出される。

従って、このム／Ｄスンバータによれば、電圧比較（ロ
）路の数を少なくできる。すなわち、デジタル・出力の
上位ビットがｍビット、下位ビットが鳳ビットとすれば
、上位ビット用の電圧比較回路は（♂−１）個、下位ビ
ット用の電圧比較ＦＥＪｍはＣ２”−１）個となると共
に、電圧比較回路ＡＭＪはもともと下位ビット用の電圧
比較ＦＭＪＩＩの初段部分であるから、その数を少なく
できる。従って、　ＩＣ化したときのペレットナイズを
小さくできると共に、消費電力を小さくできる。

さらに、基準電圧ＶＩＩ　−Ｖ・を、上位ピッ）Ｄｓ。

Ｄ、及び下位ピッ）　Ｄｉ　ｓ　Ｄ・を得るときに共通
に使用しているので、アナ謬グ入力電圧Ｖｉｍとデジタ
ル出力Ｄｓ　−Ｄ・との間の単調性が完全であり、誤差
を、生じることがない。

また、電圧比較回路をすべてバイポーラトランジスタで
構成しているので、最高動作周波数を高くすることがで
き１例えば映像信号のム／Ｄ変換を十分に行うことがで
きる。

以上がこの発−によ番ム／Ｄ：ｌンバータの秦続良び動
作である。

次に、仁の発−によるＡ／ＤコンバータのＩＣにおける
パターンにりいて第６図により説明しょう・ただし、こ
の図は上位４ビツト・下位４ピツ）Ｋ分割して８ピツＦ
のム／Ｄ変換を行う揚台を示す。

従って、抵抗ｌｌＢａは４〜Ｒｍの２５６個（２５６−
２＞とされて基準電圧ＶはＶ・〜ＶＩＩＩ　Ｉ）２Ｓｆ
ｉステツプとされている・壜た。上位ビット用及び下位
ビット用の電圧比＄１１路Ｍ、ＮはＭ１〜Ｍ１襲、Ｎ１
〜ＮＩＩ＃）４１８個（１ｇ−２−１）、入力電圧Ｖ１
ｍと基準電圧ｖ１〜Ｖｅｉｌとを電圧比較する電圧比ａ
ｌｌ路Ａはム・１・１ａ′ム１６１１の１ｍ　Ｘ　１８
個とされている（１−ト１−９１冨１〜Ｉｓ　）　。

すなわち、嬉６１ｉはその８ビツトのＡ／Ｄブンバー声
をＩＣ化したときの半導体ペレット上における各素子及
び回路の配置ないし位置関係を路線的に示すもので、８
Ｆはその半導体ペレットである。そして、このペレツ）
８ＰｔＱｆ１面には１銭え　　　″はアル電蒸着属より
なる一様の幅の抵抗体層ＢＬが所定の長さととに折り返
されてジグザグ状に形成されると共に、このとき、抵抗
体層ＲＬの各直線部は、その鴬りを１組として近接し、
かつ、各紐間では離間するように形成されている。

従って、この抵抗体層ＲＬが抵抗器Ｒｏ　＝　Ｒｍの直
列接続となる。つまり、抵抗体層ＲＩ、において、一定
の間隔（長さ）ごとの各点が、抵抗器′ｆＬ。

〜−ＩＩの各接続点ＫＩＩ轟し、これらの点に各基準電
圧Ｖ・〜Ｖｌｉｌがそれぞれ得られるわけである。

なお、抵抗体層ＲＬの各直線部は、抵抗１）Ｒｅ〜凡！
ｓｓの５ちの３個に対応し、従って、抵抗体層ＲＬの折
り返し点は、第１図における抵抗１１Ｒｏ〜Ｒ１ｚの直
列ａｍの折り返し点に対応し、２ステツプごとの基準電
圧Ｖｌ＠　ｅ　ｖｓｓ　＃・・拳・・＊　ｖｌ！４　ｅ
　ｖ！４・の象り出し点である。

このよ５Ｋｌｌｉ抗体層ＫＬが、これを中心として規則
的なパターンに形成される−のは、このＡ／Ｄコンバー
タの変換精度か基準電圧Ｖ・〜Ｙｅｌ＠の精度で決まり
、この基準電圧Ｖ・〜Ｖｌｌｌｌの精度が抵抗１）Ｒ１
−Ｒｍの精度で決壕るからである。

そして、このような抵抗体層ＲＬＫ対して、その直線部
に対応する電圧比較回路Ａｌｊが１５個づつ近接して形
成されている。この場合、抵抗体層ＲＬの直線部は、１
つ１組として離間して形成されているので、初め及び終
りの電圧比較回路ＡｘｊｓＡ１・ｊを除いた電圧比較回
路は、抵抗体層ＲＬの直一部の離間した間隙内に、２列
づつ形成されているととになる。

さらに、抵抗体層ＲＬの折り返し点の両側には。

上位ピッＦ用の電圧比較回路Ｍ１〜Ｍｌｌが１つおきに
交互に、かつ、１つおきの電圧比較回路は隣接するよう
に形成されている。また、電圧比較回路人間の外側の領
域には下位ビット用の電圧比較回路Ｎ１〜ＮＩＩが電圧
比較回ＩＩＡＩＪの配列方向に１列に隣接して形成され
ている。

そして、さらに、電圧比較回路Ｎ１〜ＮＩＩの外側の領
域には、下位ビット用のエンニーダＩＮｃＮが形成され
ると共に、ｊＥ圧比較回路Ｍ１〜Ｍｌ！Ｉの外側の領域
には、上位ビット用のエンコーｆＢＮＣＭが形成されて
いる。壇た。抵抗体層ＲＬに関して電　　　　１圧比較
關路Ｎ１〜Ｎｌｌとは反対側の領域には、定電流源Ｑｏ
ｏｔ　−ＱＯＩＩか形成されている。さらに、この定電
流源Ｑｏｏｘ〜（ｂｔｓの外側の領域及びエンコーダＢ
ＮＣＭ、ＩＡＮＣＮの領域には、ボンディングワイアが
接続されるポンディングパッド（図示せず）が形成され
ている。なシ、ｊ１は夕鰐ツクジエネレ一一である。

第７図は、ｌ！部の接続関係（第３図）と配置関係（第
６１１１１）とを一体に示すよ５Ｋした図である。

ただし、この園はム／Ｄｒンパータが８ビツトの場合（
第６１１と同じ）であり、電圧比較回路相ｊと上位ビッ
ト層の電圧比較回路Ｍｌ　＝　Ｍｌｌ及びエンコーダＩ
ＮｃＭとの関係についてのみ一部を示す。

また、電圧比較−路ム１１において、黒丸は電圧比較回
路Ｍ１〜Ｍｌｌの出力が供給されるトランジスタＱｓの
ベースに対応する。

そして、この図からも明きらかなように％抵抗体層ＫＬ
がジグダグ状に形成されると共に、その折り返し点ごと
に電圧比較回路Ｍ１〜Ｍｉｌｌが形成され、さらＫその
外側に工ｙコー〆ＩＩＮｃＭが形成されている。

そしＣ，この発明においては、第６図及び第７ＩＩＫ示
すよ５に、抵抗体層ＫＬ及び電圧比較回路Ｍ１〜Ｍｌｌ
を配置してい−るの、で、半導体ペレツＦ８ＰＩ）ｔイ
ズをより一層小さくできる。

すなわち、　ＩＩＩＩＫは、この発明のＡ／Ｄコンバー
タにおける電圧比較回路Ｍ１〜ＭＩＩも例えば第１ＩＩ
や第１図のム／Ｄコンバータにおける電圧比＊ａ路と同
様、純粋の電圧比較回路にシ３−ミツＦ回路のような液
形整形回路が接続されて構成されているので、Ｊｌｋ導
体ペレット８Ｐにおいて電圧比較回ＩＩ　Ｍｔ〜Ｍｌｌ
は他の素子に比べてかなり大ぎな面積を占めてし壕い、
倒木は電圧比較回路Ａ目の９倍１度の面積を占めてしま
う。

従って、第１１１に示すよ５Ｋ（この園は第７１１１に
対応する書き方である）、半導体ペレット８Ｐｋ対して
電圧比較−路Ｍ１〜Ｍｌｌが一列に配列されて形成され
ていると、これら比較回路Ｍ１〜ＭＩＳがいくら書接に
隣接していても抵抗体層ＲＬ及び電圧比＄１１路Ａ目の
周ｌＩ′ＰＩＩ間だらけになってし壕い。

ベレット８Ｐのナイスか大きくなってし★５゜しかし、
仁の発ｌ１ｌＫよれば％第６図及び第７図に示すよ５に
、抵抗体層ＲＬの折り返し点ととに電圧比較回路組〜Ｍ
１ｇを形成しているので、抵抗体層８Ｌや電圧比較回路
Ａ１ｊの周囲に線間ができることがなく、質って、ペレ
ッ）８Ｐのサイズを十分に小さくすることができる。

１１　タ＊　ｔ−’）　トＩＩ　−ｘ　ｙ　＊−１１Ｎ
　ＣＭ　＊　ｉ　ＮＣＮ　すども＊Ｓ図及び第７１１に
示すよ５に適切に配置して形成できるので、この点から
もベレッ）８Ｐのサイズを小さくできる。−例として、
第６ｇのベレット８Ｐ１）９−イズは、およそ５．４ｍ
（横）　Ｘ　４．ｏｍ（縦）Ｋできた。

さらに、電圧比較回路Ｍ１〜Ｍ１ｇを抵抗体層ＫＬの折
り返し点ごとに、すなわち、抵抗体層８Ｌの両側に形成
しても寄生容量などｋよるトラブルを生じることがない
。

すなわち、電圧比較ＭＩＩＭｔ　＝　Ｍｔｉ　ｌ単に１
１Ｅ；抗体層ＲＬの両側に形成したときｋは、１嬉書１
１に示すようになり（ｅｆ）ＩＩは第７１１に対応した
書ぎ方である）、エンニーダＩＮｃＭとは反対側の電圧
比較−路’１　ｍ　’４　ｍ・■・・Ｍ１４の出力を工
ンスーダＩＮＣＭｋ供給する信号ラインが必要となり、
寄生容量などＫよるトラブルな生じてしまう。

しかし、この発明においては、ある電圧比較回路Ｍｈ（
ｋ−ｔ〜１４）のトランジスタＱｔのプレフタ−と１次
の電圧比較回路織＋１のトランジスタＱ！の；レタタと
のワイアードアンドを行い、そのアンド出力をエンコー
ダＢＮＣＭ及び電圧比較回路ＡｌｌのＦランジスタＱｓ
に供給しているので、電圧比較回路Ｍ１〜ＭＩＩを抵抗
体層ＲＬの両側に形成しても必要以上に信号ラインを引
き回すことがなく、従って、寄生容量などによるトラブ
ルを生じることかない。

こ５して、この発明によれば、消費電力が小さく、高遭
のＡ／Ｄコンバータを得ることができる。

しか４．その鳩舎、４１にこの発明によれば、　ＩＣの
ベレフトサイズを十分に小さくできると共に。

むだなスペース（領域）を生じることがない、　　　　
　ｉ、

【図面の簡単な説明】

第１図、第２図、第４図、第５図、第Ｓ、ＷＡ、第９図
はこの発明をｌＩ！―するた゛めのＥ、１１３図はこの
発明の一例の接続図、第−園、第１図はその配電図であ
ゐ。ＢＮＣＭ、ＩＡＮＣＮはエン；−ダ、８Ｆは半導体ベレ
ット、であ番。

Claims

【特許請求の範囲】ア、すｐグ入力電圧を（ｌＥｌ＋ｌｌ）ビットのデジタ
ル出力ＫＡ／Ｄ変換するＡ／Ｄ：２ンパータにおいて。半導体ベレットに対して、レジスタストリングが所定の
長さごとに折り返されて形成され、このレジスタストリ
ングに８つ、　（、ｍａｎ−１）個の第１の電圧比較ｌ
１１１Ｉが形成され、上記レジスタス）９ングの折り返
し点ととＫ　＜　２”−１＞個の１ｌＥ２の電圧比較回
路が形成されると共に、上記半導体ベレットには（ＩＩ
”−１）個の第３の電圧比ｅＵｊＸＡ路と、第１及び嬉
鵞のエンコーダが形成され、上記レジスタストリングか
らは（ｚＩＩｌ＋１−１）ステップの基準電圧が散り出
され、この基準電圧を順次＜２”−１＞組に分類すると
き、この４ｒ親の代表値と上記アナログ入力電圧とが上
記第２の電圧比較回路に供給され、この第３の電圧比較
回路の５ち、ある電圧比較回路の一方の出力と次の電圧
比較回路の他方の出力とが一体とされ、この一体の出力
が上ｆｆｉ＃１１の二ン；−ダに供給されて上【デジタ
ル出力の上位−ビットが１Ｉｔ９出されると共に％上記
一体の出力が上記１１１１の電圧比較回路に供給されて
上記第１の電圧比較−路のうち、上記上位ｍビットの値
に対応する電圧比較回路が選択され、この選択された電
圧比較回路において上記上位Ｉビットの値に対応する基
準電圧の組の各基準電圧と上記アナ宵ダ入力電圧とか電
圧比較され、その比較出力が上記第３の電圧比較回路を
通じて上記第２のエンコーダに供給されて上記デジタル
出力の下位ｎビットが取り出される人／Ｄコンバータ。