JPS6246485A

JPS6246485A - 半導体回路

Info

Publication number: JPS6246485A
Application number: JP60184242A
Authority: JP
Inventors: Hiroaki Nanbu; 南部　博昭; Kunihiko Yamaguchi; 邦彦山口; Noriyuki Honma; 本間　紀之; Kazuo Kanetani; 一男金谷; Masaaki Matsumoto; 真明松本; Kazuhiko Tani; 和彦谷; Kenichi Ohata; 賢一大畠
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1985-08-23
Filing date: 1985-08-23
Publication date: 1987-02-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、バイポーラＥＣＬ　　ＲＡＭに係り、特に、
回路の部分的な欠陥に対して、これを救済す之冗長行（
列）を有しｆｃＲＡＭの高集積化に好適な半導体回路に
関する。

〔発明の背景〕

従来、冗長行（列）を有するバイポーラＥＣＬＲＡＭの
欠陥救済は、例えば、アイ・ニス・ニス・シー・シー・
ダイジェストオブテクニカルペーパー（ｌ５８ＣＣＤｉ
ｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒ）第
４８頁〜第４９頁２１９８５．２におけるＯｋａｊｉｍ
ａ他による１冗長行を有する６４Ｋｂ　　ＥＣＬ　　Ｒ
ＡＭ’と題する文献において論じられているように、欠
陥のある行（列）に対応するアドレスを記憶するＦＲＯ
Ｍ及び入力されたアドレスと上記ＦＲＯＭに記憶された
アドレスを比較し、一致した時に、欠陥のある行（列）
を非選択状態にし、かつ冗長行（列）を選択状態に駆動
するコンベア・ゲートを設けて行っている。この方法は
、例えば、入力アドレスの数がｍ個、冗長行（列）の数
をｎ個とすると、合計量）＜ｎのアドレス・データをＦ
ＲＯＭで記憶する必要があり、この２８０Ｍは、モノリ
シック・ラッグ上に多くの面積を占め、メモリＬＳＩの
高集積化の点について考慮されていなかった。

〔発明の目的〕

本発明の目的は、冗長行（列）を有するバイポーラＥＣ
Ｌ　　ＲＡＭのチップ面積の増加を極めて小さくできる
欠陥救済回路を提供することにある。

〔発明の概要〕

上記目的を達成するために、本発明では、上記ＦＲＯＭ
を不要とし、その代わシに、上記コンベア・ゲート内に
フユーズを付加している。したがって、チップ面積の増
加は、上記７ユーズを付加した分のみであり、極めて小
さくできる。

〔発明の実施例〕

以下、本発明を実施例によって詳しく説明する。

第１図は、本発明の基本概念を説明するための第１の実
施例を示す図であシ、抵抗Ｒ１と、アドレス入力信号Ｖ
ｎｒ１がベースに印加されるト−）／ジスタＱ、　、　
Ｑ、と、参照電位Ｖ　ｎがベースに印加されるトランジ
スタＱ、、Ｑ、と、抵抗Ｒ１゜Ｒ４がそれぞれエミッタ
に接続されるトランジスタＱｓ　、　Ｑ−で構成され、
欠陥のある行（列）を非選択状態にし、冗長行（列）を
選択状態にする信号をトランジスタＱ１のコレクタから
取シ出すようにしたコンベアゲートにおいて、トランジ
スタＱｓ　、　Ｑ＠のベースと定電圧源Ｖ　ｃｓとの間
に、それぞれフユーズＦｓ−Ｐｍ及びベース、エミッタ
間に、それぞれ高抵抗Ｒ＊　、　Ｒ＠を付加している。

今、７ユーズＦｓ、Ｆ雪が導通していると、トランジス
タＱｓ　、　Ｑａのベースは定電圧源Ｙｅｓと接続され
るため、共にオンし、それぞれトランジスタＱｓ　、Ｑ
ｓ及びトランジスタＱ、、Ｑ、で構成されるカレントス
イッチに一定電流を供給する。ここで、アドレス入力信
号Ｖｌ）ＩＩが高レベルの時は、上記カレントスイッチ
のトランジスタＱ。

及びＱ、がオンし、トランジスタＱ＠に流れる電流は、
トランジスタＱ１を通して抵抗Ｒ１に流れ、出力Ｖｏ＋
は低レベルとなる。一方、入力信号Ｖｔ＊ｓが低レベル
の時は、トランジスタＱ＠の電流が、トランジスタＱ１
．を通して抵抗ＲｔＫ流れ、出力ＶＯＩはやはシ低レベ
ルとなる。今、欠陥のある行（列）に対応するアドレス
入力信号Ｖ　１８１のレベルが高レベルであシ、このレ
ベルが入力された時、欠陥行（列）を非選択にし、冗長
行（列）を選択切断すればよい。この時、トランジスタ
Ｑ、に定電圧源Ｖａ＠からベース電流が供給されないた
め、Ｑａはカットオフし、トランジスタＱ、、Ｑｓで構
成されるカレントスイッチには電流が供給されない。こ
のため、アドレス入力信号Ｖ　ｏｒ＋が低レベルの時は
、前述した如く、出力Ｖｏ＋は低レベルとなるが、入力
信号ＶＩＮＩが高レベルの時は、出力Ｖｏ＋は高レベル
となる。また、欠陥のある行（列）Ｋ対応するアドレス
入力信号Ｖｌ）１１のレベルが低レベルである場合、フ
ユーズＦ１を切断すればよいことは、回路の対称性から
明らかである。なお、ここで抵抗几１．Ｒ−は、フユー
ズＦ！、Ｆ黛を切断した時、トランジスタＱｓ　、Ｑｓ
　のベース電位をエミッタと同電位となるようにし、ベ
ース電位がフローティングになるのを防止するために付
加しているものであり、必ずしも必要ではない。

第２図は、本発明の基本概念を示す第２の実施例であシ
、第１図の例では、フユーズＦｓ　、　Ｆ！をトランジ
スタＱ、、Ｑ、のベースに付加していたのに対し、第２
図の例では、フユーズＦｓ、Ｆ＊をトランジスタＱｌ　
、　Ｑ、のエミッタに付加している点だけが異なる。こ
の例の場合も、フユーズＦ１またはＦ！を切断すると、
トランジスタＱ。

またはＱ＠がカットオフするので、その後の回路動作は
、第１図の例の場合と全く同様となる。

第３図は、本発明の基本概念を示す第３の実施例であり
、第１図、第２図の実施例は、欠陥行（列）に対応する
アドレス入力信号ＶＩＮ＋が入力された時、欠陥行（列
）を非選択にし、冗長行（列）を選択状態にするために
、出力Ｖｏ＋を高レベルにするための例であったのに対
し、第３図の実施例は、上記例とは逆に、上記出力Ｖｏ
＋を低レベルにするための例である。このため、第１図
の例では、フユーズＦ＋　、ＦりをトランジスタＱ、、
Ｑ＠のベースと定電圧源Ｖｃｇとの間に付加していたの
に対し、第３図の例では、フユーズＦ１．Ｆ！　をトラ
ンジスタＱｉ　、Ｑｓのベースと電源ＶＥＸとの間に付
加している。ここで抵抗几ｍ　、　Ｒｙ　及びＲａ。

几、は、フユーズＦ＋、Ｆｔが導通している時、トラン
ジスタＱｓ　、Ｑ、のベース電圧をＶＣ＋＋よりも低く
シ、トランジスタをカットオフするためのレベルシフト
用抵抗である。よって、第３図の例の如くフユーズを付
加すると、第１図、第２図の例の場合とは逆に、フユー
ズＦ＋、Ｆｓが導通している時は、トランジスタＱ、、
Ｑ、がカットオフし、トランジスタＱ、、Ｑｓ及びＱｓ
　、　Ｑ、で構成されるカレントスイッチに電流が供給
されず、アドレス信号ＶＩＮＩがどのようなレベルにあ
ろうとも、出力Ｖｏ＋は高レベルとなる。一方、フユー
ズＦ、を切断した時は、トランジスタＱ、がオンし、入
力信号ＶｒＮ＋が高レベルの時、出力ＶＯＩを低レベル
にでき、また７ユーズＦ宜を切断した時は、トランジス
タＱ−がオンし、入力信号ＶＩＮ＋が低レベルの時、出
力Ｖｏ＋を低レベルにできる。

第４図は、本発明の基本概念を示す第４の実施例であり
、第１図の例では、トランジスタＱｉ　。

Ｑｓのエミッタに、それぞれ抵抗’ＥＬｓ　、　Ｒ−を
設けていたのに対し、第４図の例では、トランジスタＱ
、、Ｑ−のエミッタに電流源工！を共通に接続している
点だけが異なる。この例の場合も、フユーズＦ１または
Ｆｚを切断すると、トランジスタＱ１またはＱ−がカッ
トオフするので、その後の回路動作は第１図の場合と全
く同様となる。

第５図は、本発明の基本概念を示す第５の実施例であり
、第４図の例では、フユーズＦｔ　、　Ｆｓをトランジ
スタＱｓ　、　Ｑ−のベースに付加していたのに対し、
第５図の例では、フユーズＦ’、、Ｆｌをトランジスタ
Ｑ、　、　Ｑ・のエミッタに付加している点だけが異な
シ、回路動作は、第４図の例と全く同様となる。

第６図は、本発明の第６の実施例を示す図であり、第１
図、第４図に示した如く、トランジスタのベースにフユ
ーズを付加し、ベース、エミッタ間に抵抗を付加する方
法を示したレイアウト図である。この図で、ＴＲはトラ
ンジスタ、Ｅはエミッタ、Ｂはベース、Ｃはコレクタ、
几は抵抗、ＣＮＴはコンタクト、Ｍは配線用金属を示し
ている。ここでＦで示した部分がフユーズであり、配線
用金属をそのまま利用している。

第７図は、本発明の第７の実施例を示す図であシ、第６
図の例と同様、トランジスタのベースにフユーズヲ付加
し、ベース、エミッタ間に抵抗を付加する方法を示した
レイアウト図である。第６図の例ではフユーズＦを配線
用金属で作っていたのに対し、第７図の例では、フユー
ズＦをポリシリコンｐｓで作っている。

第８図は、本発明の第８の実施例を示す図であり、第２
図、第５図を示した如く、トランジスタのエミッタにフ
ユーズを付加し、ベース、エミッタ間に抵抗を付加する
方法を示したレイアウト図である。ここでフユーズＦは
、第６図の例と同様、配線用金属をそのまま利用してい
る。

第９図は、本発明の第９の実施例を示す図であり、第８
図と同様、トランジスタのエミッタにフユーズを付加し
、ベース、エミッタ間に抵抗を付加する方法を示したレ
イアウト図である。ここでフユーズＦは、第７図の例と
同様、ポリシリコンＰＳで作っている。

第１０図は、本発明の第１０の実施例を示す図であり、
第３図に示した如く、トランジスタのベースに抵抗及び
フユーズを付加する方法を示したレイアウト図である。

ここで７ユーズＦは、第６図との例と同様、配線用金属
をそのまま利用している。

第１１図は、本発明の第１１の実施例を示す図であシ、
第１０図と同様、トランジスタのベースに抵抗及びフユ
ーズを付加する方法を示したレイアウト図である。ここ
でフユーズＦは、第７図との例と同様、ポリシリコンＰ
Ｓで作っている。

第１２図は、本発明の第１２の実施例であり、第１図に
示したフユーズＦ、またはＦｌの切断を電気的に実現す
る方法を示している。ここで、レベルシフト回路ＬＳ＋
　、ｌ１ｓｓはそれぞれ入力信号ＶｘＮ＋ｓ参照電位ｖ
ＩＩＢを同じだけレベルシフトし、トランジスタＱｙ　
、Ｑ、のベースに供給している。

９・１”９０″１″″″＃ＬＪ″＆１・＊ｌｌ＠ｆｆ１
ＵＪ）　　　　　。

ＫＮＥ＋６７）”ｙ、＜Ａ”１”ＶＩＮＩ　ＯＶ　＜　
ｋ２５（Ｘ　Ｌｙ　　　　　。

ベルであシ、フユーズＦ１　を切断したい場合は、　　
　　　　　：［入力信号ＶＩＮＩを高レベルにし、フユーズ切断用人　
　　　　　　Ｌ力信号ｖ！町を高レベルにする。この時
、トランク　　　　　　　１スタＱ、　、　Ｑ・がそれ
ぞれオンし、フユーズＦ１　　　　　　　；に電流が流
れる。ここで、この電流の大きさを、入力信号７・・・
０″′″“及び抵抗孔・０大きさを調　　　　　　１節
し、７ユーズを切断するのに最適な値に設定しておくと
、フユーズＦ、はただちに切断される。

第１３図は、本発明の第１３の実施例であり、第１２図
の例と同様、第１図に示したフユーズＦ、またはＦ、の
切断を電気的に実現する方法を示している。第１３図の
例では、第１２図に示したトランジスタＱ１、抵抗Ｒγ
で構成される電流源を取り除き、フユーズ切断用入力信
号端子Ｖｙ＊から直接電流を引くようにしている。この
ようにすると、トランジスタＱ＠、抵抗孔、が不要にな
る分、回路が簡単化できる。

第１４図は、本発明の第１４の実施例を示す図でラシ、
アドレスバッファＡ＋　ａ　Ａｓ　、７’コーダ線Ｄ１
〜Ｄ４、行（列）駆動回路Ｄ　ＲＩ−Ｄ　Ｒ４、及び冗
長行（列）駆動回路ＤＲｉからなる冗長性を有するバイ
ポーラＥＣＬ　　ＲＡＭの行（列）選択駆動回路に、本
発明を適用したコンベア・ゲートを付加し、欠陥救済を
可能にしている。以下、具体的な例を示しながら、欠陥
救済の方法を説明する。まず、各信号の電位レベルを第
１５図に示す如く設定する。第１４図において、アドレ
スバッファＡ＊　、Ａｓ　Ｋ入力されるアドレス入力信
号の論理レベルをそれぞれＸ、Ｙとすると、デコーダ線
Ｄｓ〜Ｄ４の論理レベルはそれぞれＸ、Ｘ、Ｙ。

Ｙとなる。今、７ユーズＦｔｔｓ　Ｆｔｔｓ　Ｆａｔｓ
　Ｆｌ！が全、夕に、コンベア・ゲート出力Ｖ　０１　
＃　Ｖｏｗは共に高レベルとなシ、これらをワイプド・
オアした参照電位Ｖｍ■、も高レベルとなる。この参照
電位’ｂｕｓの高レベルは、第１５図に示した如く、デ
コーダ線ＤＩ−ｙＤ４ノ高レヘルト低レベルの中間のレ
ベルであるため、行（列）駆動回路Ｄ　ＲＩ−Ｄ　Ｒ４
は、デコーダ線Ｄ　ｓ　＝　Ｄ−の論理レベルに応じて
切り換わシ、お（剤□１す、信号２．〜２４゜１□７６
　　　　　　：′１２６ゝ“・８７・ゝ“・ゝ７８６・
−１ｉ゛＊ａ’ｔ″Ｖｍｍｓ１７）＊Ｌ／＜ｋｌｆｉ、
　＠　１５１ｇＫ１　Ｌ　　　　また如く、参照電位Ｖ
ｌ１４のレベルよりも高いレベル７あ、えゎ、ワ□。、
）３□ゎ８．。ヵヵ　　　　：（！、、、ｚｓゆ８よ、
（よ７．２）よヶ、、エヵ　　　　）えば、信号Ｚ、が
駆動する行（列）に欠陥が６つたとすると、フユーズＦ
ｔｔ、　Ｆｕを切断する。このようにすると、第３図の
実施例で説明したように、欠陥行（列）に対応するアド
レス信号（今の場合Ｘ−高レベル、Ｙ＝高レベル）が入
力された時のみ、コンベアΦゲート出力Ｖｏｓ　＃　Ｖ
ｏｗが共に低レベルとなシ、参照電位Ｖｍｍｓが低レベ
ルとなる。この参照電位Ｖａｎｓの低レベルは、第１５
図に示した如く、デコーダ線Ｄ１〜Ｄ４の低レベル及び
参照電位Ｖ！ｌ、１４よシも低いレベルであるため、行
（列）駆動回路Ｄ　ＲＩ−Ｄ　Ｒ−の出力信号Ｚ１〜Ｚ
４は全てＬ（低レベル）、冗長行（列）駆動回路ＤＲ１
の出力信号Ｚｓは高レベルとなる。すなわち、信号Ｚ１
と信号ＺＩが入れ換わり、欠陥行（列）を冗長行（列）
と取シ換えることができる。また、信号Ｚ　ｔ−Ｚ　ｓ
が駆動するいずれか１つの行（列）に欠陥があった場合
も、これを冗長行（列）と取り換えることができる。表
１に、それぞれ信号Ｚ、〜Ｚ４が駆動する行（列）に欠
陥があった場合に、切断するフユーズ、及びその時の信
号Ｚ　ｌ−Ｚ　ｓの論理レベルをまとめて示す。

なお、本実施例では、冗長行（列）が１行（例）の場合
について示しているが、冗長行（列）が２行（列）以上
の場合については、コンベア・ゲート及び冗長行（列）
を駆動する駆動回路ＤＲｓを複数個設けることにより、
上記議論が単純に拡張できる。また本実施例では、アド
レスバッファが２個の場合について示しているが、アド
レスバッファが３個以上の場合についても、上記議論が
単純に拡張できる。以上述べたように、本実施例によれ
ば、大きな面積を占めるＦＲＯＭを設けず、その代わり
にコンベア・ゲート内に面積の小さいフユーズを付加す
るだけで、欠陥救済が実現できるため、チップ面積の増
加を極めて小さくできる。

第１６図は、本発明の第１５の実施例を示す図であり、
第１４図の例とは、フユーズの挿入箇所と、第１４図の
例では、フユーズは最初導通しており、欠陥救済を行う
時、切断するタイプのフユーズであったのに対し、第１
６図の例では、フユーズは最初非導通であり、欠陥救済
を行う時、導通させるタイプのフユーズである点のみが
異なる。

よって、本実施例でも、第１４図の例と同様の効果が得
られる。

第１７図は、本発明の第１６の実施例を示す図であり、
第１４図、第１６図の実施例では、欠陥行（列）に対応
するアドレス信号が入力された時、コンベア・ゲートの
出力を低レベルにしたのに対し、第１７図の実施例では
、第１図の実施例と同様上記出力を高レベルにしている
。すなわち、欠陥（列）に対応するアドレス信号が入力
された時、参照電位ＶＢ１１４が■１１より高くなるた
め、行（列）駆動回路ＤＲ，−ＤＲ，内に付加したトラ
ンジスタＱ１゜４及び冗長行（列）駆動回路内のトラン
ジスタＱ１．！がオンし、出力信号Ｚ　ｌ”　Ｚ　４が
低レベル、信号ＺＩが高レベルとなり、欠陥行（列）を
冗長行（列）と取シ換えることができる。よって本実施
例でも、第１４図と同様の効果が得られる。

第１８図は、本発明の第１７の実施例を示す図であり、
第１７図の例では、コンベア・ゲートの出力を行（列）
駆動回路ＤＲ＋−ＤＲ４内に付加したトランジスタＱＩ
０４のベースに入力していたのに対し、第１８図の例で
は、上記出力をデコーダ線Ｄ＋　、Ｄ＊に接続し、ワイ
アド・オア論理をとっている点のみが異なる。よって、
本実施例でも、第１７図の例と同様の効果が得られる。

〔発明の効果〕

以上述べてきたように、本発明によれば、冗長行（列）
を有するバイポーラＥＣＬ　　ＲＡＭの欠陥救済を、チ
ップ上に多くの面積を占めるＦＲＯＭを使用せず、コン
ベア・ゲート内に面積の極めて小さ“フ″″−′を付加
するだけで実現できるので・　　　　　　１チップ面積
の増加を極めて小さくできる。

【図面の簡単な説明】

第１図、第２図、第３図、第４図、第５図は、本発明の
基本概念を説明するための第１、第２、第３、第４、第
５の実施例を示す回路図、第６図、第７図・第８図・第
９１・第１００・第１１図は・　　　　　：本発明の第
６、第７、第８、第９、第１０、第１１の実施例を示す
レイアウト図、第１２＠、第１３図、第１４図は、本発
明の第１２、第１３、第１４の実施例を示す回路図、第
１５図は、信号の電位レベルを示した図、第１６図、第
１７図、第１８図は、本発明の第１５、第１６、第１７
の実施例を示す回路図である。Ｒ＋・・・第１の負荷、ＱＩ・・・第１のトランジスタ
、Ｑ３・・・第２のトランジスタ、Ｑｓ・・・第３のト
ランジスタ、Ｑ４・・・第４のトランジスタ、Ｑ＠・・
・第５のトランジスタ、Ｑ、・・・第６のトランジスタ
、Ｒｓ・・・第３の負荷、Ｒ４・・・第４の負荷、Ｆｒ
ａ　Ｆ＊・・・フユーズ、ＶｔＮｔ・・・入力信号、Ｖ
ｍｍ＋・・・参照電位、第　４　　図罫　　５　図第５図第７図４ｇ図ｒｑ図石　１０　　図罵　１１　　　図 ”Ｉ　　　　　　　ｎＴ３１３図 ■１４図百／乙図ＶＪ／７図 ■　１ｇ　図；１頁の続き）発　明　者　　金　谷　　　−男　　国分寺市東恋ケ
窪１丁央研究所内）発　明　者　　松　本　　　真　明　　国分寺市東恋
ケ窪１丁央研究所内）発　明　者　　谷　　　　　和　　彦　　茂原市早野
３６８１番地会社内）発　明　者　　大　畠　　　賢　−茂原市早野３６８
１番地会社内

Claims

【特許請求の範囲】１、第１の負荷にコレクタが接続され、ベースにそれぞ
れ、入力信号、参照電位が印加される第１、第２のトラ
ンジスタと、電圧源（または、第２の負荷）にコレクタ
が接続され、ベースにそれぞれ上記参照電位、入力信号
が印加され、エミッタがそれぞれ第１、第２のトランジ
スタのエミッタに接続された第３、第４のトランジスタ
と、コレクタがそれぞれ第１、第２のトランジスタのエ
ミッタに接続され、エミッタが電流源または、それぞれ
第３、第４の負荷に接続された第５、第６のトランジス
タとで構成され、出力を第１（または第３）のトランジ
スタのコレクタから取り出すようにしたコンベア・ゲー
トにおいて、上記第５、第６の少なくとも一方のトラン
ジスタのベースまたはエミッタにフユーズを付加したこ
とを特徴とする半導体回路。２、特許請求の範囲第１項記載の半導体回路において、
上記フユーズは多結晶シリコンからなることを特徴とす
る半導体装置。３、第１の負荷にコレクタが接続され、ベースにそれぞ
れ、入力信号、参照電位が印加される第１、第２のトラ
ンジスタと、電圧源（または、第２の負荷）にコレクタ
が接続され、ベースにそれぞれ上記参照電位、入力信号
が印加され、エミッタがそれぞれ第１、第２のトランジ
スタのエミッタに接続された第３、第４のトランジスタ
と、コレクタがそれぞれ第１、第２のトランジスタのエ
ミッタに接続され、エミッタが電流源または、それぞれ
第３、第４の負荷に接続された第５、第６のトランジス
タとで構成され、出力を第１（または第３）のトランジ
スタのコレクタから取り出すようにしたコンベア・ゲー
トにおいて、上記第５、第６の少なくとも一方のトラン
ジスタのベース及びエミッタ間にフユーズを付加したこ
とを特徴とする半導体回路。４、特許請求の範囲第３項記載の半導体回路において、
上記フユーズは多結晶シリコンからなることを特徴とす
る半導体回路。