JPWO2004102516A1 - アクティブマトリクス型表示装置及びデジタルアナログ変換器 - Google Patents
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Abstract
アクティブ型表示装置は、基板上に形成された複数の映像信号配線と、映像信号配線に接続され、電流信号により動作する複数の画素と、外部回路から供給されるデータ信号に基づき映像信号配線を介して画素に映像電流を供給する映像信号ドライバと、を備えている。前記映像信号ドライバは、前記データ信号(Dn)に基づき定電流記憶回路(342)で記憶保持された複数の階調基準電流(Ic)の少なくとも一つを足し合わせることにより、前記映像電流(Idn)に変換する複数のDA部(341)を含む。
Description
本発明は、アクティブマトリクス型表示装置に関し、特に、電流信号にて信号書き込みを行うアクティブ型表示装置に関する。
CRTディスプレイに対して、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びてきた。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有するスイッチを各画素に設けたアクティブマトリクス型表示装置は、隣接画素間でのクロストークのない良好な表示品位が得られることから、携帯情報機器を始め、種々のディスプレイに利用されるようになってきた。
このような中、液晶表示装置の分野では、画素への映像信号を出力するドライバ回路を、ポリシリコンを用いた半導体素子により構成し、画素と同一の基板上に内蔵する技術が知られている。これにより、パネルと外部回路との接続点数を削減することができ、表示装置の機械的強度を構造させることが可能となる。
近年、液晶表示装置に比べて高速応答及び広視野角化が可能な自己発光型のディスプレイとして有機エレクトロルミネセンス(EL)表示装置の開発が盛んに行われている。例えば、服部励治、外3名、「電流指定型ポリシリコンTFTアクティブマトリックス駆動有機LEDディスプレイの回路シミュレーション」、信学技報,社団法人電子情報通信学会,2001年,Vol,101,No.15,p.7−14には、有機EL表示装置の分野において、ドライバ回路を画素と同一の基板上に一体形成することが検討されている。
しかしながら、ドライバ回路を画素の形成される基板と一体的に形成した場合、ポリシリコンで構成される半導体素子の特性ばらつきに起因し、表示上不具合を生じ易い。
このような中、液晶表示装置の分野では、画素への映像信号を出力するドライバ回路を、ポリシリコンを用いた半導体素子により構成し、画素と同一の基板上に内蔵する技術が知られている。これにより、パネルと外部回路との接続点数を削減することができ、表示装置の機械的強度を構造させることが可能となる。
近年、液晶表示装置に比べて高速応答及び広視野角化が可能な自己発光型のディスプレイとして有機エレクトロルミネセンス(EL)表示装置の開発が盛んに行われている。例えば、服部励治、外3名、「電流指定型ポリシリコンTFTアクティブマトリックス駆動有機LEDディスプレイの回路シミュレーション」、信学技報,社団法人電子情報通信学会,2001年,Vol,101,No.15,p.7−14には、有機EL表示装置の分野において、ドライバ回路を画素と同一の基板上に一体形成することが検討されている。
しかしながら、ドライバ回路を画素の形成される基板と一体的に形成した場合、ポリシリコンで構成される半導体素子の特性ばらつきに起因し、表示上不具合を生じ易い。
この発明は、上記課題に対してなされたものであって、ドライバ回路を画素が形成された基板と一体的に形成した場合でも、表示品位の良好なアクティブマトリクス型表示装置を提供するものである。
この発明の態様に係るアクティブマトリクス型表示装置は、基板上に形成された複数の映像信号配線と;前記映像信号配線に接続され、電流信号により動作する複数の画素と;外部回路から供給されるデジタルデータ信号を対応するアナログ電流信号に変換し、対応する前記映像信号配線に出力する映像電流供給部を備え、
前記映像電流供給部は、各映像信号配線に対応して配置され、前記デジタルデータ信号に基づき、複数の階調基準電流の少なくとも一つを足し合わせることにより前記アナログ電流信号に変換する複数のDA部と、前記複数のDA部に前記階調基準電流を定期的に記憶させるためのタイミングを制御するリフレッシュタイミングパルスを順次出力するリフレッシュパルス発生回路と、各前記映像信号配線に対応して配置され、前記アナログ電流信号を順次記憶し、前記複数の映像信号配線に対して一括して出力する出力電流保持回路とを含み、
前記出力電流保持回路は、選択時に前記アナログ電流信号を記憶し、非選択時に記憶した前記アナログ電流信号を出力するトランジスタを含んでいる。
この発明の態様に係るアクティブマトリクス型表示装置は、基板上に形成された複数の映像信号配線と;前記映像信号配線に接続され、電流信号により動作する複数の画素と;外部回路から供給されるデジタルデータ信号を対応するアナログ電流信号に変換し、対応する前記映像信号配線に出力する映像電流供給部を備え、
前記映像電流供給部は、各映像信号配線に対応して配置され、前記デジタルデータ信号に基づき、複数の階調基準電流の少なくとも一つを足し合わせることにより前記アナログ電流信号に変換する複数のDA部と、前記複数のDA部に前記階調基準電流を定期的に記憶させるためのタイミングを制御するリフレッシュタイミングパルスを順次出力するリフレッシュパルス発生回路と、各前記映像信号配線に対応して配置され、前記アナログ電流信号を順次記憶し、前記複数の映像信号配線に対して一括して出力する出力電流保持回路とを含み、
前記出力電流保持回路は、選択時に前記アナログ電流信号を記憶し、非選択時に記憶した前記アナログ電流信号を出力するトランジスタを含んでいる。
図1は、本発明の第1の実施形態に係る有機EL表示装置を示す平面図。
図2は、前記有機EL表示装置の映像信号ドライバ全体を示す図。
図3は、前記映像信号ドライバのブロック図である。
図4は、図2中A部分を拡大して示す図。
図5は、前記有機EL表示装置のDA部を概略的に示す図。
図6は、前記DA部の具体例を示す図。
図7は、前記有機EL表示装置の出力電流保持回路の一部を示す回路図。
図8は、前記有機EL表示装置の映像信号ドライバを示すブロック図。
図9は、本発明の変形例に係る映像信号ドライバの一部を示す回路図。
図10は、本発明の変形例に係るシフトレジスタの一部を示すブロック図。
図11は、本発明の他の変形例に係るシフトレジスタの一部を示す回路図。
図12は、本発明の変形例に係る映像信号ドライバを示すブロック図。
図13は、本発明の他の変形例に係る映像信号ドライバを示すブロック図。
図14は、本発明の変形例に係る映像信号ドライバの一部を示す回路図。
図15は、本発明の第2の実施形態に係る有機EL表示装置のDA部を示す図。
図16は、前記第2の実施形態に係る有機EL表示装置のDA部の一部を示す回路図。
図2は、前記有機EL表示装置の映像信号ドライバ全体を示す図。
図3は、前記映像信号ドライバのブロック図である。
図4は、図2中A部分を拡大して示す図。
図5は、前記有機EL表示装置のDA部を概略的に示す図。
図6は、前記DA部の具体例を示す図。
図7は、前記有機EL表示装置の出力電流保持回路の一部を示す回路図。
図8は、前記有機EL表示装置の映像信号ドライバを示すブロック図。
図9は、本発明の変形例に係る映像信号ドライバの一部を示す回路図。
図10は、本発明の変形例に係るシフトレジスタの一部を示すブロック図。
図11は、本発明の他の変形例に係るシフトレジスタの一部を示す回路図。
図12は、本発明の変形例に係る映像信号ドライバを示すブロック図。
図13は、本発明の他の変形例に係る映像信号ドライバを示すブロック図。
図14は、本発明の変形例に係る映像信号ドライバの一部を示す回路図。
図15は、本発明の第2の実施形態に係る有機EL表示装置のDA部を示す図。
図16は、前記第2の実施形態に係る有機EL表示装置のDA部の一部を示す回路図。
以下、図面を参照しながら、この発明のアクティブマトリクス型表示装置を有機EL表示装置に適用した第1の実施形態について詳細に説明する。
図1に示すように、有機EL表示装置1は、カラー表示を行うアクティブマトリクス型表示装置であって、ガラス等の絶縁性支持基板10上にマトリクス状(M×N)に配置された複数の画素100と、これら画素100の行方向に沿って配置された複数の走査配線101および制御配線102と、画素100の各列方向に沿って配置された複数の映像信号配線103と、走査配線101に走査信号ScanAm(m=1,2,・・・,M)、制御配線102に制御信号ScanBmを出力する走査ドライバ200と、映像信号配線103に映像信号として映像電流Idn(n=1,2,・・・,N)を供給する映像信号ドライバ300と、を備えて構成される。
各画素100は、対向電極間に光活性層を備えた表示素子104と、この表示素子104を駆動するよう映像電流Idnに基づく駆動電流を表示素子104へ供給する画素回路105と、を有している。表示素子104は、例えば自己発光素子であって、ここでは光活性層として少なくとも有機発光層を備えた有機EL素子である。それぞれ赤色発光、青色発光、緑色発光する3種類の有機EL素子が所定の順序で配列されている。尚、カラー化の手法としてはこれに限定されず、白色発光する有機EL素子とカラーフィルタとを組み合わせる方法や、青色発光する有機EL素子を波長変換する方法を採用してもよい。
画素回路105は、画素100の選択時に映像電流Idnを記憶し、画素100の非選択時に記憶した映像電流Idnを駆動電流として表示素子104へ出力する。画素回路105は、第1電圧電源Vddおよび第2電圧電源Vss間に表示素子104と直列に接続され、例えばp型薄膜トランジスタで構成された駆動トランジスタDRTと、駆動トランジスタDRTの第1端子(ソース)および制御端子(ゲート)間に接続されたキャパシタC1と、駆動トランジスタDRTの第2端子(ドレイン)および制御端子間に接続され、p型薄膜トランジスタで構成された第1スイッチSW1と、駆動トランジスタDRTの第2端子および表示素子の第1電極(ここでは陽極)間に接続され、p型薄膜トランジスタで構成された第2スイッチSW2と、駆動トランジスタDRTの第2端子と映像信号供給端子との間に接続され、p型薄膜トランジスタで構成された画素スイッチSS1と、を備えている。
画素100の行毎に配置された走査配線101に、各画素100行の画素スイッチSS1のゲートが接続され、支持基板10に一体的に形成された走査ドライバ200から供給される走査信号ScanAmに基づき、画素スイッチSS1のオン/オフ制御が行なわれる。第1スイッチSW1を制御する制御線と走査配線101とは独立に設けてもよいが、画素スイッチSS1と第1スイッチSW1の導電型を同一とすることにより、同一の配線により制御することができる。この場合、配線数の増大を抑制することができる。また、第2スイッチSW2の制御端子(ゲート)は、制御配線102を介して走査ドライバ200に接続され、走査ドライバから供給される制御信号ScanBmに基づき、第2スイッチSW2のオン/オフ制御が行なわれる。
本実施形態では画素回路105を構成する薄膜トランジスタは半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタであり、全て同一工程、同一層構造で形成される。
画素スイッチSS1を介して駆動トランジスタDRTの第2端子に接続された映像信号供給端子は、画素100の列毎に共通に配線される映像信号配線103に接続され、映像信号配線103を介して駆動回路である映像信号ドライバ300と接続されている。
走査ドライバ200は、シフトレジスタと、出力バッファを含み、外部から供給される水平走査スタートパルスを順次次段に転送し、各段の出力を、出力バッファを介して走査配線101に走査信号ScanAmとして供給する。このタイミングは1水平走査期間と同期する。また、走査ドライバ200は、各段の出力を信号処理することにより制御信号ScanBmとし、制御配線102に供給する。このシフトレジスタの1出力から異なるパルス幅と位相を有する走査波形(制御信号)を発生させる回路は、低温ポリシリコンを用いて形成される。例えば、一つのシフトレジスタの出力を、出力数に応じた数のNOR回路の一方に入力し、他方を制御線で制御することにより異なるパルス幅と位相をもつ複数の仕様の走査波形を出力することができる。尚、走査ドライバ200は、映像信号ドライバ300とともに支持基板10上に一体的に形成されている。
図2ないし図4に示すように、映像信号ドライバ300は、外部からシリアルデータ信号として入力される映像信号DATAを、各走査配線101に接続される画素グループ(ここでは各画素100行に相当する)毎に一括出力するため、シリアルデータからパラレルデータに変換するシリアルパラレル変換部と、このパラレルデータDn0〜Dniを、そのデータの値に応じたアナログ電流に変換し、対応する映像信号配線103に出力する映像電流供給部とを備えて構成される。
シリアルパラレル変換部は、映像信号として外部回路からデジタルデータ信号DATAが入力されるビデオライン311と、ビデオライン311のデータ信号DATAを直列並列変換し、映像信号配線103毎に対応して配置された記憶素子に順次出力・保持するサンプリングラッチ回路320と、サンプリングラッチ回路320の動作タイミングを制御するシフトレジスタ310と、サンプリングラッチ回路320に保持された1行分のデータ信号Dn0〜Dniを映像信号配線103毎に対応して配置された記憶素子に一括して出力し、一水平走査期間保持するロードラッチ回路330と、を備えている。
つまり、シリアルパラレル変換部は、2段のラッチ構成320、330を有し、kビット(ここではRGB各4ビット)のシリアルデータDATAをシフトレジスタ310により発生させたラッチパルスSROUT1〜SROUTnの立ち上がりにより、各映像信号線103に対応したサンプリングラッチ回路320に順次記憶させ、一水平走査期間のデータ帰線期間中にラッチパルスLP1により対応走査配線101に応じた画素100分のデータをロードラッチ回路330に一括記憶し、一水平走査期間保持する回路である。
シフトレジスタ310は、スタートパルスSTP2の入力で、クロックCL2ごとにパルスの位相がシフトし、映像信号配線103毎に1クロックずつずれたラッチパルスSROUT1〜SROUTnを1水平走査期間内に順次出力する。
サンプリングラッチ回路320は、ハーフラッチ回路をビット数だけパラレルに並べたもので、シフトレジスタ310の出力のタイミングでそれぞれシリアルデータを記憶する。ロードラッチ回路330はハーフラッチ回路をビット数だけパラレルに並べたもので、ラッチパルスLP1のタイミングでデジタルデータDn0〜Dniを記憶する。
映像電流供給部は、映像信号配線103に対応して配置され、ロードラッチ回路330を介して供給されるデータ信号Dn0〜Dniをアナログ変換し、映像信号配線103に映像電流Idnとして出力するDA部341を複数備えたDA変換回路340と、DA部341の定電流記憶回路342に定電流Icを定期的に記憶させるためのタイミングを制御するリフレッシュタイミングパルスRFTMを出力するリフレッシュパルス発生回路350と、DA変換回路340から供給される映像電流Idnを一水平走査期間保持し、対応画素グループ毎に、一括して映像信号配線103へ出力する出力電流保持回路360と、を備えている。
図5は、DA変換回路340の一出力分となるDA部341を示し、図6は、1ビット分のDA部341の構成を示している。各DA部341は、ここではRGB各4ビットで構成され、各色1配線ずつ同時に、3映像信号配線103に対応するDA部341が同時に駆動する。
DA部341は、映像信号配線103に対応して設けられ、リフレッシュパルス発生回路350から出力されるリフレッシュタイミングパルスRFTMに同期して、データ信号Dn0〜Dniをアナログ電流信号に変換する回路である。
各DA部341は、データ信号DATAのビット数に応じた数の定電流記憶回路342と、各定電流記憶回路342の出力をデータ信号DATAに応じて出力/非出力を制御するスイッチ回路343と、スイッチ回路343の各出力端子を接続する映像電流出力配線344と、各定電流記憶回路342にそれぞれ異なる定電流Icを供給する定電流供給配線345を有する。
定電流記憶回路342は、選択時に入力された階調基準電流Ic(I0〜I3)を記憶し、非選択時に記憶した階調基準電流Ic(I0〜I3)を出力する回路であり、ここではカレントコピー回路で構成されている。つまり、トランジスタTrと、トランジスタTrのゲートとドレイン間に接続されたスイッチS1と、トランジスタTrのドレインと定電流供給配線との間に接続されたスイッチS2と、トランジスタTrのドレインとカレントコピー回路の出力端子間に接続するスイッチS3と、トランジスタのゲートおよびソースに両端子がそれぞれ接続するキャパシタC2とを備えている。
定電流記憶回路342は、スイッチS1、S2を導通、スイッチS3を非導通とした状態で、トランジスタTrのゲート−ドレイン間にセルフバイアス回路を形成し、スイッチS1を介してトランジスタTrのソース−ドレイン間を流れる電流が所望の階調基準電流Iiとなるよう動作する。次に、スイッチS1、S2を非導通、スイッチS3を導通とした状態で、トランジスタTrのソース−ドレイン間を流れる電流が前記階調基準電流と同等の電流量となった状態のゲート−ソース電圧をキャパシタC2に記憶し、スイッチS3を介して階調基準電流Iiを出力する。これらスイッチS1〜S3は、ここでは共通の制御信号、シフトレジスタSRのリフレッシュタイミングパルスRFTMにより制御される。スイッチS1およびスイッチS2は同一極性の薄膜トランジスタで構成され、スイッチS3はスイッチS1、S2とは異なる極性の薄膜トランジスタにより構成されている。本実施形態では、トランジスタTr、スイッチS1、S2はp型薄膜トランジスタ、スイッチS3はn型薄膜トランジスタである。
定電流記憶回路342からの出力は、データ信号DATAに従いスイッチ回路343にて出力/非出力が制御され、スイッチ回路343各位の出力電流の合計が映像電流として映像電流出力配線344を流れる。
このように、それぞれの位に相当する階調基準電流IcをリフレッシュタイミングパルスRFTMがアクティブになった状態で記憶し、非アクティブの間保持する回路を映像信号配線103毎に備えているため、映像信号配線103毎に階調基準電流Icを発生する定電流源を有することができる。
図7に示すように、出力電流保持回路360は、カレントコピー回路を用い、映像電流値を出力電流書き込みパルスLP2のタイミングにより記憶し、一水平走査期間保持する。このとき、DA部341の定電流記憶回路342のカレントコピー回路とは入力電流の向きが逆となるため、出力電流保持回路360を構成する各トランジスタの導電型が定電流記憶回路342とは逆となる。
このように、出力電流保持回路360にもカレントコピー回路を用いることにより、映像信号配線103に対応して設けられるトランジスタ素子の特性がばらついても、カレントコピー回路のセルフバイアス機能により、基本の入力部の映像電流値をそのまま写しとることができる。これにより安定した映像電流供給部を実現することができる。
この構成は、特に特性ばらつきの大きい低温ポリシリコンを用いた回路に効果があり、支持基板上にドライバ回路を内蔵した場合でも高表示品位の有機EL表示装置1を達成することができる。
こうして、トランジスタの閾値ばらつきが±1Vある状態で、2%以下の画素100ごとの表示輝度ばらつきを達成し、スジやムラの発生の抑制された高表示品位の有機EL表示装置1を実現することができた。また、走査ドライバ200も内蔵することにより、極めて小型で軽量の有機EL表示装置1を得ることができる。
さらに、本実施形態では、垂直走査期間の一部の期間において、映像信号に対応した電流を遮断し、映像信号配線103を一定の電位にするための充電回路を、ポリシリコンを用いて支持基板と一体的に形成した。これにより、電流書き込み方式の画素回路105で問題となる黒レベルでの浮き、または前に書き込まれた映像信号の影響による表示不良を改善でき、コントラスト比を向上することができる。
上記実施形態では、低温ポリシリコンの薄膜トランジスタを用いる場合について説明したが、これに限定されず、特性ばらつきの大きいトランジスタ素子、バルクCMOS、連続粒界シリコン(CGS)石英基板上に作成する高温ポリシリコンのトランジスタを用いる場合にも効果がある。
以上説明したように、ドライバ回路、特に映像信号ドライバを内蔵することにより、外部回路との接続点数を削減することができ、機械的な信頼性を向上させ、かつ周辺の額縁領域をコンパクトにすることができ、パネル全体を軽量化することが可能となる。また、カレントコピー回路を映像信号配線に対応して配置する映像信号ドライバを用いることにより、電流源の配線の長さを縮小させ、電流源の容量性負荷を抑制することができる。そして、信号電流を安定して画素へ供給することができる。また、トランジスタ素子の特性ばらつきに対して高いマージンを持ち、スジやざらつきのない良好な表示品質の表示装置を実現できる。
尚、上述の実施形態では、映像電流供給部のシフトレジスタ350とシリアルパラレル変換部のシフトレジスタ310をそれぞれ用いる場合について説明したが、図8に示すように、これらを共通にし、一つのシフトレジスタ370の出力からラッチパルスSROUTとリフレッシュタイミングパルスRFTMを出力できる回路構成としてもよい。
一例として、図9に映像信号ドライバの一部回路図、図10にシフトレジスタ370の一段分の構成を示し、図11は具体的な構成を示す。この回路は、例えば出力がLOWアクティブの場合、ハーフラッチ回路で構成されたシフトレジスタの自段と前段の出力(左右反転の場合は、後段の出力)の論理和をとり、1ラインごとにLOWアクティブのシフトパルスSROUTを出力する(尚、出力がHIGHアクティブの場合は、論理積をとる)。これにより、回路規模を大幅に低減し、さらなる表示装置の小型化、軽量化をすることができる。
また、図8に示したような、階調基準電流を発生させる回路346を支持基板10と一体的に形成してもよい。この場合、1トランジスタにより電圧から電流への変換を行っているが、階調基準電流を決める電圧電流変換トランジスタのそれぞれに特性ばらつきがあっても、それぞれのゲート電圧を外部から調整することにより、出力電流をそろえることができる。この調整電圧は、γ特性を調整するγ調整電圧としても用いることができる。これにより、外部からは電圧供給だけでよく、表示装置の外部回路とのコンパチビリティをよくすることができる。
また、上述の実施形態では、1走査配線101に接続する画素100ごとに一括書き込みを行う線順次駆動の場合について説明したが、点順次走査としてもよい。このとき、出力電流保持回路360を削減することが可能となる。また、図12に示すように、リセット信号、左右反転信号、アウトプットイネーブル信号の機能を付け加えても良い。
また、図13、図14に示すように、ロードラッチ回路を省略し、サンプリングラッチ回路320の出力をDA変換回路340の入力としてもよい。これにより、リフレッシュタイミングパルスRFTMもラッチパルスSROUTも後にアクティブとなるようにリフレッシュタイミングパルス発生回路350の回路構成を変更した。これにより、回路規模を大幅に低減し、より狭額縁化することができる。
次に、本発明の第2の実施形態について説明する。本実施形態は、DA変換回路340中の定電流記憶回路342を差動型カレントコピー回路としたことを除き、上述の第1の実施形態と同一の構成であり、同一部分には同一の参照符号を付してその詳細な説明を省略する。
図15に一例として、DA部341の回路構成示し、図16は1ビット分のDA部341の構成を示す。ここでは、一DA部341が4ビットのデータ信号DATA(D0〜D3)で動作する場合を示している。各DA部341は、データ信号DATAのビット数に応じた数の定電流記憶回路342と、各定電流記憶回路342の出力をデータ信号DATAに応じて出力/非出力を制御するスイッチ回路343と、スイッチ回路343の各出力端子を接続する映像電流出力配線344と、各定電流記憶回路342に共通のベース電流IBを供給するベース電流供給配線436と、定電流記憶回路342にそれぞれ異なる定電流ICを供給するよう定電流供給配線437を有する。
定電流記憶回路342は、選択時に入力された階調基準電流I0〜I3を記憶し、非選択時に記憶した階調基準電流I0〜I3を出力する回路であり、ここでは2入力のカレントコピー回路で構成される。つまり、トランジスタTrと、トランジスタTrのゲートとドレイン間に接続されたスイッチS1と、トランジスタTrのドレインと定電流供給配線437との間に接続されたスイッチS2と、トランジスタのドレインとベース電流供給配線436との間に接続されたスイッチS3と、トランジスタTrのドレインとカレントコピー回路の出力端子間に接続するスイッチS4と、トランジスタのゲートおよびソースに両端子がそれぞれ接続するキャパシタC2と、を備えている。
定電流記憶回路342は、スイッチS1、S2およびS3を導通、スイッチS4を非導通とした状態で、トランジスタTrのゲート−ドレイン間にセルフバイアス回路を形成し、スイッチS1を介してトランジスタTrのソース−ドレイン間を流れる電流が所望の階調基準電流Iiとなるよう動作する。この階調基準電流Iiは、定電流供給配線437を介して設定される定電流がベース電流IBと階調基準電流Iiの足し合わせ電流となるよう制御することにより設定される。つまり、階調基準電流Iiが足し合わせ電流と階調ベース電流IBの差分電流となるよう動作し、次に、スイッチS1、S2およびS3を非導通、スイッチS4を導通とした状態で、トランジスタTrのソース−ドレイン間を流れる電流が前記差分電流と同等の電流量となった状態のゲート−ソース電圧をキャパシタに記憶し、スイッチS4を介して階調基準電流Iiを出力する。これらスイッチS1〜S4は、ここでは共通の制御信号、シフトレジスタ350(または370)のリフレッシュタイミングパルスRFTMにより制御される。スイッチS1乃至スイッチS3は同一極性の薄膜トランジスタで構成され、スイッチS4はスイッチS1乃至S3とは異なる極性の薄膜トランジスタにより構成されている。本実施形態では、トランジスタTr、スイッチS1乃至S3はp型薄膜トランジスタ、スイッチS4はn型薄膜トランジスタである。
例えば、階調基準電流Iiを0.01μAとする場合、定電流供給配線から供給する定電流(足し合わせ電流)を1.01μA、ベース電流IBを1μAと設定すればよい。それぞれの入力端子までの電流は1μA以上の電流が流れるため、たとえそれぞれに10pFの容量がついていたとしても、10μs以内に充電し、トランジスタを、0.01μAを流す動作状態にすることができる。
この定電流記憶回路342からの差分電流の出力は、データ信号DATAに従いスイッチ回路343にて出力/非出力が制御され、スイッチ回路各位の出力電流の合計が映像電流として映像電流出力配線を流れる。
このように、DA部の定電流記憶回路において、差分電流により書き込みを行うことにより、上述の効果に加え、入力端子までの容量性負荷が大きい場合でも、低電流書き込み不足を改善し、より低階調の階調線形性を確保することができる。
また、この差分電流による書き込み方式は、出力電流保持回路にも適用することができる。つまり、2入力のカレントコピー回路に対して、DA部からのアナログ映像電流とこのアナログ映像電流とは電流方向の異なるベース電流が入力され、選択時においてアナログ映像電流およびベース電流の差分電流を記憶し、非選択時に記憶した差分電流を映像電流として出力することも可能である。
尚、上記第1および第2の実施形態においては、複数の階調基準電流を記憶した後、デジタルデータにより選択出力を行うDA変換回路について説明したが、階調基準電流を先に選択し、それらの出力を足し合わせたものを定電流記憶回路の入力として、信号電流値を記憶、保持するものであってもよい。この場合、映像信号配線103に対して1つの定電流記憶回路342があればよく、さらに回路規模を低減することが可能となる。
上述の有機EL表示装置は、コンパクトでかつ表示品位の良好なディスプレイを実現することができることから、携帯端末用ディスプレイに用いることができる。また、上述の有機EL表示装置は、大型高精細のディスプレイのように、波形遅延の大きいディスプレイにも有用である。
図1に示すように、有機EL表示装置1は、カラー表示を行うアクティブマトリクス型表示装置であって、ガラス等の絶縁性支持基板10上にマトリクス状(M×N)に配置された複数の画素100と、これら画素100の行方向に沿って配置された複数の走査配線101および制御配線102と、画素100の各列方向に沿って配置された複数の映像信号配線103と、走査配線101に走査信号ScanAm(m=1,2,・・・,M)、制御配線102に制御信号ScanBmを出力する走査ドライバ200と、映像信号配線103に映像信号として映像電流Idn(n=1,2,・・・,N)を供給する映像信号ドライバ300と、を備えて構成される。
各画素100は、対向電極間に光活性層を備えた表示素子104と、この表示素子104を駆動するよう映像電流Idnに基づく駆動電流を表示素子104へ供給する画素回路105と、を有している。表示素子104は、例えば自己発光素子であって、ここでは光活性層として少なくとも有機発光層を備えた有機EL素子である。それぞれ赤色発光、青色発光、緑色発光する3種類の有機EL素子が所定の順序で配列されている。尚、カラー化の手法としてはこれに限定されず、白色発光する有機EL素子とカラーフィルタとを組み合わせる方法や、青色発光する有機EL素子を波長変換する方法を採用してもよい。
画素回路105は、画素100の選択時に映像電流Idnを記憶し、画素100の非選択時に記憶した映像電流Idnを駆動電流として表示素子104へ出力する。画素回路105は、第1電圧電源Vddおよび第2電圧電源Vss間に表示素子104と直列に接続され、例えばp型薄膜トランジスタで構成された駆動トランジスタDRTと、駆動トランジスタDRTの第1端子(ソース)および制御端子(ゲート)間に接続されたキャパシタC1と、駆動トランジスタDRTの第2端子(ドレイン)および制御端子間に接続され、p型薄膜トランジスタで構成された第1スイッチSW1と、駆動トランジスタDRTの第2端子および表示素子の第1電極(ここでは陽極)間に接続され、p型薄膜トランジスタで構成された第2スイッチSW2と、駆動トランジスタDRTの第2端子と映像信号供給端子との間に接続され、p型薄膜トランジスタで構成された画素スイッチSS1と、を備えている。
画素100の行毎に配置された走査配線101に、各画素100行の画素スイッチSS1のゲートが接続され、支持基板10に一体的に形成された走査ドライバ200から供給される走査信号ScanAmに基づき、画素スイッチSS1のオン/オフ制御が行なわれる。第1スイッチSW1を制御する制御線と走査配線101とは独立に設けてもよいが、画素スイッチSS1と第1スイッチSW1の導電型を同一とすることにより、同一の配線により制御することができる。この場合、配線数の増大を抑制することができる。また、第2スイッチSW2の制御端子(ゲート)は、制御配線102を介して走査ドライバ200に接続され、走査ドライバから供給される制御信号ScanBmに基づき、第2スイッチSW2のオン/オフ制御が行なわれる。
本実施形態では画素回路105を構成する薄膜トランジスタは半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタであり、全て同一工程、同一層構造で形成される。
画素スイッチSS1を介して駆動トランジスタDRTの第2端子に接続された映像信号供給端子は、画素100の列毎に共通に配線される映像信号配線103に接続され、映像信号配線103を介して駆動回路である映像信号ドライバ300と接続されている。
走査ドライバ200は、シフトレジスタと、出力バッファを含み、外部から供給される水平走査スタートパルスを順次次段に転送し、各段の出力を、出力バッファを介して走査配線101に走査信号ScanAmとして供給する。このタイミングは1水平走査期間と同期する。また、走査ドライバ200は、各段の出力を信号処理することにより制御信号ScanBmとし、制御配線102に供給する。このシフトレジスタの1出力から異なるパルス幅と位相を有する走査波形(制御信号)を発生させる回路は、低温ポリシリコンを用いて形成される。例えば、一つのシフトレジスタの出力を、出力数に応じた数のNOR回路の一方に入力し、他方を制御線で制御することにより異なるパルス幅と位相をもつ複数の仕様の走査波形を出力することができる。尚、走査ドライバ200は、映像信号ドライバ300とともに支持基板10上に一体的に形成されている。
図2ないし図4に示すように、映像信号ドライバ300は、外部からシリアルデータ信号として入力される映像信号DATAを、各走査配線101に接続される画素グループ(ここでは各画素100行に相当する)毎に一括出力するため、シリアルデータからパラレルデータに変換するシリアルパラレル変換部と、このパラレルデータDn0〜Dniを、そのデータの値に応じたアナログ電流に変換し、対応する映像信号配線103に出力する映像電流供給部とを備えて構成される。
シリアルパラレル変換部は、映像信号として外部回路からデジタルデータ信号DATAが入力されるビデオライン311と、ビデオライン311のデータ信号DATAを直列並列変換し、映像信号配線103毎に対応して配置された記憶素子に順次出力・保持するサンプリングラッチ回路320と、サンプリングラッチ回路320の動作タイミングを制御するシフトレジスタ310と、サンプリングラッチ回路320に保持された1行分のデータ信号Dn0〜Dniを映像信号配線103毎に対応して配置された記憶素子に一括して出力し、一水平走査期間保持するロードラッチ回路330と、を備えている。
つまり、シリアルパラレル変換部は、2段のラッチ構成320、330を有し、kビット(ここではRGB各4ビット)のシリアルデータDATAをシフトレジスタ310により発生させたラッチパルスSROUT1〜SROUTnの立ち上がりにより、各映像信号線103に対応したサンプリングラッチ回路320に順次記憶させ、一水平走査期間のデータ帰線期間中にラッチパルスLP1により対応走査配線101に応じた画素100分のデータをロードラッチ回路330に一括記憶し、一水平走査期間保持する回路である。
シフトレジスタ310は、スタートパルスSTP2の入力で、クロックCL2ごとにパルスの位相がシフトし、映像信号配線103毎に1クロックずつずれたラッチパルスSROUT1〜SROUTnを1水平走査期間内に順次出力する。
サンプリングラッチ回路320は、ハーフラッチ回路をビット数だけパラレルに並べたもので、シフトレジスタ310の出力のタイミングでそれぞれシリアルデータを記憶する。ロードラッチ回路330はハーフラッチ回路をビット数だけパラレルに並べたもので、ラッチパルスLP1のタイミングでデジタルデータDn0〜Dniを記憶する。
映像電流供給部は、映像信号配線103に対応して配置され、ロードラッチ回路330を介して供給されるデータ信号Dn0〜Dniをアナログ変換し、映像信号配線103に映像電流Idnとして出力するDA部341を複数備えたDA変換回路340と、DA部341の定電流記憶回路342に定電流Icを定期的に記憶させるためのタイミングを制御するリフレッシュタイミングパルスRFTMを出力するリフレッシュパルス発生回路350と、DA変換回路340から供給される映像電流Idnを一水平走査期間保持し、対応画素グループ毎に、一括して映像信号配線103へ出力する出力電流保持回路360と、を備えている。
図5は、DA変換回路340の一出力分となるDA部341を示し、図6は、1ビット分のDA部341の構成を示している。各DA部341は、ここではRGB各4ビットで構成され、各色1配線ずつ同時に、3映像信号配線103に対応するDA部341が同時に駆動する。
DA部341は、映像信号配線103に対応して設けられ、リフレッシュパルス発生回路350から出力されるリフレッシュタイミングパルスRFTMに同期して、データ信号Dn0〜Dniをアナログ電流信号に変換する回路である。
各DA部341は、データ信号DATAのビット数に応じた数の定電流記憶回路342と、各定電流記憶回路342の出力をデータ信号DATAに応じて出力/非出力を制御するスイッチ回路343と、スイッチ回路343の各出力端子を接続する映像電流出力配線344と、各定電流記憶回路342にそれぞれ異なる定電流Icを供給する定電流供給配線345を有する。
定電流記憶回路342は、選択時に入力された階調基準電流Ic(I0〜I3)を記憶し、非選択時に記憶した階調基準電流Ic(I0〜I3)を出力する回路であり、ここではカレントコピー回路で構成されている。つまり、トランジスタTrと、トランジスタTrのゲートとドレイン間に接続されたスイッチS1と、トランジスタTrのドレインと定電流供給配線との間に接続されたスイッチS2と、トランジスタTrのドレインとカレントコピー回路の出力端子間に接続するスイッチS3と、トランジスタのゲートおよびソースに両端子がそれぞれ接続するキャパシタC2とを備えている。
定電流記憶回路342は、スイッチS1、S2を導通、スイッチS3を非導通とした状態で、トランジスタTrのゲート−ドレイン間にセルフバイアス回路を形成し、スイッチS1を介してトランジスタTrのソース−ドレイン間を流れる電流が所望の階調基準電流Iiとなるよう動作する。次に、スイッチS1、S2を非導通、スイッチS3を導通とした状態で、トランジスタTrのソース−ドレイン間を流れる電流が前記階調基準電流と同等の電流量となった状態のゲート−ソース電圧をキャパシタC2に記憶し、スイッチS3を介して階調基準電流Iiを出力する。これらスイッチS1〜S3は、ここでは共通の制御信号、シフトレジスタSRのリフレッシュタイミングパルスRFTMにより制御される。スイッチS1およびスイッチS2は同一極性の薄膜トランジスタで構成され、スイッチS3はスイッチS1、S2とは異なる極性の薄膜トランジスタにより構成されている。本実施形態では、トランジスタTr、スイッチS1、S2はp型薄膜トランジスタ、スイッチS3はn型薄膜トランジスタである。
定電流記憶回路342からの出力は、データ信号DATAに従いスイッチ回路343にて出力/非出力が制御され、スイッチ回路343各位の出力電流の合計が映像電流として映像電流出力配線344を流れる。
このように、それぞれの位に相当する階調基準電流IcをリフレッシュタイミングパルスRFTMがアクティブになった状態で記憶し、非アクティブの間保持する回路を映像信号配線103毎に備えているため、映像信号配線103毎に階調基準電流Icを発生する定電流源を有することができる。
図7に示すように、出力電流保持回路360は、カレントコピー回路を用い、映像電流値を出力電流書き込みパルスLP2のタイミングにより記憶し、一水平走査期間保持する。このとき、DA部341の定電流記憶回路342のカレントコピー回路とは入力電流の向きが逆となるため、出力電流保持回路360を構成する各トランジスタの導電型が定電流記憶回路342とは逆となる。
このように、出力電流保持回路360にもカレントコピー回路を用いることにより、映像信号配線103に対応して設けられるトランジスタ素子の特性がばらついても、カレントコピー回路のセルフバイアス機能により、基本の入力部の映像電流値をそのまま写しとることができる。これにより安定した映像電流供給部を実現することができる。
この構成は、特に特性ばらつきの大きい低温ポリシリコンを用いた回路に効果があり、支持基板上にドライバ回路を内蔵した場合でも高表示品位の有機EL表示装置1を達成することができる。
こうして、トランジスタの閾値ばらつきが±1Vある状態で、2%以下の画素100ごとの表示輝度ばらつきを達成し、スジやムラの発生の抑制された高表示品位の有機EL表示装置1を実現することができた。また、走査ドライバ200も内蔵することにより、極めて小型で軽量の有機EL表示装置1を得ることができる。
さらに、本実施形態では、垂直走査期間の一部の期間において、映像信号に対応した電流を遮断し、映像信号配線103を一定の電位にするための充電回路を、ポリシリコンを用いて支持基板と一体的に形成した。これにより、電流書き込み方式の画素回路105で問題となる黒レベルでの浮き、または前に書き込まれた映像信号の影響による表示不良を改善でき、コントラスト比を向上することができる。
上記実施形態では、低温ポリシリコンの薄膜トランジスタを用いる場合について説明したが、これに限定されず、特性ばらつきの大きいトランジスタ素子、バルクCMOS、連続粒界シリコン(CGS)石英基板上に作成する高温ポリシリコンのトランジスタを用いる場合にも効果がある。
以上説明したように、ドライバ回路、特に映像信号ドライバを内蔵することにより、外部回路との接続点数を削減することができ、機械的な信頼性を向上させ、かつ周辺の額縁領域をコンパクトにすることができ、パネル全体を軽量化することが可能となる。また、カレントコピー回路を映像信号配線に対応して配置する映像信号ドライバを用いることにより、電流源の配線の長さを縮小させ、電流源の容量性負荷を抑制することができる。そして、信号電流を安定して画素へ供給することができる。また、トランジスタ素子の特性ばらつきに対して高いマージンを持ち、スジやざらつきのない良好な表示品質の表示装置を実現できる。
尚、上述の実施形態では、映像電流供給部のシフトレジスタ350とシリアルパラレル変換部のシフトレジスタ310をそれぞれ用いる場合について説明したが、図8に示すように、これらを共通にし、一つのシフトレジスタ370の出力からラッチパルスSROUTとリフレッシュタイミングパルスRFTMを出力できる回路構成としてもよい。
一例として、図9に映像信号ドライバの一部回路図、図10にシフトレジスタ370の一段分の構成を示し、図11は具体的な構成を示す。この回路は、例えば出力がLOWアクティブの場合、ハーフラッチ回路で構成されたシフトレジスタの自段と前段の出力(左右反転の場合は、後段の出力)の論理和をとり、1ラインごとにLOWアクティブのシフトパルスSROUTを出力する(尚、出力がHIGHアクティブの場合は、論理積をとる)。これにより、回路規模を大幅に低減し、さらなる表示装置の小型化、軽量化をすることができる。
また、図8に示したような、階調基準電流を発生させる回路346を支持基板10と一体的に形成してもよい。この場合、1トランジスタにより電圧から電流への変換を行っているが、階調基準電流を決める電圧電流変換トランジスタのそれぞれに特性ばらつきがあっても、それぞれのゲート電圧を外部から調整することにより、出力電流をそろえることができる。この調整電圧は、γ特性を調整するγ調整電圧としても用いることができる。これにより、外部からは電圧供給だけでよく、表示装置の外部回路とのコンパチビリティをよくすることができる。
また、上述の実施形態では、1走査配線101に接続する画素100ごとに一括書き込みを行う線順次駆動の場合について説明したが、点順次走査としてもよい。このとき、出力電流保持回路360を削減することが可能となる。また、図12に示すように、リセット信号、左右反転信号、アウトプットイネーブル信号の機能を付け加えても良い。
また、図13、図14に示すように、ロードラッチ回路を省略し、サンプリングラッチ回路320の出力をDA変換回路340の入力としてもよい。これにより、リフレッシュタイミングパルスRFTMもラッチパルスSROUTも後にアクティブとなるようにリフレッシュタイミングパルス発生回路350の回路構成を変更した。これにより、回路規模を大幅に低減し、より狭額縁化することができる。
次に、本発明の第2の実施形態について説明する。本実施形態は、DA変換回路340中の定電流記憶回路342を差動型カレントコピー回路としたことを除き、上述の第1の実施形態と同一の構成であり、同一部分には同一の参照符号を付してその詳細な説明を省略する。
図15に一例として、DA部341の回路構成示し、図16は1ビット分のDA部341の構成を示す。ここでは、一DA部341が4ビットのデータ信号DATA(D0〜D3)で動作する場合を示している。各DA部341は、データ信号DATAのビット数に応じた数の定電流記憶回路342と、各定電流記憶回路342の出力をデータ信号DATAに応じて出力/非出力を制御するスイッチ回路343と、スイッチ回路343の各出力端子を接続する映像電流出力配線344と、各定電流記憶回路342に共通のベース電流IBを供給するベース電流供給配線436と、定電流記憶回路342にそれぞれ異なる定電流ICを供給するよう定電流供給配線437を有する。
定電流記憶回路342は、選択時に入力された階調基準電流I0〜I3を記憶し、非選択時に記憶した階調基準電流I0〜I3を出力する回路であり、ここでは2入力のカレントコピー回路で構成される。つまり、トランジスタTrと、トランジスタTrのゲートとドレイン間に接続されたスイッチS1と、トランジスタTrのドレインと定電流供給配線437との間に接続されたスイッチS2と、トランジスタのドレインとベース電流供給配線436との間に接続されたスイッチS3と、トランジスタTrのドレインとカレントコピー回路の出力端子間に接続するスイッチS4と、トランジスタのゲートおよびソースに両端子がそれぞれ接続するキャパシタC2と、を備えている。
定電流記憶回路342は、スイッチS1、S2およびS3を導通、スイッチS4を非導通とした状態で、トランジスタTrのゲート−ドレイン間にセルフバイアス回路を形成し、スイッチS1を介してトランジスタTrのソース−ドレイン間を流れる電流が所望の階調基準電流Iiとなるよう動作する。この階調基準電流Iiは、定電流供給配線437を介して設定される定電流がベース電流IBと階調基準電流Iiの足し合わせ電流となるよう制御することにより設定される。つまり、階調基準電流Iiが足し合わせ電流と階調ベース電流IBの差分電流となるよう動作し、次に、スイッチS1、S2およびS3を非導通、スイッチS4を導通とした状態で、トランジスタTrのソース−ドレイン間を流れる電流が前記差分電流と同等の電流量となった状態のゲート−ソース電圧をキャパシタに記憶し、スイッチS4を介して階調基準電流Iiを出力する。これらスイッチS1〜S4は、ここでは共通の制御信号、シフトレジスタ350(または370)のリフレッシュタイミングパルスRFTMにより制御される。スイッチS1乃至スイッチS3は同一極性の薄膜トランジスタで構成され、スイッチS4はスイッチS1乃至S3とは異なる極性の薄膜トランジスタにより構成されている。本実施形態では、トランジスタTr、スイッチS1乃至S3はp型薄膜トランジスタ、スイッチS4はn型薄膜トランジスタである。
例えば、階調基準電流Iiを0.01μAとする場合、定電流供給配線から供給する定電流(足し合わせ電流)を1.01μA、ベース電流IBを1μAと設定すればよい。それぞれの入力端子までの電流は1μA以上の電流が流れるため、たとえそれぞれに10pFの容量がついていたとしても、10μs以内に充電し、トランジスタを、0.01μAを流す動作状態にすることができる。
この定電流記憶回路342からの差分電流の出力は、データ信号DATAに従いスイッチ回路343にて出力/非出力が制御され、スイッチ回路各位の出力電流の合計が映像電流として映像電流出力配線を流れる。
このように、DA部の定電流記憶回路において、差分電流により書き込みを行うことにより、上述の効果に加え、入力端子までの容量性負荷が大きい場合でも、低電流書き込み不足を改善し、より低階調の階調線形性を確保することができる。
また、この差分電流による書き込み方式は、出力電流保持回路にも適用することができる。つまり、2入力のカレントコピー回路に対して、DA部からのアナログ映像電流とこのアナログ映像電流とは電流方向の異なるベース電流が入力され、選択時においてアナログ映像電流およびベース電流の差分電流を記憶し、非選択時に記憶した差分電流を映像電流として出力することも可能である。
尚、上記第1および第2の実施形態においては、複数の階調基準電流を記憶した後、デジタルデータにより選択出力を行うDA変換回路について説明したが、階調基準電流を先に選択し、それらの出力を足し合わせたものを定電流記憶回路の入力として、信号電流値を記憶、保持するものであってもよい。この場合、映像信号配線103に対して1つの定電流記憶回路342があればよく、さらに回路規模を低減することが可能となる。
上述の有機EL表示装置は、コンパクトでかつ表示品位の良好なディスプレイを実現することができることから、携帯端末用ディスプレイに用いることができる。また、上述の有機EL表示装置は、大型高精細のディスプレイのように、波形遅延の大きいディスプレイにも有用である。
本発明によれば、ドライバ回路を画素が形成された基板と一体的に形成した場合でも、表示品位の良好なアクティブマトリクス型表示装置を実現することができる。
Claims (10)
- 基板上に形成された複数の映像信号配線と;
前記映像信号配線に接続し、電流信号により動作する複数の画素と:
外部回路から供給されるデジタルデータ信号を対応するアナログ電流信号に変換し、対応する前記映像信号配線に出力する映像電流供給部と;を備え、
前記映像電流供給部は、各映像信号配線に対応して配置され、前記デジタルデータ信号に基づき、複数の階調基準電流の少なくとも一つを足し合わせることにより前記アナログ電流信号に変換する複数のDA部と、前記複数のDA部に前記階調基準電流を定期的に記憶させるためのタイミングを制御するリフレッシュタイミングパルスを順次出力するリフレッシュパルス発生回路と、各前記映像信号配線に対応して配置され、前記アナログ電流信号を順次記憶し、前記複数の映像信号配線に対して一括して出力する出力電流保持回路と、を含み、
前記出力電流保持回路は、選択時に前記アナログ電流信号を記憶し、非選択時に記憶した前記アナログ電流信号を出力するトランジスタを含んでいるアクティブマトリクス型表示装置。 - 前記DA部は、前記階調基準電流をそれぞれ記憶、保持する複数の定電流記憶回路と、前記定電流記憶回路の各出力を前記データ信号に対応して選択するスイッチ回路とを有し、選択された定電流を足し合わせた信号電流を前記アナログ電流信号として出力する請求項1に記載のアクティブマトリクス型表示装置。
- 前記DA部は、複数の前記階調基準電流を前記データ信号に基づき選択するスイッチ回路と、選択された定電流を足し合わせた信号電流を記憶、保持する定電流記憶回路とを有し、前記信号電流を前記アナログ電流信号として出力する請求項1に記載のアクティブマトリクス型表示装置。
- 前記定電流記憶回路は、選択時に入力された定電流を記憶し、非選択時に記憶した前記定電流を出力する回路であり、記憶時と出力時に共通に利用されるトランジスタを含んでいる請求項2又は3に記載のアクティブマトリクス型表示装置。
- 前記画素の選択/非選択制御を行う走査ドライバをさらに備え、前記走査ドライバは前記基板上に一体的に形成されている請求項1に記載のアクティブマトリクス型表示装置。
- 前記トランジスタは、半導体層にポリシリコンを用いた薄膜トランジスタで構成されている請求項1に記載のアクティブマトリクス型表示装置。
- 基板上に形成された複数の映像信号配線と;
前記映像信号配線に接続し、電流信号により動作する複数の画素と;
前記基板上に形成されると共に、外部回路から供給されるデジタルデータ信号に基づき、複数の階調基準電流の少なくとも1つを足し合わせることによりアナログ電流信号に変換するDA部と;を備え、
前記DA部は、トランジスタと、前記トランジスタのゲートおよびソース間に接続されたキャパシタと、前記トランジスタのゲートおよびドレイン間に接続された第1スイッチと、前記トランジスタのドレインと接続され前記階調基準電流を供給する第2スイッチと、前記データ信号に基づき前記階調基準電流を出力するスイッチ素子と、前記トランジスタのドレインおよび前記スイッチ素子間に接続された第3スイッチと、を含んでいるアクティブマトリクス型表示装置。 - 基板上に形成された複数の映像信号配線と;
前記映像信号配線に接続し、電流信号により動作する複数の画素と;
前記基板上に形成されると共に、外部回路から供給されるデジタルデータ信号に基づき、複数の階調基準電流の少なくとも1つを足し合わせることによりアナログ電流信号に変換するDA部と;を備え、
前記DA部は、階調電流および前記階調電流とは電流方向の異なるベース電流が入力され、選択時において前記階調電流および前記ベース電流の差分電流を記憶し、非選択時に記憶した差分電流を前記アナログ電流信号として出力するアクティブマトリクス型表示装置。 - 基板上に形成された複数の映像信号配線と;
前記映像信号配線に接続し、映像電流信号により動作する複数の画素と:
外部回路から供給されるデジタルデータ信号に基づき、複数の階調基準電流の少なくとも1つを足し合わせることによりアナログ電流信号に変換するDA部と;
前記アナログ電流信号を順次記憶し、前記複数の映像信号配線に対して映像電流信号として出力する出力電流保持回路と;を備え、
前記出力電流保持回路は、アナログ電流信号と、前記アナログ電流信号とは電流方向の異なるベース電流が入力され、選択時において前記アナログ電流信号および前記ベース電流の差分電流を記憶し、非選択時に記憶した差分電流を前記映像電流信号として出力するアクティブマトリクス型表示装置。 - 外部回路から供給されるデジタルデータに基づき、複数の階調基準電流の少なくとも一つを足し合わせることによりアナログ電流信号に変換するデジタルアナログ変換器であって、
階調電流および前記階調電流とは電流方向の異なるベース電流が入力され、選択時において前記階調電流および前記ベース電流の差分電流を記憶し、
非選択時において記憶した差分電流を前記階調基準電流または前記アナログ電流信号として出力する定電流記憶回路を含むことを特徴とするデジタルアナログ変換器。
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