KR20060021844A - 액티브 매트릭스형 표시 장치 및 디지털-아날로그 변환기 - Google Patents

액티브 매트릭스형 표시 장치 및 디지털-아날로그 변환기 Download PDF

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Abstract

액티브형 표시장치(1)는, 기판(10) 상에 형성된 복수의 영상신호 배선(103)과, 영상신호 배선(103)에 접속되며, 전류신호에 의해 동작하는 복수의 화소(100)와, 외부회로로부터 공급되는 데이터 신호에 기초하여 영상신호 배선(103)을 통해 화소(100)에 영상전류를 공급하는 영상신호 드라이버를 구비하고 있다. 영상신호 드라이버는 상기 데이터 신호를 대응하는 상기 영상전류로 변환하는 DA부를 포함하고, DA부는 기판 상에 형성되며, 각 영상신호 배선(103)에 대응하여 배치된다.
Figure 112005065568795-PCT00001
영상신호 드라이버, 영상신호 배선, 정전류 기억회로, 아날로그 전류신호

Description

액티브 매트릭스형 표시 장치 및 디지털-아날로그 변환기{ACTIVE MATRIX DISPLAY DEVICE AND DIGITAL-TO-ANALOG CONVERTER}
본 발명은, 액티브 매트릭스형 표시 장치에 관한 것으로, 특히, 전류 신호에 의해 신호 기입을 행하는 액티브형 표시 장치에 관한 것이다.
CRT 디스플레이에 대하여, 박형, 경량, 저소비 전력의 특징을 살려, 액정 표시 장치로 대표되는 평면 표시 장치의 수요가 급속하게 신장되었다. 그 중에서도, 온 화소와 오프 화소를 전기적으로 분리하고, 또한 온 화소에의 영상 신호를 유지하는 기능을 갖는 스위치를 각 화소에 설치한 액티브 매트릭스형 표시 장치는, 인접 화소간에서의 크로스토크가 없는 양호한 표시 품위가 얻어지기 때문에, 휴대 정보 기기를 비롯하여, 다양한 디스플레이에 이용되도록 되었다.
이와 같은 가운데, 액정 표시 장치의 분야에서는, 화소에의 영상 신호를 출력하는 드라이버 회로를, 폴리실리콘을 이용한 반도체 소자에 의해 구성하고, 화소와 동일한 기판 상에 내장하는 기술이 알려져 있다. 이에 의해, 패널과 외부 회로와의 접속 점수를 삭감할 수 있어, 표시 장치의 기계적 강도를 구조시키는 것이 가능하게 된다.
최근, 액정 표시 장치에 비해 고속 응답 및 광시야각화가 가능한 자기 발광 형의 디스플레이로서 유기 일렉트로루미네센스(EL) 표시 장치의 개발이 한창 행해지고 있다. 예를 들면, 服部勵治 외 3명, 「전류 지정형 폴리실리콘 TFT 액티브 매트릭스 구동 유기 LED 디스플레이의 회로 시뮬레이션」, 신학기보, 사단 법인 전자정보통신학회, 2001년, Vol.101, No.15, p.7-14에는, 유기 EL 표시 장치의 분야에서, 드라이버 회로를 화소와 동일한 기판 상에 일체 형성하는 것이 검토되어 있다.
그러나, 드라이버 회로를 화소가 형성되는 기판과 일체적으로 형성한 경우, 폴리실리콘으로 구성되는 반도체 소자의 특성 변동에 기인하여, 표시상 문제점을 발생하기 쉽다.
<발명의 개시>
본 발명은, 상기 과제에 대하여 이루어진 것으로, 드라이버 회로를 화소가 형성된 기판과 일체적으로 형성한 경우라도, 표시 품위가 양호한 액티브 매트릭스형 표시 장치를 제공하는 것이다.
본 발명의 양태에 따른 액티브 매트릭스형 표시 장치는, 기판 상에 형성된 복수의 영상 신호 배선과, 상기 영상 신호 배선에 접속되며, 전류 신호에 의해 동작하는 복수의 화소와, 외부 회로로부터 공급되는 디지털 데이터 신호를 대응하는 아날로그 전류 신호로 변환하고, 대응하는 상기 영상 신호 배선에 출력하는 영상 전류 공급부를 구비하고,
상기 영상 전류 공급부는, 각 영상 신호 배선에 대응하여 배치되며, 상기 디지털 데이터 신호에 기초하여, 복수의 계조 기준 전류의 적어도 하나를 가산함으로 써 상기 아날로그 전류 신호로 변환하는 복수의 DA부와, 상기 복수의 DA부에 상기 계조 기준 전류를 정기적으로 기억시키기 위한 타이밍을 제어하는 리프레시 타이밍 펄스를 순차적으로 출력하는 리프레시 펄스 발생 회로와, 각 상기 영상 신호 배선에 대응하여 배치되며, 상기 아날로그 전류 신호를 순차적으로 기억하고, 상기 복수의 영상 신호 배선에 대하여 일괄하여 출력하는 출력 전류 유지 회로를 포함하고,
상기 출력 전류 유지 회로는, 선택 시에 상기 아날로그 전류 신호를 기억하고, 비선택 시에 기억한 상기 아날로그 전류 신호를 출력하는 트랜지스터를 포함하고 있다.
도 1은 본 발명의 제1 실시 형태에 따른 유기 EL 표시 장치를 도시하는 평면도.
도 2는 상기 유기 EL 표시 장치의 영상 신호 드라이버 전체를 도시하는 도면.
도 3은 상기 영상 신호 드라이버의 블록도.
도 4는 도 2에서 A 부분을 확대하여 도시하는 도면.
도 5는 상기 유기 EL 표시 장치의 DA부를 개략적으로 도시하는 도면.
도 6은 상기 DA부의 구체예를 도시하는 도면.
도 7은 상기 유기 EL 표시 장치의 출력 전류 유지 회로의 일부를 도시하는 회로도.
도 8은 상기 유기 EL 표시 장치의 영상 신호 드라이버를 도시하는 블록도.
도 9는 본 발명의 변형예에 따른 영상 신호 드라이버의 일부를 도시하는 회로도.
도 10은 본 발명의 변형예에 따른 시프트 레지스터의 일부를 도시하는 블록도.
도 11은 본 발명의 다른 변형예에 따른 시프트 레지스터의 일부를 도시하는 회로도.
도 12는 본 발명의 변형예에 따른 영상 신호 드라이버를 도시하는 블록도.
도 13은 본 발명의 다른 변형예에 따른 영상 신호 드라이버를 도시하는 블록도.
도 14는 본 발명의 변형예에 따른 영상 신호 드라이버의 일부를 도시하는 회로도.
도 15는 본 발명의 제2 실시 형태에 따른 유기 EL 표시 장치의 DA부를 도시하는 도면.
도 16은 상기 제2 실시 형태에 따른 유기 EL 표시 장치의 DA부의 일부를 도시하는 회로도.
<발명을 실시하기 위한 최량의 형태>
이하, 도면을 참조하면서, 본 발명의 액티브 매트릭스형 표시 장치를 유기 EL 표시 장치에 적용한 제1 실시 형태에 대하여 상세히 설명한다.
도 1에 도시한 바와 같이, 유기 EL 표시 장치(1)는, 컬러 표시를 행하는 액 티브 매트릭스형 표시 장치로서, 글래스 등의 절연성 지지 기판(10) 상에 매트릭스 형상(M×N)으로 배치된 복수의 화소(100)와, 이들 화소(100)의 행 방향을 따라 배치된 복수의 주사 배선(101) 및 제어 배선(102)과, 화소(100)의 각 열 방향을 따라 배치된 복수의 영상 신호 배선(103)과, 주사 배선(101)에 주사 신호 ScanAm(m=1, 2, …, M), 제어 배선(102)에 제어 신호 ScanBm을 출력하는 주사 드라이버(200)와, 영상 신호 배선(103)에 영상 신호로서 영상 전류 Idn(n=1, 2, …, N)을 공급하는 영상 신호 드라이버(300)를 구비하여 구성된다.
각 화소(100)는, 대향 전극 사이에 광활성층을 구비한 표시 소자(104)와, 이 표시 소자(104)를 구동하도록 영상 전류 Idn에 기초하는 구동 전류를 표시 소자(104)에 공급하는 화소 회로(105)를 갖고 있다. 표시 소자(104)는, 예를 들면 자기 발광 소자로서, 여기서는 광활성층으로서 적어도 유기 발광층을 구비한 유기 EL 소자이다. 각각 적색 발광, 청색 발광, 녹색 발광하는 3종류의 유기 EL 소자가 소정의 순서로 배열되어 있다. 또한, 컬러화의 방법으로서는 이에 한정되지 않고, 백색 발광하는 유기 EL 소자와 컬러 필터를 조합하는 방법이나, 청색 발광하는 유기 EL 소자를 파장 변환하는 방법을 채용해도 된다.
화소 회로(105)는, 화소(100)의 선택 시에 영상 전류 Idn을 기억하고, 화소(100)의 비선택 시에 기억한 영상 전류 Idn을 구동 전류로서 표시 소자(104)에 출력한다. 화소 회로(105)는, 제1 전압 전원 Vdd 및 제2 전압 전원 Vss 사이에 표시 소자(104)와 직렬로 접속되며, 예를 들면 p형 박막 트랜지스터로 구성된 구동 트랜지스터 DRT와, 구동 트랜지스터 DRT의 제1 단자(소스) 및 제어 단자(게이트) 사이 에 접속된 캐패시터 C1과, 구동 트랜지스터 DRT의 제2 단자(드레인) 및 제어 단자 사이에 접속되며, p형 박막 트랜지스터로 구성된 제1 스위치 SW1과, 구동 트랜지스터 DRT의 제2 단자 및 표시 소자의 제1 전극(여기서는 양극) 사이에 접속되며, p형 박막 트랜지스터로 구성된 제2 스위치 SW2와, 구동 트랜지스터 DRT의 제2 단자와 영상 신호 공급 단자 사이에 접속되며, p형 박막 트랜지스터로 구성된 화소 스위치 SS1을 구비하고 있다.
화소(100)의 행마다 배치된 주사 배선(101)에, 각 화소(100) 행의 화소 스위치 SS1의 게이트가 접속되며, 지지 기판(10)에 일체적으로 형성된 주사 드라이버(200)로부터 공급되는 주사 신호 ScanAm에 기초하여, 화소 스위치 SS1의 온/오프 제어가 행해진다. 제1 스위치 SW1을 제어하는 제어선과 주사 배선(101)은 독립적으로 설치해도 되지만, 화소 스위치 SS1과 제1 스위치 SW1의 도전형을 동일하게 함으로써, 동일한 배선에 의해 제어할 수 있다. 이 경우, 배선 수의 증대를 억제할 수 있다. 또한, 제2 스위치 SW2의 제어 단자(게이트)는, 제어 배선(102)을 통해 주사 드라이버(200)에 접속되며, 주사 드라이버로부터 공급되는 제어 신호 ScanBm에 기초하여, 제2 스위치 SW2의 온/오프 제어가 행해진다.
본 실시 형태에서는 화소 회로(105)를 구성하는 박막 트랜지스터는 반도체층에 폴리실리콘을 이용한 톱 게이트 구조의 박막 트랜지스터로서, 모두 동일 공정, 동일층 구조로 형성된다.
화소 스위치 SS1을 통해 구동 트랜지스터 DRT의 제2 단자에 접속된 영상 신호 공급 단자는, 화소(100)의 열마다 공통으로 배선되는 영상 신호 배선(103)에 접 속되며, 영상 신호 배선(103)을 통해 구동 회로인 영상 신호 드라이버(300)와 접속되어 있다.
주사 드라이버(200)는, 시프트 레지스터와, 출력 버퍼를 포함하고, 외부로부터 공급되는 수평 주사 스타트 펄스를 순차적으로 다음 단에 전송하며, 각 단의 출력을, 출력 버퍼를 통해 주사 배선(101)에 주사 신호 ScanAm으로서 공급한다. 이 타이밍은 1수평 주사 기간과 동기한다. 또한, 주사 드라이버(200)는, 각 단의 출력을 신호 처리함으로써 제어 신호 ScanBm으로 하여, 제어 배선(102)에 공급한다. 이 시프트 레지스터의 1출력으로부터 서로 다른 펄스 폭과 위상을 갖는 주사 파형(제어 신호)을 발생시키는 회로는, 저온 폴리실리콘을 이용하여 형성된다. 예를 들면, 하나의 시프트 레지스터의 출력을, 출력 수에 따른 수의 NOR 회로의 한쪽에 입력하고, 다른쪽을 제어선으로 제어함으로써 서로 다른 펄스 폭과 위상을 갖는 복수의 사양의 주사 파형을 출력할 수 있다. 또한, 주사 드라이버(200)는, 영상 신호 드라이버(300)와 함께 지지 기판(10) 상에 일체적으로 형성되어 있다.
도 2 내지 도 4에 도시한 바와 같이, 영상 신호 드라이버(300)는, 외부로부터 시리얼 데이터 신호로서 입력되는 영상 신호 DATA를, 각 주사 배선(101)에 접속되는 화소 그룹(여기서는 각 화소(100) 행에 상당함)마다 일괄 출력하기 때문에, 시리얼 데이터로부터 패러럴 데이터로 변환하는 시리얼 패러럴 변환부와, 이 패러럴 데이터 Dn0∼Dni를, 그 데이터의 값에 따른 아날로그 전류로 변환하고, 대응하는 영상 신호 배선(103)에 출력하는 영상 전류 공급부를 구비하여 구성된다.
시리얼 패러럴 변환부는, 영상 신호로서 외부 회로로부터 디지털 데이터 신 호 DATA가 입력되는 비디오 라인(311)과, 비디오 라인(311)의 데이터 신호 DATA를 직렬 병렬 변환하고, 영상 신호 배선(103)마다 대응하여 배치된 기억 소자에 순차적으로 출력·유지하는 샘플링 회로(320)와, 샘플링 래치 회로(320)의 동작 타이밍을 제어하는 시프트 레지스터(310)와, 샘플링 래치 회로(320)에 유지된 1행분의 데이터 신호 Dn0∼Dni를 영상 신호 배선(103)마다 대응하여 배치된 기억 소자에 일괄하여 출력하고, 1수평 주사 기간 유지하는 로드 래치 회로(330)를 구비하고 있다.
즉, 시리얼 패러럴 변환부는, 2단의 래치 구성(320, 330)을 갖고, k비트(여기서는 RGB 각 4비트)의 시리얼 데이터 DATA를 시프트 레지스터(310)에 의해 발생시킨 래치 펄스 SROUT1∼SROUTn의 상승에 의해, 각 영상 신호선(103)에 대응한 샘플링 래치 회로(320)에 순차적으로 기억시키고, 1수평 주사 기간의 데이터 귀선 기간 중에 래치 펄스 LP1에 의해 대응 주사 배선(101)에 따른 화소(100)분의 데이터를 로드 래치 회로(330)에 일괄 기억하고, 1수평 주사 기간 유지하는 회로이다.
시프트 레지스터(310)는, 스타트 펄스 STP2의 입력에 의해, 클럭 CL2마다 펄스의 위상이 시프트하고, 영상 신호 배선(103)마다 1클럭씩 어긋난 래치 펄스 SROUT1∼SROUTn을 1수평 주사 기간 내에 순차적으로 출력한다.
샘플링 래치 회로(320)는, 하프 래치 회로를 비트 수만큼 패러럴로 배열한 것으로, 시프트 레지스터(310)의 출력의 타이밍에서 각각 시리얼 데이터를 기억한다. 로드 래치 회로(330)는 하프 래치 회로를 비트 수만큼 패러럴로 배열한 것으로, 래치 펄스 LP1의 타이밍에서 디지털 데이터 Dn0∼Dni를 기억한다.
영상 전류 공급부는, 영상 신호 배선(103)에 대응하여 배치되며, 로드 래치 회로(330)를 통해 공급되는 데이터 신호 Dn0∼Dni를 아날로그 변환하고, 영상 신호 배선(103)에 영상 전류 Idn으로서 출력하는 DA부(341)를 복수 구비한 DA 변환 회로(340)와, DA부(341)의 정전류 기억 회로(342)에 정전류 Ic를 정기적으로 기억시키기 위한 타이밍을 제어하는 리프레시 타이밍 펄스 RFTM을 출력하는 리프레시 펄스 발생 회로(350)와, DA 변환 회로(340)로부터 공급되는 영상 전류 Idn을 1수평 주사 기간 유지하고, 대응 화소 그룹마다, 일괄하여 영상 신호 배선(103)에 출력하는 출력 전류 유지 회로(360)를 구비하고 있다.
도 5는 DA 변환 회로(340)의 일 출력분으로 되는 DA부(341)를 도시하고, 도 6은, 1비트분의 DA부(341)의 구성을 도시하고 있다. 각 DA부(341)는, 여기서는 RGB 각 4비트로 구성되며, 각 색 1배선씩 동시에, 3영상 신호 배선(103)에 대응하는 DA부(341)가 동시에 구동한다.
DA부(341)는, 영상 신호 배선(103)에 대응하여 설치되며, 리프레시 펄스 발생 회로(350)로부터 출력되는 리프레시 타이밍 펄스 RFTM에 동기하여, 데이터 신호 Dn0∼Dni를 아날로그 전류 신호로 변환하는 회로이다.
각 DA부(341)는, 데이터 신호 DATA의 비트 수에 따른 수의 정전류 기억 회로(342)와, 각 정전류 기억 회로(342)의 출력을 데이터 신호 DATA에 따라 출력/비출력을 제어하는 스위치 회로(343)와, 스위치 회로(343)의 각 출력 단자를 접속하는 영상 전류 출력 배선(344)과, 각 정전류 기억 회로(342)에 각각 서로 다른 정전류 Ic를 공급하는 정전류 공급 배선(345)을 갖는다.
정전류 기억 회로(342)는, 선택 시에 입력된 계조 기준 전류 Ic(I0∼I3)를 기억하고, 비선택 시에 기억한 계조 기준 전류 Ic(I0∼I3)를 출력하는 회로로서, 여기서는 커런트 카피 회로로 구성되어 있다. 즉, 트랜지스터 Tr과, 트랜지스터 Tr의 게이트와 드레인 사이에 접속된 스위치 S1과, 트랜지스터 Tr의 드레인과 정전류 공급 배선 사이에 접속된 스위치 S2와, 트랜지스터 Tr의 드레인과 커런트 카피 회로의 출력 단자 사이에 접속하는 스위치 S3과, 트랜지스터의 게이트 및 소스에 양 단자가 각각 접속하는 캐패시터 C2를 구비하고 있다.
정전류 기억 회로(342)는, 스위치 S1, S2를 도통, 스위치 S3을 비도통으로 한 상태에서, 트랜지스터 Tr의 게이트-드레인 사이에 셀프 바이어스 회로를 형성하고, 스위치 S1을 통하여 트랜지스터 Tr의 소스-드레인 사이를 흐르는 전류가 원하는 계조 기준 전류 Ii로 되도록 동작한다. 다음으로, 스위치 S1, S2를 비도통, 스위치 S3을 도통으로 한 상태에서, 트랜지스터 Tr의 소스-드레인 사이를 흐르는 전류가 상기 계조 기준 전류와 동등한 전류량으로 된 상태의 게이트-소스 전압을 캐패시터 C2에 기억하고, 스위치 S3을 통하여 계조 기준 전류 Ii를 출력한다. 이들 스위치 S1∼S3은, 여기서는 공통의 제어 신호, 시프트 레지스터 SR의 리프레시 타이밍 펄스 RFTM에 의해 제어된다. 스위치 S1 및 스위치 S2는 동일 극성의 박막 트랜지스터로 구성되며, 스위치 S3은 스위치 S1, S2와는 서로 다른 극성의 박막 트랜지스터에 의해 구성되어 있다. 본 실시 형태에서는, 트랜지스터 Tr, 스위치 S1, S2는 p형 박막 트랜지스터, 스위치 S3은 n형 박막 트랜지스터이다.
정전류 기억 회로(342)로부터의 출력은, 데이터 신호 DATA에 따라 스위치 회로(343)에 의해 출력/비출력이 제어되며, 스위치 회로(343) 각각의 출력 전류의 합 계가 영상 전류로서 영상 전류 출력 배선(344)에 흐른다.
이와 같이, 각각의 비트에 상당하는 계조 기준 전류 Ic를 리프레시 타이밍 펄스 RFTM이 활성화된 상태에서 기억하고, 비액티브 동안 유지하는 회로를 영상 신호 배선(103)마다 구비하고 있기 때문에, 영상 신호 배선(103)마다 계조 기준 전류 Ic를 발생하는 정전류원을 가질 수 있다.
도 7에 도시한 바와 같이, 출력 전류 유지 회로(360)는, 커런트 카피 회로를 이용하여, 영상 전류값을 출력 전류 기입 펄스 LP2의 타이밍에 의해 기억하고, 1수평 주사 기간 유지한다. 이 때, DA부(341)의 정전류 기억 회로(342)의 커런트 카피 회로란 입력 전류의 방향이 역으로 되기 때문에, 출력 전류 유지 회로(360)를 구성하는 각 트랜지스터의 도전형이 정전류 기억 회로(342)와는 역으로 된다.
이와 같이, 출력 전류 유지 회로(360)에도 커런트 카피 회로를 이용함으로써, 영상 신호 배선(103)에 대응하여 설치되는 트랜지스터 소자의 특성이 변동되어도, 커런트 카피 회로의 셀프 바이어스 기능에 의해, 기본의 입력부의 영상 전류값을 그대로 복사할 수 있다. 이에 의해 안정된 영상 전류 공급부를 실현할 수 있다.
이 구성은, 특히 특성 변동이 큰 저온 폴리실리콘을 이용한 회로에 효과가 있으며, 지지 기판 상에 드라이버 회로를 내장한 경우라도 고표시 품위의 유기 EL 표시 장치(1)를 달성할 수 있다.
이렇게 해서, 트랜지스터의 임계값 변동이 ±1V인 상태에서, 2% 이하의 화소(100)마다의 표시 휘도 변동을 달성하고, 줄이나 얼룩의 발생이 억제된 고표시 품 위의 유기 EL 표시 장치(1)를 실현할 수 있었다. 또한, 주사 드라이버(200)도 내장함으로써, 매우 소형이며 경량인 유기 EL 표시 장치(1)를 얻을 수 있다.
또한, 본 실시 형태에서는, 수직 주사 기간의 일부의 기간에서, 영상 신호에 대응한 전류를 차단하고, 영상 신호 배선(103)을 일정한 전위로 하기 위한 충전 회로를, 폴리실리콘을 이용하여 지지 기판과 일체적으로 형성하였다. 이에 의해, 전류 기입 방식의 화소 회로(105)에서 문제로 되는 흑 레벨에서의 들뜸, 또는 전에 기입된 영상 신호의 영향에 의한 표시 불량을 개선할 수 있어, 콘트라스트비를 향상시킬 수 있다.
상기 실시 형태에서는, 저온 폴리실리콘의 박막 트랜지스터를 이용하는 경우에 대해 설명하였지만, 이에 한정되지 않고, 특성 변동이 큰 트랜지스터 소자, 벌크 CMOS, 연속 입계 실리콘(CGS) 석영 기판 상에 작성하는 고온 폴리실리콘의 트랜지스터를 이용하는 경우에도 효과가 있다.
이상 설명한 바와 같이, 드라이버 회로, 특히 영상 신호 드라이버를 내장함으로써, 외부 회로와의 접속 점수를 삭감할 수 있어, 기계적인 신뢰성을 향상시키고, 또한 주변의 프레임 영역을 컴팩트하게 할 수 있어, 패널 전체를 경량화하는 것이 가능하게 된다. 또한, 커런트 카피 회로를 영상 신호 배선에 대응하여 배치하는 영상 신호 드라이버를 이용함으로써, 전류원의 배선의 길이를 축소시켜, 전류원의 용량성 부하를 억제할 수 있다. 그리고, 신호 전류를 안정적으로 화소에 공급할 수 있다. 또한, 트랜지스터 소자의 특성 변동에 대하여 높은 마진을 가져, 줄이나 거칠함이 없는 양호한 표시 품질의 표시 장치를 실현할 수 있다.
또한, 상술한 실시 형태에서는, 영상 전류 공급부의 시프트 레지스터(350)와 시리얼 패러럴 변환부의 시프트 레지스터(310)를 각각 이용하는 경우에 대해 설명하였지만, 도 8에 도시한 바와 같이, 이들을 공통으로 하고, 하나의 시프트 레지스터(370)의 출력으로부터 래치 펄스 SROUT와 리프레시 타이밍 펄스 RFTM을 출력할 수 있는 회로 구성으로 해도 된다.
일례로서, 도 9에 영상 신호 드라이버의 일부 회로도, 도 10에 시프트 레지스터(370)의 1단분의 구성을 나타내며, 도 11은 구체적인 구성을 도시한다. 이 회로는, 예를 들면 출력이 LOW 액티브인 경우, 하프 래치 회로로 구성된 시프트 레지스터의 자단과 전단의 출력(좌우 반전인 경우에는, 후단의 출력)의 논리합을 취하고, 1라인마다 LOW 액티브의 시프트 펄스 SROUT를 출력한다(또한, 출력이 HIGH 액티브인 경우에는, 논리곱을 취한다). 이에 의해, 회로 규모를 대폭 저감하여, 한층 더한 표시 장치의 소형화, 경량화를 할 수 있다.
또한, 도 8에 도시한 바와 같은, 계조 기준 전류를 발생시키는 회로(346)를 지지 기판(10)과 일체적으로 형성해도 된다. 이 경우, 1트랜지스터에 의해 전압으로부터 전류로의 변환을 행하고 있지만, 계조 기준 전류를 정하는 전압 전류 변환 트랜지스터의 각각에 특성 변동이 있어도, 각각의 게이트 전압을 외부로부터 조정함으로써, 출력 전류를 균일화시킬 수 있다. 이 조정 전압은, γ 특성을 조정하는 γ 조정 전압으로서도 이용할 수 있다. 이에 의해, 외부로부터는 전압 공급만으로 되어, 표시 장치의 외부 회로와의 호환성을 양호하게 할 수 있다.
또한, 상술한 실시 형태에서는, 1주사 배선(101)에 접속하는 화소(100)마다 일괄 기입을 행하는 선순차 구동인 경우에 대하여 설명하였지만, 점순차 주사로 해도 된다. 이 때, 출력 전류 유지 회로(360)를 삭감하는 것이 가능하게 된다. 또한, 도 12에 도시한 바와 같이, 리세트 신호, 좌우 반전 신호, 아웃풋 인에이블 신호의 기능을 부가해도 된다.
또한, 도 13, 도 14에 도시한 바와 같이, 로드 래치 회로를 생략하고, 샘플링 래치 회로(320)의 출력을 DA 변환 회로(340)의 입력으로 해도 된다. 이에 의해, 리프레시 타이밍 펄스 RFTM도 래치 펄스 SROUT도 후에 액티브로 되도록 리프레시 타이밍 펄스 발생 회로(350)의 회로 구성을 변경하였다. 이에 의해, 회로 규모를 대폭 저감하여, 보다 협프레임화할 수 있다.
다음으로, 본 발명의 제2 실시 형태에 대하여 설명한다. 본 실시 형태는, DA 변환 회로(340) 내의 정전류 기억 회로(342)를 차동형 커런트 카피 회로로 한 것을 제외하고, 상술한 제1 실시 형태와 동일한 구성이며, 동일 부분에는 동일한 참조 부호를 붙이고 그 상세한 설명을 생략한다.
도 15에 일례로서, DA부(341)의 회로 구성을 도시하고, 도 16은 1비트분의 DA부(341)의 구성을 도시한다. 여기서는, DA부(341)가 4비트의 데이터 신호 DATA(D0∼D3)에 의해 동작하는 경우를 나타내고 있다. 각 DA부(341)는, 데이터 신호 DATA의 비트 수에 따른 수의 정전류 기억 회로(342)와, 각 정전류 기억 회로(342)의 출력을 데이터 신호 DATA에 따라 출력/비출력을 제어하는 스위치 회로(343)와, 스위치 회로(343)의 각 출력 단자를 접속하는 영상 전류 출력 배선(344)과, 각 정전류 기억 회로(342)에 공통의 베이스 전류 IB를 공급하는 베이스 전류 공급 배선(436)과, 정전류 기억 회로(342)에 각각 서로 다른 정전류 IC를 공급하도록 정전류 공급 배선(437)을 갖는다.
정전류 기억 회로(342)는, 선택 시에 입력된 계조 기준 전류 I0∼I3을 기억하고, 비선택 시에 기억한 계조 기준 전류 I0∼I3을 출력하는 회로로서, 여기서는 2입력의 커런트 카피 회로로 구성된다. 즉, 트랜지스터 Tr과, 트랜지스터 Tr의 게이트와 드레인 사이에 접속된 스위치 S1과, 트랜지스터 Tr의 드레인과 정전류 공급 배선(437) 사이에 접속된 스위치 S2와, 트랜지스터의 드레인과 베이스 전류 공급 배선(436) 사이에 접속된 스위치 S3과, 트랜지스터 Tr의 드레인과 커런트 카피 회로의 출력 단자 사이에 접속하는 스위치 S4와, 트랜지스터의 게이트 및 소스에 양 단자가 각각 접속하는 캐패시터 C2를 구비하고 있다.
정전류 기억 회로(342)는, 스위치 S1, S2 및 S3을 도통, 스위치 S4를 비도통으로 한 상태에서, 트랜지스터 Tr의 게이트-드레인 사이에 셀프 바이어스 회로를 형성하고, 스위치 S1을 통해 트랜지스터 Tr의 소스-드레인 사이를 흐르는 전류가 원하는 계조 기준 전류 Ii로 되도록 동작한다. 이 계조 기준 전류 Ii는, 정전류 공급 배선(437)을 통해 설정되는 정전류가 베이스 전류 IB와 계조 기준 전류 Ii의 가산 전류로 되도록 제어함으로써 설정된다. 즉, 계조 기준 전류 Ii가 가산 전류와 계조 베이스 전류 IB의 차분 전류로 되도록 동작하고, 다음으로, 스위치 S1, S2 및 S3을 비도통, 스위치 S4를 도통으로 한 상태에서, 트랜지스터 Tr의 소스-드레인 사이를 흐르는 전류가 상기 차분 전류와 동등한 전류량으로 된 상태의 게이트-소스 전압을 캐패시터에 기억하고, 스위치 S4를 통해 계조 기준 전류 Ii를 출력한다. 이들 스위치 S1∼S4는, 여기서는 공통의 제어 신호, 시프트 레지스터(350)(또는 370)의 리프레시 타이밍 펄스 RFTM에 의해 제어된다. 스위치 S1 내지 스위치 S3은 동일 극성의 박막 트랜지스터로 구성되며, 스위치 S4는 스위치 S1 내지 S3과는 서로 다른 극성의 박막 트랜지스터에 의해 구성되어 있다. 본 실시 형태에서는, 트랜지스터 Tr, 스위치 S1 내지 S3은 p형 박막 트랜지스터, 스위치 S4는 n형 박막 트랜지스터이다.
예를 들면, 계조 기준 전류 Ii를 0.01㎂로 하는 경우, 정전류 공급 배선으로부터 공급하는 정전류(가산 전류)를 1.01㎂, 베이스 전류 IB를 1㎂로 설정하면 된다. 각각의 입력 단자까지의 전류는 1㎂ 이상의 전류가 흐르기 때문에, 설령 각각에 10pF의 용량을 갖고 있었다고 해도, 10㎲ 이내로 충전하고, 트랜지스터를, 0.01㎂를 흘리는 동작 상태로 할 수 있다.
이 정전류 기억 회로(342)로부터의 차분 전류의 출력은, 데이터 신호 DATA 에 따라 스위치 회로(343)에 의해 출력/비출력이 제어되며, 스위치 회로 각각의 출력 전류의 합계가 영상 전류로서 영상 전류 출력 배선에 흐른다.
이와 같이, DA부의 정전류 기억 회로에서, 차분 전류에 의해 기입을 행함으로써, 상술한 효과 외에, 입력 단자까지의 용량성 부하가 큰 경우라도, 저전류 기입 부족을 개선하여, 보다 저계조의 계조 선형성을 확보할 수 있다.
또한, 이 차분 전류에 의한 기입 방식은, 출력 전류 유지 회로에도 적용할 수 있다. 즉, 2입력의 커런트 카피 회로에 대하여, DA부로부터의 아날로그 영상 전류와 이 아날로그 영상 전류와는 전류 방향이 서로 다른 베이스 전류가 입력되 며, 선택 시에 있어서 아날로그 영상 전류 및 베이스 전류의 차분 전류를 기억하고, 비선택 시에 기억한 차분 전류를 영상 전류로서 출력하는 것도 가능하다.
또한, 상기 제1 및 제2 실시 형태에서는, 복수의 계조 기준 전류를 기억한 후, 디지털 데이터에 의해 선택 출력을 행하는 DA 변환 회로에 대하여 설명하였지만, 계조 기준 전류를 먼저 선택하고, 이들 출력을 가산한 것을 정전류 기억 회로의 입력으로 하여, 신호 전류값을 기억, 유지하는 것이어도 된다. 이 경우, 영상 신호 배선(103)에 대하여 하나의 정전류 기억 회로(342)가 있으면 되고, 또한 회로 규모를 저감하는 것이 가능하게 된다.
상술한 유기 EL 표시 장치는, 컴팩트하고 또한 표시 품위가 양호한 디스플레이를 실현할 수 있기 때문에, 휴대 단말기용 디스플레이에 이용할 수 있다. 또한, 상술한 유기 EL 표시 장치는, 대형 고정밀의 디스플레이와 같이, 파형 지연이 큰 디스플레이에도 유용하다.
본 발명에 따르면, 드라이버 회로를 화소가 형성된 기판과 일체적으로 형성한 경우라도, 표시 품위가 양호한 액티브 매트릭스형 표시 장치를 실현할 수 있다.

Claims (10)

  1. 기판 상에 형성된 복수의 영상 신호 배선과,
    상기 영상 신호 배선에 접속하며, 전류 신호에 의해 동작하는 복수의 화소와,
    외부 회로로부터 공급되는 디지털 데이터 신호를 대응하는 아날로그 전류 신호로 변환하고, 대응하는 상기 영상 신호 배선에 출력하는 영상 전류 공급부를 구비하고,
    상기 영상 전류 공급부는, 각 영상 신호 배선에 대응하여 배치되며, 상기 디지털 데이터 신호에 기초하여, 복수의 계조 기준 전류의 적어도 하나를 가산함으로써 상기 아날로그 전류 신호로 변환하는 복수의 DA부와, 상기 복수의 DA부에 상기 계조 기준 전류를 정기적으로 기억시키기 위한 타이밍을 제어하는 리프레시 타이밍 펄스를 순차적으로 출력하는 리프레시 펄스 발생 회로와, 각 상기 영상 신호 배선에 대응하여 배치되며, 상기 아날로그 전류 신호를 순차적으로 기억하고, 상기 복수의 영상 신호 배선에 대하여 일괄하여 출력하는 출력 전류 유지 회로를 포함하고,
    상기 출력 전류 유지 회로는, 선택 시에 상기 아날로그 전류 신호를 기억하고, 비선택 시에 기억한 상기 아날로그 전류 신호를 출력하는 트랜지스터를 포함하고 있는 액티브 매트릭스형 표시 장치.
  2. 제1항에 있어서,
    상기 DA부는, 상기 계조 기준 전류를 각각 기억, 유지하는 복수의 정전류 기억 회로와, 상기 정전류 기억 회로의 각 출력을 상기 데이터 신호에 대응하여 선택하는 스위치 회로를 갖고, 선택된 정전류를 가산한 신호 전류를 상기 아날로그 전류 신호로서 출력하는 액티브 매트릭스형 표시 장치.
  3. 제1항에 있어서,
    상기 DA부는, 복수의 상기 계조 기준 전류를 상기 데이터 신호에 기초하여 선택하는 스위치 회로와, 선택된 정전류를 가산한 신호 전류를 기억, 유지하는 정전류 기억 회로를 갖고, 상기 신호 전류를 상기 아날로그 전류 신호로서 출력하는 액티브 매트릭스형 표시 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 정전류 기억 회로는, 선택 시에 입력된 정전류를 기억하고, 비선택 시에 기억한 상기 정전류를 출력하는 회로로서, 기억 시와 출력 시에 공통으로 이용되는 트랜지스터를 포함하고 있는 액티브 매트릭스형 표시 장치.
  5. 제1항에 있어서,
    상기 화소의 선택/비선택 제어를 행하는 주사 드라이버를 더 구비하고, 상기 주사 드라이버는 상기 기판 상에 일체적으로 형성되어 있는 액티브 매트릭스형 표 시 장치.
  6. 제1항에 있어서,
    상기 트랜지스터는, 반도체층에 폴리실리콘을 이용한 박막 트랜지스터로 구성되어 있는 액티브 매트릭스형 표시 장치.
  7. 기판 상에 형성된 복수의 영상 신호 배선과,
    상기 영상 신호 배선에 접속하며, 전류 신호에 의해 동작하는 복수의 화소와,
    상기 기판 상에 형성됨과 함께, 외부 회로로부터 공급되는 디지털 데이터 신호에 기초하여, 복수의 계조 기준 전류의 적어도 1개를 가산함으로써 아날로그 전류 신호로 변환하는 DA부를 구비하고,
    상기 DA부는, 트랜지스터와, 상기 트랜지스터의 게이트 및 소스 사이에 접속된 캐패시터와, 상기 트랜지스터의 게이트 및 드레인 사이에 접속된 제1 스위치와, 상기 트랜지스터의 드레인과 접속되며 상기 계조 기준 전류를 공급하는 제2 스위치와, 상기 데이터 신호에 기초하여 상기 계조 기준 전류를 출력하는 스위치 소자와, 상기 트랜지스터의 드레인 및 상기 스위치 소자 사이에 접속된 제3 스위치를 포함하고 있는 액티브 매트릭스형 표시 장치.
  8. 기판 상에 형성된 복수의 영상 신호 배선과,
    상기 영상 신호 배선에 접속하며, 전류 신호에 의해 동작하는 복수의 화소와,
    상기 기판 상에 형성됨과 함께, 외부 회로로부터 공급되는 디지털 데이터 신호에 기초하여, 복수의 계조 기준 전류의 적어도 하나를 가산함으로써 아날로그 전류 신호로 변환하는 DA부를 구비하고,
    상기 DA부는, 계조 전류 및 상기 계조 전류와는 전류 방향이 서로 다른 베이스 전류가 입력되며, 선택 시에 상기 계조 전류 및 상기 베이스 전류의 차분 전류를 기억하고, 비선택 시에 기억한 차분 전류를 상기 아날로그 전류 신호로서 출력하는 액티브 매트릭스형 표시 장치.
  9. 기판 상에 형성된 복수의 영상 신호 배선과,
    상기 영상 신호 배선에 접속하며, 영상 전류 신호에 의해 동작하는 복수의 화소와,
    외부 회로로부터 공급되는 디지털 데이터 신호에 기초하여, 복수의 계조 기준 전류의 적어도 하나를 가산함으로써 아날로그 전류 신호로 변환하는 DA부와,
    상기 아날로그 전류 신호를 순차적으로 기억하며, 상기 복수의 영상 신호 배선에 대하여 영상 전류 신호로서 출력하는 출력 전류 유지 회로를 구비하고,
    상기 출력 전류 유지 회로는, 아날로그 전류 신호와, 상기 아날로그 전류 신호와는 전류 방향이 서로 다른 베이스 전류가 입력되며, 선택 시에 상기 아날로그 전류 신호 및 상기 베이스 전류의 차분 전류를 기억하고, 비선택 시에 기억한 차분 전류를 상기 영상 전류 신호로서 출력하는 액티브 매트릭스형 표시 장치.
  10. 외부 회로로부터 공급되는 디지털 데이터에 기초하여, 복수의 계조 기준 전류의 적어도 하나를 가산함으로써 아날로그 전류 신호로 변환하는 디지털 아날로그 변환기로서,
    계조 전류 및 상기 계조 전류와는 전류 방향이 서로 다른 베이스 전류가 입력되며, 선택 시에 상기 계조 전류 및 상기 베이스 전류의 차분 전류를 기억하고,
    비선택 시에 기억한 차분 전류를 상기 계조 기준 전류 또는 상기 아날로그 전류 신호로서 출력하는 정전류 기억 회로를 포함하는 것을 특징으로 하는 디지털 아날로그 변환기.
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