JP2009088716A - 多入力演算増幅回路、それを用いたデジタル/アナログ変換器、及びそれを用いた表示装置の駆動回路 - Google Patents
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Abstract
【解決手段】多入力演算増幅回路は、2種類のバイアス電圧PBS1,PBS2を印加することにより、第1の差動増幅回路40−1及び第2の差動増幅回路40−2の定電流源に対して、2倍の定電流i×2を流す第3の差動増幅回路40−3の定電流源を、同数且つ同サイズのPMOS41を用いて構成している。そのため、従来の回路と同等な動作を3個の定電流源用PMOS41で実現でき、チップ面積の増加を抑制できる。
【選択図】図1
Description
図2は、本発明の実施例1を示すD/A変換器の概略の構成図である。
このD/A変換器は、例えば、LCDソースドライバに用いられ、デジタル信号からなる表示データDAをアナログ表示電圧である出力電圧Voutに変換してソース信号ラインへ供給する回路であり、基準電圧発生回路1を有している。基準電圧発生回路10は、デジタル信号の表示データDAに従って複数(M+1)(例えば、Mは数百〜数千個)の基準電圧V0〜VMを発生する回路であり、この出力側に、選択回路20が接続されている。選択回路20は、複数ビット(例えば、D0,D1,D2)のデジタル信号からなる表示データDAに基づき、(M+1)通りの基準電圧V0〜VMから複数の入力電圧V1,V2,V3を選択して出力する回路である。入力電圧V1,V2,V3は、例えば、基準電圧V0〜VMのいずれか隣り合う2つのうちどちらかであり、V1はどちらかに固定されている。選択回路20の出力側には、多入力演算増幅回路30が接続されている。
このバイアス回路は、複数個のPMOS31,32,36,37、複数個のNMOS34,35,38、及び負荷抵抗33により構成され、相補的なバイアス電圧PBS1,PBS2及びNBS1,NBS2を出力するようになっている。
図2のD/A変換器における全体の動作を説明する。
先ず、数ビットのデジタル信号からなる表示データDAに従い、基準電圧発生回路10から、(M+1)通りの基準電圧V0〜VMが発生して選択回路20へ与えられる。選択回路20では、表示データDAに基づき、(M+1)通りの基準電圧V0〜VMから複数の入力電圧V1,V2,V3を選択して多入力演算増幅回路30へ出力する。すると、多入力演算増幅回路30は、2ビットの入力電圧V2,V3の平均値(V2+V3)/2(=Vout)を求め、このアナログ表示電圧である出力電圧Voutを出力端子OUTから出力し、図示しないソース信号ラインへ供給する。この際、図示しないゲートドライバからゲート信号ラインへ走査信号が与えられ、このゲート信号ラインとソース信号ラインとの交差箇所に設けられた図示しない表示装置中のLCD表示素子による表示が行われる。
選択回路20から出力された第1、第2、第3の入力電圧V1,V2,V3が第1、第2、第3の差動増幅回路40−1,40−2,40−3の各正相入力端子(+)IN1,(+)IN2,(+)IN3にそれぞれ与えられ、更に、第1のバイアス電圧PBS1が第1の差動増幅回路40−1内の電流源用PMOS41のゲート及び第2の差動増幅回路40−2内の電流源用PMOS41のゲートに与えられると共に、第2のバイアス電圧PBS2が第3の差動増幅回路40−3内の電流源用PMOS41のゲートに与えられる。すると、第1の差動増幅回路40−1において、電流源用PMOS41が活性化すると共に、入力用PMOS42がオン状態になる。同時に、第2の差動増幅回路40−2において、電流源用PMOS41が活性化すると共に、入力用PMOS42が入力電圧V2により導通状態が制御され、更に、第3の差動増幅回路40−3において、電流源用PMOS41が活性化すると共に、入力用PMOS42−1,42−2が入力電圧V3により導通状態が制御される。
本実施例1によれば、次の(a)〜(d)のような効果がある。
図5は、本発明の実施例2を示す多入力演算増幅回路の概略の構成図である。
この多入力演算増幅回路は、実施例1の多入力演算増幅回路30に対応しており、nビット(例えば、2ビット)デコードのボルテージフォロア回路により構成されるソース(source)用の回路であって、実施例1とほぼ同様に、複数の差動段(例えば、第1、第2、第3の差動増幅回路)70−1〜70−3と、この第1、第2、第3の差動増幅回路70−1〜70−3に対して共通に接続された負荷回路80と、これらの差動増幅回路70−1〜70−3及び負荷回路80に接続された出力段(例えば、出力回路)90とにより構成されている。
本実施例2の多入力演算増幅回路では、図1の選択回路20から出力された第1、第2、第3の入力電圧V1,V2,V3が第1、第2、第3の差動増幅回路70−1,70−2,70−3の各正相入力端子(+)IN1,(+)IN2,(+)IN3にそれぞれ与えられ、更に、第1のバイアス電圧NBS1が第1の差動増幅回路70−1内の電流源用NMOS71のゲート及び第2の差動増幅回路70−2内の電流源用NMOS71のゲートに与えられると共に、第2のバイアス電圧NBS2が第3の差動増幅回路70−3内の電流源用NMOS71のゲートに与えられる。すると、第1の差動増幅回路70−1において、電流源用NMOS71が活性化すると共に、入力用NMOS72がオン状態になる。同時に、第2の差動増幅回路70−2において、電流源用NMOS71が活性化すると共に、入力用NMOS72が入力電圧V2により導通状態が制御され、更に、第3の差動増幅回路70−3において、電流源用NMOS71が活性化すると共に、入力用NMOS72−1,72−2が入力電圧V3により導通状態が制御される。
本実施例2によれば、実施例1の効果(c)、(d)とほぼ同様の効果を有する他に、次の(1)、(2)のような効果がある。
図6は、本発明の実施例3を示す多入力演算増幅回路の概略の構成図であり、実施例1を示す図1、及び実施例2を示す図5中の要素と共通の要素には共通の符号が付されている。
本実施例3によれば、実施例1の効果(c)、(d)とほぼ同様の効果を有する他に、次の(i)、(ii)のような効果がある。
図7は、本発明の実施例4を示す多入力演算増幅回路の概略の構成図であり、実施例1を示す図1中の要素と共通の要素には共通の符号が付されている。
本実施例4によれば、次の(A)〜(C)のような効果等がある。
本発明は、上記実施例1〜5に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の(1)〜(3)のようなものがある。
20 選択回路
30 多入力演算増幅回路
Claims (10)
- 入力される複数の入力電圧の平均値を出力電圧として出力する出力端子と、
第1の電源ノードと共通ノードとの間に接続され、重み付けされた所定のバイアス電圧を入力して前記バイアス電圧に基づき生成した定電流を前記共通ノードに対して供給する定電流源と、前記共通ノードと第1の出力ノードとの間に接続され、前記複数の入力電圧の内の1つの入力電圧を入力して前記1つの入力電圧により導通状態が制御される第1の入力トランジスタと、前記共通ノードと第2の出力ノードとの間に接続され、前記出力電圧を入力して前記出力電圧により導通状態が制御される第2の入力トランジスタと、をそれぞれ有する複数の差動増幅回路と、
前記複数の差動増幅回路における前記第1及び第2の出力ノードと第2の電源ノードとの間に接続され、前記複数の差動増幅回路における前記第1の出力ノードにそれぞれ流れる電流が加算された加算電流を制御電圧に変換する負荷回路と、
前記第2の電源ノードと前記出力端子との間に接続され、前記制御電圧により導通状態が制御される出力トランジスタと、
を備えたことを特徴とする多入力演算増幅回路。 - 請求項1記載の多入力演算増幅回路は、更に、
前記第2の電源ノードと第3及び第4の出力ノードとの間に接続された他の前記複数の差動増幅回路と、
前記第3及び第4の出力ノードと前記第1の電源ノードとの間に接続された他の前記負荷回路と、
前記第1の電源ノードと前記出力端子との間に接続され、前記他の負荷回路により変換された他の前記制御電圧により導通状態が制御される他の出力トランジスタと、
を有するレール・ツー・レール型構成であることを特徴とする多入力演算増幅回路。 - 入力される第1の入力電圧、第2の入力電圧、及び(N−1)個(但し、N;2以上の整数)の第3の入力電圧の内、前記第2及び第3の入力電圧の平均値を出力電圧として出力する出力端子と、
第1の電源ノードと第1の共通ノードとの間に接続され、第1のバイアス電圧を入力して前記第1のバイアス電圧に基づき生成した第1の定電流を前記第1の共通ノードに対して供給する第1の定電流源と、前記第1の共通ノードと第1の出力ノードとの間に接続され、前記第1の入力電圧を入力して前記第1の入力電圧により導通状態が制御される第1の入力トランジスタと、前記第1の共通ノードと第2の出力ノードとの間に接続され、前記出力電圧を入力して前記出力電圧により導通状態が制御される第2の入力トランジスタと、を有する第1の差動増幅回路と、
前記第1の電源ノードと第2の共通ノードとの間に接続され、前記第1のバイアス電圧を入力して前記第1のバイアス電圧に基づき生成した第2の定電流を前記第2の共通ノードに対して供給する第2の定電流源と、前記第2の共通ノードと前記第1の出力ノードとの間に接続され、前記第2の入力電圧を入力して前記第2の入力電圧により導通状態が制御される第3の入力トランジスタと、前記第2の共通ノードと前記第2の出力ノードとの間に接続され、前記出力電圧を入力して前記出力電圧により導通状態が制御される第4の入力トランジスタと、を有する第2の差動増幅回路と、
前記第1の電源ノードと第3の共通ノードとの間に接続され、前記第1のバイアス電圧に対して重み付けされた第2のバイアス電圧を入力して前記第2のバイアス電圧に基づき生成した第3の定電流を前記第3の共通ノードに対して供給する第3の定電流源と、前記第3の共通ノードと前記第1の出力ノードとの間に接続され、前記第3の入力電圧を入力して前記第3の入力電圧により導通状態が制御される第5の入力トランジスタと、前記第3の共通ノードと前記第2の出力ノードとの間に接続され、前記出力電圧を入力して前記出力電圧により導通状態が制御される第6の入力トランジスタと、をそれぞれ有する(N−1)個の第3の差動増幅回路と、
前記第1及び第2の出力ノードと第2の電源ノードとの間に接続された負荷回路と、
前記第2の電源ノードと前記出力端子との間に接続され、前記第1の出力ノード上の電圧により導通状態が制御される出力トランジスタと、
を備えたことを特徴とする多入力演算増幅回路。 - 請求項3記載の多入力演算増幅回路は、更に、
前記第2の電源ノードと第3及び第4の出力ノードとの間に接続された他の前記第1の差動増幅回路、他の前記第2の差動増幅回路、及び他の前記(N−1)個の第3の差動増幅回路と、
前記第3及び第4の出力ノードと前記第1の電源ノードとの間に接続された他の前記負荷回路と、
前記第1の電源ノードと前記出力端子との間に接続され、前記第3の出力ノード上の電圧により導通状態が制御される他の前記出力トランジスタと、
を有するレール・ツー・レール型構成であることを特徴とする多入力演算増幅回路。 - 複数の基準電圧を発生する基準電圧発生回路と、
前記複数の基準電圧を入力し、複数ビットのデジタルデータに基づき、前記複数の基準電圧から複数の入力電圧を選択する選択回路と、
前記複数の入力電圧を入力し、前記複数の入力電圧の平均値を出力電圧として出力する請求項1又は2記載の多入力演算増幅回路と、
を備えたことを特徴とするデジタル/アナログ変換器。 - 複数の基準電圧を発生する基準電圧発生回路と、
前記複数の基準電圧を入力し、複数ビットのデジタルデータに基づき、前記複数の基準電圧から、第1の入力電圧、第2の入力電圧、及び(N−1)個の第3の入力電圧、又は、前記第2の入力電圧、及び前記(N−1)個の第3の入力電圧を選択する選択回路と、
前記第1の入力電圧、前記第2の入力電圧、及び前記(N−1)個の第3の入力電圧を入力し、前記第2の入力電圧、及び前記(N−1)個の第3の入力電圧の平均値を出力電圧として出力する請求項3又は4記載の多入力演算増幅回路と、
を備えたことを特徴とするデジタル/アナログ変換器。 - m+nビット(但し、n;3以上の整数)のデジタルデータをアナログデータへ変換するデジタル/アナログ変換器であって、
mビット分に相当する階調電圧を生成する基準電圧発生回路と、
mビットのデジタルデータに基づいて前記基準電圧発生回路から2つの階調電圧を選択する第1の選択回路と、
nビットのデジタルデータに基づいて、前記第1の選択回路で選択された2つの階調電圧のうちいずれかをそれぞれn個の出力のアナログデータとして出力する第2の選択回路と、
前記n個のアナログデータを入力し、各ビットに応じて重み付けして平均値を出力する多入力演算増幅器と、
を備えたことを特徴とする表示装置の駆動回路。 - 前記多入力演算増幅器は、
第1のバイアス電圧に基づいた第1定電流源及び第1の入力電圧に基づいて第1の電圧を出力する第1の差動増幅回路と、
前記第1の増幅回路に並列に設けられると共に、第1のバイアス電圧に基づいた第1定電流源及び第2の入力電圧に基づいて第2の電圧を出力する第2の差動増幅回路と、
前記第1の増幅回路に並列に設けられると共に、第2のバイアス電圧に基づいた第2定電流源及び第3の入力電圧に基づいて第3の電圧を出力する第3の差動増幅回路と、
前記第1の増幅回路に並列に設けられると共に、第2のバイアス電圧に基づいた第3定電流源及び第4の入力電圧に基づいて第4の電圧を出力する第4の差動増幅回路と、を備え、
前記第1〜4の入力電圧は、前記選択された2つの階調電圧のいずれかであり、
前記第1〜4の電圧の平均値を出力することを特徴とする請求項7記載の表示装置の駆動回路。 - 前記多入力演算増幅器は、
第1のバイアス電圧に基づいた第1定電流源及び第1の入力電圧に基づいて第1の電圧を出力する第1の差動増幅回路と、
前記第1の増幅回路に並列に設けられると共に、第1のバイアス電圧に基づいた第1定電流源及び第2の入力電圧に基づいて第2の電圧を出力する第2の差動増幅回路と、
前記第1の増幅回路に並列に設けられると共に、第1のバイアス電圧に基づいた第2定電流源及び第3の入力電圧に基づいて第3の電圧を出力する第3の差動増幅回路と、
前記第1の増幅回路に並列に設けられると共に、第2のバイアス電圧に基づいた第3定電流源及び第4の入力電圧に基づいて第4の電圧を出力する第4の差動増幅回路と、を備え、
前記第1〜4の入力電圧は、前記選択された2つの階調電圧のいずれかであり、
前記第1〜4の電圧の平均値を出力することを特徴とする請求項7記載の表示装置の駆動回路。 - 前記多入力演算増幅器は、
第1のバイアス電圧に基づいた第1定電流源及び第1の入力電圧に基づいて第1の電圧を出力する第1の差動増幅回路と、
前記第1の差動増幅回路に並列に設けられると共に、第2のバイアス電圧に基づいた第2定電流源及び下位nビット中の最上位ビットに対応するアナログデータに基づいて第n+1の電圧を出力する第n+1差動増幅回路と、
前記第1の増幅回路に並列に設けられると共に、前記第n+1定電流源とは異なる電流を出力する定電流源を備え、前記下位n−1ビットそれぞれに対応するアナログデータに基づいて電圧を出力する複数の差動増幅回路からなる差動増幅回路群と、
前記差動増幅回路それぞれに入力される電圧は、前記選択された2つの階調電圧のいずれかであり、
前記差動増幅回路それぞれの出力電圧の平均値を出力することを特徴とする請求項7記載の表示装置の駆動回路。
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