JP2008250093A - 表示装置およびその駆動方法 - Google Patents

Abstract

【課題】周期の異なる複数のスキャナ信号に対して、同一クロックでスキャンしながらシフトレジスタの共有が可能な表示装置を提供する。
【解決手段】垂直スキャナを走査方向に複数の領域に分割し、セレクト信号線ＳＬＣＴＬを設けて分割領域を逐次選択し、シフトレジスタＳＲ（ｉ）を複数のスキャナ信号に対して共有する。
【選択図】図１２

Description

本発明は、有機ＥＬ（Electro luminescence）ディスプレイなどの、画素回路がマトリクス状に配列された表示装置のうち、いわゆるアクティブマトリクス型表示装置およびその駆動方法に関するものである。

画像表示装置、例えば液晶ディスプレイ（ＬＣＤ；Liquid Crystal Display、以下ＬＣＤと記す）などでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御して画像を表示する。
有機ＥＬディスプレイも同様に、各画素回路に発光素子を有する自発光型のディスプレイであり、ＬＣＤと比べて画像の視認性が高い、バックライトが不要、応答速度が速い、などの利点がある。
また、各発光素子の輝度はそれに流れる電流値によって制御し、発色の階調を得る。すなわち、発光素子が電流制御型であるという点でＬＣＤと大きく性質が異なる。

有機ＥＬディスプレイはＬＣＤと同様に、駆動方式として単純マトリクス方式と、アクティブマトリクス方式がある。前者は構造が単純であるが、ディスプレイの大型化や高解像度化には適していないため、各画素回路内部に設けた能動素子、一般には薄膜トランジスタ（ＴＦＴ；Thin Film Transistor、以下ＴＦＴと記す）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。

ここで、一般的なアクティブマトリクス型有機ＥＬディスプレイの動作原理について説明する。

図１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。

表示装置１０は、画素回路（ＰＸＬＣ）１２ａがｍ×ｎのマトリクス状に配列された画素アレイ部１２、水平セレクタ（ＨＳＥＬ）１３、垂直スキャナ（ＶＳＣＮ）１４，水平セレクタ１３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、および垂直スキャナ１４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ１３，垂直スキャナ１４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で、画素の周辺に形成することもある。

次に、図１の画素回路１２ａの一構成例を示す回路図を図２に示す。
図２の画素回路２０は、多数提案されているうちでもっとも単純な回路構成である。

画素回路２０は、図２に示すように、ｐチャネルＴＦＴ２１、ｎチャネルＴＦＴ２２、およびキャパシタＣ２１、および有機ＥＬ素子（ＯＬＥＤ）からなる発光素子２３を有する。

各画素回路２０のＴＦＴ２１は、ソースが電源電位ＶＤＤに、ゲートがＴＦＴ２２のドレインにそれぞれ接続されている。発光素子２３は、アノードがＴＦＴ２１のドレインに、カソードが基準電位（たとえば、グランド電位）ＧＮＤにそれぞれ接続されている。

各画素回路２０のＴＦＴ２２は、ソースが対応する列のデータ線ＤＴＬ１〜ＤＴＬｎに、ゲートが対応する行の走査線ＷＳＬ１〜ＷＳＬｍにそれぞれ接続されている。キャパシタＣ２１は、一端が電源電位ＶＤＤに、他端がＴＦＴ２２のドレインにそれぞれ接続されている。

なお、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてはＯＬＥＤに必ずしも整流性を要求するものではない。

このような構成を有する画素回路２０において、輝度データの書き込みを行う画素では、当該画素を含む画素行が垂直スキャナ１４によって走査線ＷＳＬを介して選択されることで、その行の画素のＴＦＴ２２がオンとなる。

このとき、輝度データは水平セレクタ１３からデータ線ＤＴＬを介して電圧で供給され、ＴＦＴ２２を通してデータ電圧を保持するキャパシタＣ２１に書き込まれる。

キャパシタＣ２１に書き込まれた輝度データは、１フィールド期間に亘って保持される。この保持されたデータ電圧は、ＴＦＴ２１のゲートに印加される。

これにより、ＴＦＴ２１は、保持データに従って発光素子２３を電流で駆動する。このとき、発光素子２３の階調表現は、キャパシタＣ２１によって保持されるＴＦＴ２１のゲート・ソース間電圧Ｖｄａｔａ（＜０）を変調することによって行われる。

なお、図２の構成例で用いたＴＦＴトランジスタは、スイッチ素子の振る舞いをするものであるから、以下の説明において、ｎチャネル型のＴＦＴ、ｐチャネル型のＴＦＴ、あるいはその他のスイッチ素子で構成することができる。

一般に、有機ＥＬ素子の輝度Ｌｏｌｅｄは、当該素子に流れる電流Ｉｏｌｅｄに比例する。したがって、発光素子２３の輝度Ｌｏｌｅｄと電流Ｉｏｌｅｄとの間には次式（１）が成り立つ。

（数１）
Ｌoled∝Ｉoled＝ｋ（Ｖdata−Ｖｔｈ） …（１）

式（１）において、ｋ＝１／２・μ・Ｃｏｘ・Ｗ／Ｌである。ここで、μはＴＦＴ２１のキャリアの移動度、ＣｏｘはＴＦＴ２１の単位面積当たりのゲート容量、ＷはＴＦＴ２１のゲート幅、ＬはＴＦＴ２１のゲート長である。
したがって、ＴＦＴ２１の移動度μ、しきい値電圧Ｖｔｈ（＜０）のばらつきが、直接的に、発光素子２３の輝度ばらつきに影響を与えることがわかる。

この場合、たとえば異なる画素に対して同じ電位Ｖdataを書き込んでも、画素によってＴＦＴ２１のしきい値電圧Ｖｔｈがばらつき、発光素子２３に流れる電流Ｉｏｌｅｄは画素毎に大きくばらついて全く所望の値からはずれる結果となり、ディスプレイとして高い画質を期待することはできない。

この問題を改善するため多数の画素回路が提案されているが、図３にその代表例を示す。

図３の画素回路３０は、ｐチャネルＴＦＴ３１、ｎチャネルＴＦＴ３２〜３４、キャパシタＣ３１，Ｃ３２、発光素子である有機ＥＬ素子から成る発光素子（ＯＬＥＤ）３５を有する。また、図３において、ＤＴＬはデータ線を、ＷＳＬは走査線を、ＡＺＬはオートゼロ線を、ＤＳＬは駆動線をそれぞれ示している。
この画素回路３０の動作について、図４に示すタイミングチャートを参照しながら以下に説明する。

図４（Ａ），（Ｂ）に示すように、駆動線ＤＳＬ、オートゼロ線ＡＺＬの信号をハイレベルとし、ＴＦＴ３２およびＴＦＴ３３を導通状態とする。このときＴＦＴ３１はダイオード接続された状態で発光素子３５と接続されているため、ＴＦＴ３１に電流が流れる。

次に、図４（Ａ）に示すように、駆動線ＤＳＬの信号をローレベルとし、ＴＦＴ３２を非導通とする。このとき走査線ＷＳＬは、図４（Ｃ）に示すように、ハイレベルでＴＦＴ３４が導通状態とされ、データ線ＤＴＬには、図４（Ｄ）に示すように、基準電位Ｖrefが与えられる。ＴＦＴ３１に流れる電流が遮断されるため、図４（Ｅ）に示すようにＴＦＴ３１のゲート電位Ｖｇは上昇するが、その電位がＶＤＤ−|Ｖｔｈ| まで上昇した時点でＴＦＴ３１は非導通状態となって電位が安定する。この動作を以後、「オートゼロ動作」と称することがある。

図４（Ｂ），（Ｄ）に示すように、オートゼロ線ＡＺＬをローレベルとしてＴＦＴ３３を非導通状態とし、データ線ＤＴＬの電位をＶrefからΔVdataだけ低い電位とする。この信号線電位の変化は、図４（Ｅ）に示すように、キャパシタＣ３１を介してＴＦＴ３１のゲート電位をΔVgだけ低下させる。

図４（Ａ），（Ｃ）に示すように、走査線ＷＳＬをローレベルとしてＴＦＴ３４を非導通状態とし、駆動線ＤＳＬをハイレベルとしてＴＦＴ３２を導通状態とすると、ＴＦＴ３１および発光素子ＯＬＥＤ３５に電流が流れ、発光素子３５が発光を開始する。

寄生容量が無視できるとすれば、ΔVgおよびＴＦＴ３１のゲート電位Ｖｇはそれぞれ次のようになる。

（数２）
ΔVg＝ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２） …（２）

（数３）
Ｖｇ＝ＶCC−｜Ｖｔｈ｜−ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２）…（３）

ここで、Ｃ１はキャパシタＣ３１の容量値、Ｃ２はキャパシタＣ３２の容量値をそれぞれ示している。

一方、発光時に発光素子３５に流れる電流をＩoledとすると、これは発光素子３５と直列に接続されているＴＦＴ３１によって電流値が制御される。ＴＦＴ３１が飽和領域で動作すると仮定すれば、良く知られたＭＯＳトランジスタの式および上記（３）式を用いて次の関係を得る。

（数４）
Ｉoled＝μＣｏｘＷ／Ｌ／２（ＶCC−Ｖｇ−｜Ｖｔｈ｜）２
＝μＣｏｘＷ／Ｌ／２（ΔＶdata×Ｃ１／（Ｃ１＋Ｃ２））２
…（４）

ここで、μはキャリアの移動度、Ｃｏｘは単位面積当たりのゲート容量、Ｗはゲート幅、Ｌはゲート長をそれぞれ示している。

（４）式によれば、ＩoledはＴＦＴ３１のしきい値Ｖｔｈによらず、外部から与えられるΔＶdataによって制御される。言い換えれば、図３の画素回路３０を用いれば、画素毎にばらつくしきい値Ｖｔｈの影響を受けず、電流の均一性、ひいては輝度の均一性が比較的高い表示装置を実現することができる。

上記例は、たとえば、下記の特許文献１〜３に開示されている。
ＵＳＰ５，６８４，３６５ 特開平８−２３４６８３号公報 特表２００２−５１４３２０号公報

上記に述べた具体例は、ＴＦＴ特性のばらつきによる輝度の不均一性を解消するための解決策の一例であるが、図３や図４を参照してもわかるように、一般的に１つの画素回路を制御するために走査線ＷＳＬや駆動線ＤＳＬといった複数の制御信号線が必要となる。

次に、一般的なアクティブマトリクス型有機ＥＬディスプレイにおける画素回路の駆動方法について説明する。説明の簡単化のため、走査線ＷＳＬに伝搬され、各画素回路の書き込みを制御する走査信号と、駆動線ＤＳＬに伝搬され、発光素子３５を制御する駆動信号について説明する。

図５に示すように、表示装置１０ａは、画素回路３０、水平セレクタ（ＨＳＥＬ）１３、垂直スキャナ（ＶＳＣＮ）１４、およびドライブスキャナ（ＤＳＣＮ）１５を有する。画素アレイ部には、図３に示す画素回路３０が４８０×ｎのマトリクス状に配列されている。そして、各画素回路３０は、データ線ＤＴＬ１〜ＤＴＬｎで水平セレクタ１３と、走査線ＷＳＬ１〜４８０で垂直スキャナ１４と、駆動線ＤＳＬ１〜ＤＳＬ４８０でドライブスキャナ１５とそれぞれ接続されている。

垂直スキャナ１４は走査線ＷＳＬ１〜ＷＳＬ４８０を、ドライブスキャナ１５は駆動線ＤＳＬ１〜ＤＳＬ４８０を、水平セレクタ１３はデータ線ＤＴＬ１〜ＤＴＬｎをクロック信号に従って順次選択して所定の画素回路３０を選択し、画素回路３０に書き込みを行う。

垂直スキャナ１４は、その内部に、４８０段分のシフトレジスタＳＲＷ１〜ＳＲＷ４８０、および論理回路ＬＷ１〜ＬＷ４８０を有する。シフトレジスタＳＲＷ１〜ＳＲＷ４８０は、それぞれ直列に接続され、段ごとに論理回路ＬＷ１〜ＬＷ４８０が接続されている。

初段のシフトレジスタＳＲＷ１には、画素回路３０の書き込みを行う周期と同周期のスタート信号ＳＣＬＫ１が入力される。また、各シフトレジスタＳＲＷ１〜ＳＲＷ４８０には、同一周期のクロック信号ＣＬＫ１が並列に入力される。

各シフトレジスタＳＲＷ１〜ＳＲＷ４８０は、入力信号を複数の素子で構成される論理回路ＬＷ１〜ＬＷ４８０にそれぞれ出力し、論理回路ＬＷ１〜ＬＷ４８０は、入力信号に所定の処理を行って、各走査線ＷＳＬ１〜ＷＳＬ４８０に走査信号を伝搬させる。

ドライブスキャナ１５は、その内部に、４８０段分のシフトレジスタＳＲＤ１〜ＳＲＤ４８０、および論理回路ＬＤ１〜ＬＤ４８０を有する。シフトレジスタＳＲＤ１〜ＳＲＤ４８０は、それぞれ直列に接続され、段ごとに論理回路ＬＤ１〜ＬＤ４８０が接続されている。

初段のシフトレジスタＳＲＤ１には、画素回路３０のＴＦＴ３２を制御する駆動信号周期のスタート信号ＳＣＬＫ２が入力される。また、各シフトレジスタＳＲＤ１〜ＳＲＤ４８０には、同一周期のクロック信号ＣＬＫ２が並列に入力される。

各シフトレジスタＳＲＤ１〜ＳＲＤ４８０は、入力信号を複数の素子で構成される論理回路ＬＤ１〜ＬＤ４８０にそれぞれ出力し、論理回路ＬＤ１〜ＬＤ４８０は、入力信号に所定の処理を行って、各駆動線ＤＳＬ１〜ＤＳＬ４８０に駆動信号を伝搬させる。

垂直スキャナ１４が出力する１つの走査信号に対して、一組のシフトレジスタを有し、また同様に、ドライブスキャナ１５が出力する１つの駆動信号に対して、一組のシフトレジスタを有しているが、一般的なアクティブマトリックス型有機ＥＬディスプレイでも同様の構成をとる。

次に、垂直スキャナ１４とドライブスキャナ１５の動作について、図６を参照しながら説明する。

図６は、表示装置１０ａにおける垂直スキャナ１４およびドライブスキャナ１５のタイミングチャートである。図６（ａ）はクロック信号ＣＬＫ１を、図６（ｂ）は、スタート信号ＳＣＬＫ１を、図６（ｃ）〜（ｊ）は、走査線ＷＳＬ１〜ＷＳＬ２４４に伝搬される走査信号を、図６（ｋ）はクロック信号ＣＬＫ２を、図６（ｌ）は、スタート信号ＳＣＬＫ２を、図６（ｍ）〜（ｔ）は、駆動線ＤＳＬ１〜ＤＳＬ２４４に伝搬される駆動信号を、それぞれ示す。なお、図８に示す走査信号と駆動信号は、一部の信号のみ図示している。

図６（ｃ）〜（ｊ）に示すように、走査線ＷＳＬ１〜ＷＳＬ４８０には、１フィールド期間中に１回のオン・オフの走査信号が伝搬され、図６（ｍ）〜（ｔ）に示すように、駆動線ＤＳＬには、１フィールド期間中に２回のオン・オフの駆動信号が伝搬されるものとする。なお、図６に示す走査線ＷＳＬと駆動線ＤＳＬは、一部の信号線のみ図示している。また、初期状態には、全シフトレジスタＳＲＷの入出力信号がローレベルに設定されているものとする。

図６（ａ）のように、垂直スキャナ１４の各シフトレジスタＳＲＷ１〜ＳＲＷ４８０にクロック信号ＣＬＫ１が、図６（ｋ）のように、ドライブスキャナ１５の各シフトレジスタＳＲＤ１〜ＳＲＤ４８０にクロック信号ＣＬＫ２が入力される。
また、図６（ｂ）のように、初段のシフトレジスタＳＲＷ１にスタート信号ＳＣＬＫ１が、図６（ｌ）のように、初段のシフトレジスタＳＲＤ１にスタート信号ＳＣＬＫ２が入力される。
なお、１フィールド期間に、シフトレジスタＳＲＷ１〜ＳＲＷ４８０およびシフトレジスタＳＲＤ１〜ＳＲＤ４８０共に、４８０パルスのクロック信号ＣＬＫ１、ＣＬＫ２が入力される。

初段のシフトレジスタＳＲＷ１に入力されたスタート信号ＳＣＬＫ１は、クロック信号ＣＬＫ１に同期して、シフトレジスタＳＲＷ２〜ＳＲＷ４８０に順次シフトされていく。そして、各シフトレジスタＳＲＷ１〜ＳＲＷ４８０は、入力信号を各論理回路ＬＷ１〜ＬＷ４８０を介して、図６（ｃ）〜（ｊ）のように走査信号を走査線ＷＳＬ１〜ＷＳＬ４８０に順次伝搬させ、画素回路３０のＴＦＴ３４（図３を参照）を制御する。

また、ドライブスキャナ１５の動作についても、垂直スキャナ１４の動作と同様で、図６（ｍ）〜（ｔ）に示すように、駆動線ＤＳＬ１〜ＤＳＬ４８０に駆動信号を順次伝搬させ、画素回路３０のＴＦＴ３２（図３を参照）を制御する。

ところで、アクティブマトリクス型有機ＥＬディスプレイは、１つの画素回路の対して１本の走査線しか必要としない一般的なアクティブマトリクス型ＬＣＤと比較して、駆動信号線の本数が増大する。さらに、駆動信号線を多く必要とするため駆動信号生成の回路周辺が大きくなり、駆動信号線をＴＦＴを用いてガラス基盤上に作り込むためディスプレイの額縁が大きくなる。そのため消費電力が増大する、といった問題点が生じる。

上記で述べた問題の解決策の１つとして、複数の駆動回路の出力信号を１画素に対して一組のシフトレジスタで行うというものがある。
次に、図７および図８を参照しながら、前述の問題解決方法の一例について説明する。

図７は、表示装置１０ｂの一例を示すブロック図である。

図７の表示装置１０ｂは、一組のシフトレジスタと論理回路で画素の書き込みを行えるようにしたものである。垂直スキャナ１４ａは、図５の垂直スキャナ１４と同様の構成で、
各画素回路３０の行毎に、シフトレジスタＳＲ１〜ＳＲ４８０、および論理回路Ｌ１〜Ｌ４８０をそれぞれ有する。また、論理回路Ｌ１〜Ｌ４８０は、各画素回路３０と走査線ＷＳＬ１〜ＷＳＬ４８０、および駆動線ＤＳＬ１〜ＤＳＬ４８０で行毎にそれぞれ接続されている。

次に、垂直スキャナ１４ａの動作について、図８を参照しながら説明する。

図８は、表示装置１０ｂにおける垂直スキャナ１４ａのタイミングチャートである。図８（ａ）はクロック信号ＣＬＫを、図８（ｂ）は、スタート信号ＳＣＬＫを、図８（ｃ）〜（ｊ）は、走査線ＷＳＬ１〜ＷＳＬ２４４に伝搬される走査信号を、図8（ｋ）〜（ｒ）は、駆動線ＤＳＬ１〜ＤＳＬ２４４に伝搬される駆動信号をそれぞれ示す。なお、図８に示す走査線と駆動線は、一部のみ図示している。

図８（ｃ）〜（ｊ）に示すように、走査線ＷＳＬ１〜ＷＳＬ４８０、および駆動線ＤＳＬ１〜ＤＳＬ４８０には、１フィールド期間中に１回のオン・オフの走査信号、および駆動信号が伝搬されるものとする。

なお、初期状態には、全シフトレジスタＳＲＷの入出力がローレベルに設定されているものとする。また、１フィールド期間に、シフトレジスタＳＲ１〜ＳＲ４８０に４８０パルスのクロック信号ＣＬＫが入力される。

本例の垂直スキャナ１４ａは、表示装置１０ａの垂直スキャナ１４と同様に、垂直スキャナ１４ａの各シフトレジスタＳＲ１〜ＳＲ４８０にクロック信号ＣＬＫが入力され（図８（ａ））、初段のシフトレジスタＳＲ１にスタート信号ＳＣＬＫが入力される（図８（ｂ））。

初段のシフトレジスタＳＲ１に入力されたスタート信号ＳＣＬＫは、クロック信号ＣＬＫ１に同期して、シフトレジスタＳＲ２〜ＳＲ４８０に順次シフトされていく。
そして、各シフトレジスタＳＲ１〜ＳＲ４８０は、入力信号を各論理回路Ｌ１〜Ｌ４８０を介して、図８（ｃ）〜（ｊ）のように走査信号を走査線ＷＳＬ１〜ＷＳＬ４８０に順次伝搬させ、画素回路３０のＴＦＴ３４（図３を参照）を制御する。

駆動信号については、半クロック遅延されたタイミングの信号を用いれば、たとえば図８（ｋ）のように、駆動線ＤＳＬ１の駆動信号は走査線ＷＳＬ２の走査信号を用いて画素回路３０のＴＦＴ３２を制御できる。
任意のシフトレジスタの段数をｉとすると、駆動線ＤＳＬ（ｉ）に伝搬される駆動信号は、走査線ＷＳＬ（ｉ＋１）に伝搬される走査信号に等しく、一組のシフトレジスタで複数の駆動信号を出力できる。

しかしながら、走査線ＷＳＬおよび駆動線ＤＳＬに伝搬される信号のオン・オフの周期が同じであれば、前述の方法を用いることができるが、図６のような複数のスキャナ信号を有し、スキャナ信号ごとにオン・オフの周期が異なる動作をさせる場合には、同一の論理回路を各段に使用しながら、所望するスキャナ信号を生成することはできず、前述の方法をそのまま用いることはできない。

本発明は、周期の異なる複数のスキャナ信号に対して、同一クロックでスキャンしながらシフトレジスタの共有が可能な表示装置およびその駆動方法を提供することにある。

本発明の第１の観点の表示装置は、所定周期の駆動信号を受けて開閉が制御される複数のスイッチを有する複数の画素回路と、上記各スイッチの開閉状態を制御する駆動回路と、を有し、上記駆動回路は、上記画素回路を走査しながら、上記各スイッチを各々独立した周期で開閉する。

好適には、上記駆動回路は、上記複数の画素が走査方向に所望する複数の領域に分割され、上記分割された各領域を、セレクト信号により上記分割された所望する領域のみを選択する。

好適には、上記各画素回路は、少なくとも、第１の周期で制御される第１の駆動線に接続された第１のスイッチと、第２の周期で制御される第２の駆動線に接続された第２のスイッチと、を有し、上記駆動回路は、各々が直列に接続された複数のシフトレジスタと、を有し、上記各シフトレジスタは直列に接続され、上記各シフトレジスタの第１入力に所定周期のクロック信号が入力され、上記初段のシフトレジスタの第２入力に所定周期の信号が入力され、上記駆動回路は、上記セレクト信号により上記分割された領域を順次選択し、上記各シフトレジスタの入出力状態により、上記第１のスイッチと上記第２のスイッチをそれぞれ第１周期と第２周期で制御する。

好適には、上記画素回路は、電気光学素子と、書き込み信号によって、上記電気光学素子を発光駆動するための駆動トランジスタと、第１の走査信号により開閉される第１のスイッチと、第２の走査信号により開閉され、上記書き込み信号を上記駆動信号の制御端子に供給する第２のスイッチと、を少なくとも含み、上記駆動回路は、第１のスイッチの開閉周期より第２の開閉周期を長く設定して駆動する。

本発明の第２の観点の表示装置の駆動方法は、所定周期の駆動信号を受けて開閉が制御される複数のスイッチを有する複数の画素回路を有する表示装置の駆動方法であって、上記画素回路を所定周期で走査しながら、上記各スイッチを各々独立した周期で開閉制御する。

本発明によれば、画素回路の複数のスイッチは、駆動回路による駆動信号を受けて開閉が制御される。このとき、各スイッチは、各々独立した周期で開閉制御される。

周期の異なる複数のスキャナ信号に対して、シフトレジスタの共有ができるため、狭額化を実現できる。

以下、本発明の実施形態を図面に関連づけて説明する。

図９は、本実施形態に係る有機ＥＬ表示装置の一構成例を示すブロック図である。
図１０は、本実施形態に係る画素回路の具体的な一構成例を示す回路図である。

図９および図１０に示すように、この表示装置１００は、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、本発明の駆動回路に対応する垂直スキャナ（ＶＳＣＮ）１０４、第１のオートゼロ回路（ＡＺＲＤ１）１０５、および第２のオートゼロ回路（ＡＺＲＤ２）１０６を有する。

各画素回路１０１は、水平セレクタ１９３とデータ線ＤＴＬでそれぞれ接続され、垂直スキャナ１０４と画素への書き込みを制御する走査線ＷＳＬおよび発光素子を駆動する駆動線ＤＳＬでそれぞれ接続され、第１のオートゼロ回路１０５と第３の駆動線となる第１のオートゼロ線ＡＺＬ１でそれぞれ接続され、第２のオートゼロ回路１０６と第４の駆動線となる第２のオートゼロ線ＡＺＬ２でそれぞれ接続されている。

以後の説明において、画素回路１０１が４８０（＝ｍ）×ｎのマトリクス状に配列された画素アレイ部１０２を例に挙げて説明する。

本実施形態に係る画素回路１０１は、図９および図１０に示すように、ｐチャネル型のＴＦＴ１１１（本発明の第２のスイッチに対応）、ｎチャネル型のＴＦＴ１１２〜ＴＦＴ１１３、ＴＦＴ１１４（本発明の第１のスイッチに対応）、ＴＦＴ１１５、キャパシタＣ１１１、有機ＥＬ素子からなる発光素子１１６、第１のノードＮＤ１１１、および第２のノードＮＤ１１２を有する。

画素回路１０１において、第１の基準電位（本実施形態では電源電位ＶCC）と第２の基準電位（本実施形態では接地電位Ｖcathode）との間に、ＴＦＴ１１１、ドライブトランジスタとしてのＴＦＴ１１２、第１のノードＮＤ１１１、および発光素子ＯＬＥＤ１１６が直列に接続されている。具体的には、発光素子ＯＬＥＤ１１６のカソードが接地電位Ｖcathodeに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレインがＴＦＴ１１２のドレインに接続され、ＴＦＴ１１１のソースが電源電位ＶCCに接続されている。

そして、ＴＦＴ１１２のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１１のゲートが駆動線ＤＳＬに接続されている。ＴＦＴ１１３のドレインが第１のノードＮＤ１１１およびキャパシタＣ１１１の第１電極に接続され、ソースが固定電位ＶＳＳ２に接続され、ＴＦＴ１１３のゲートが第２のオートゼロ線ＡＺＬ２に接続されている。また、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。

データ線ＤＴＬと第２のノードＮＤ１１２との間にＴＦＴ１１４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１４のゲートが走査線ＷＳＬに接続されている。さらに、第２のノードＮＤ１１２と所定電位Ｖｓｓ１との間にＴＦＴ１１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１５のゲートが第１のオートゼロ線ＡＺＬ１に接続されている。

走査線ＷＳＬに伝搬される走査信号がハイレベルの時、第４のスイッチトランジスタＴＦＴ１１４がオンとなり、画素への書き込みが行われる。
また、駆動線ＤＳＬに伝搬される駆動信号がローレベルの時、第１のスイッチトランジスタＴＦＴ１１１がオンとなり、発光素子ＯＬＥＤに電流が流れ、発光素子ＯＬＥＤ１１６が発光する。

次に、本発明に係る垂直スキャナ１０４の第１構成例について述べる。

（第１構成例）
図１１は、本発明に係る垂直スキャナの第１構成例を示すブロック図である。

本表示装置１００の垂直スキャナ１０４は、周期の異なる複数の信号に対して、同一クロックでスキャンしながらシフトレジスタを共有する。以後、説明の簡単化のため、垂直スキャナ１０４に着目して説明を行う。そのため、第１のオートゼロ回路１０５、および第２のオートゼロ回路１０６、第１のオートゼロ線ＡＺＬ１、および第２のオートゼロ線ＡＺＬ２の記載は省略してある。

画素回路１０１は、水平セレクタ１０３とデータ線ＤＴＬ１〜ＤＴＬｎでそれぞれ接続され、垂直スキャナ１０４と走査線ＷＳＬ１〜ＷＳＬ４８０および駆動線ＤＳＬ１〜ＤＳＬ４８０でそれぞれ接続されている。

垂直スキャナ１０４は、シフトレジスタＳＲ１〜ＳＲ４８０および、論理回路Ｌ１〜Ｌ４８０を有する。

シフトレジスタＳＲ１〜ＳＲ４８０は、それぞれが直列に接続され、段ごとに論理回路Ｌ１〜Ｌ４８０がそれぞれ接続されている。シフトレジスタＳＲ１〜ＳＲ４８０には同一周期のクロック信号ＣＬＫがそれぞれ入力され、初段のシフトレジスタＳＲ１に発光素子の駆動周期をもつスタート信号ＳＣＬＫが入力される。

図１１に示す垂直スキャナ１０４は、１段目から２４０段目に配されているシフトレジスタＳＲ１〜ＳＲ２４０および論理回路Ｌ１〜Ｌ２４０から成る第１の領域ＲＥＧ１と、２４１段目から４８０段目に配されているシフトレジスタＳＲ２４１〜ＳＲ４８０および論理回路Ｌ２４１〜Ｌ４８０から成る第２の領域ＲＥＧ２に分割されている。

本構成例では、このような領域ＲＥＧ１およびＲＥＧ２を切り替えるため、垂直スキャナ１０４に、セレクト信号線ＳＬＣＴＬ、第１のセレクト信号線ＳＬＣＴＬ１、第２のセレクト信号線ＳＬＣＴＬ２、インバータ１０４１、４８０段分のインバータ１０４２、４８０段分のＡＮＤゲート１０４３が設けられている。

図１１のように、セレクト信号線ＳＬＣＴＬは、第１のセレクト信号線ＳＬＣＴＬ１と、第２のセレクト信号線ＳＬＣＴＬ２に分配されている。また、第１のセレクト信号線ＳＬＣＴＬ１には、垂直スキャナ１０４に入力された信号が反転するようにインバータ１０４１が接続されている。

（第１の領域ＲＥＧ１）
第１の領域ＲＥＧ１において、各論理回路Ｌ１〜Ｌ２４０は、第１出力端子がＡＮＤゲート１０４３の第２入力端子と、第２出力端子がインバータ１０４２の入力端子と、信号線でそれぞれ接続されている。ＡＮＤゲート１０４３は、第１入力端子が第２のセレクト信号線ＳＬＣＴＬ２と、第２入力端子が対応する段の各論理回路Ｌ１〜Ｌ２４０の第１出力端子と信号線でそれぞれ接続され、出力端子が同一段の各画素回路１０１と走査線ＷＳＬ１〜ＷＳＬ２４０でそれぞれ接続されている。インバータ１０４２は、出力端子が同一段の各画素回路１０１と駆動線ＤＳＬ１〜ＤＳＬ２４０でそれぞれ接続されている。

（第２の領域ＲＥＧ２）
第２の領域ＲＥＧ２において、各論理回路Ｌ２４１〜Ｌ４８０は、第１出力端子がＡＮＤゲート１０４３の第２入力端子と、第２出力端子がインバータ１０４２の入力端子と信号線でそれぞれ接続されている。ＡＮＤゲート１０４３は、第１入力端子が第２のセレクト信号線ＳＬＣＴＬ２と、第２入力端子が対応する段の各論理回路Ｌ２４１〜Ｌ４８０の第１出力端子と信号線でそれぞれ接続され、出力端子が同一段の各画素回路１０１と走査線ＷＳＬ２４１〜ＷＳＬ４８０でそれぞれ接続されている。インバータ１０４２の出力端子が同一段の各画素回路１０１と駆動線ＤＳＬ２４１〜ＤＳＬ４８０でそれぞれ接続されている。

次に、本構成例に係る領域ＲＥＧ１およびＲＥＧ２の選択について説明する。

（第１の領域ＲＥＧ１の選択）
セレクト信号線ＳＬＣＴＬに伝搬されるセレクト信号ＳＬＣＴがハイレベルに切り替わると、第２のセレクト信号線ＳＬＣＴＬ２の信号レベルがハイレベルに保持され、第１のセレクト信号線ＳＬＣＴＬ１の信号レベルは、インバータ１０４１によってローレベルに切り替えられる。したがって、ＡＮＤゲート１０４３によって、第１の領域ＲＥＧ１に配置されている走査線ＷＳＬ１〜ＷＳＬ２４０が選択され、走査線ＷＳＬ１〜ＷＳＬ２４０に接続されている画素回路１０１にのみ書き込みが行われる。

（第２の領域ＲＥＧ２の選択）
セレクト信号ＳＬＣＴに伝搬されるセレクト信号ＳＬＣＴがローレベルに切り替わると、第１のセレクト信号線ＳＬＣＴＬ１の信号レベルがインバータ１０４１によってハイレベルに切り替わり、第２のセレクト信号線ＳＬＣＴＬ２の信号レベルがローレベルに切り替えられる。したがって、ＡＮＤゲート１０４３によって、第２の領域ＲＥＧ２に配置されている走査線ＷＳＬ２４１〜ＷＳＬ２８０が選択され、走査線ＷＳＬ２４１〜ＷＳＬ４８０に接続されている画素回路１０１にのみ書き込みが行われる。

駆動線ＤＳＬ１〜ＤＳＬ４８０は、セレクト信号ＳＬＣＴによらず、論理回路Ｌ１〜Ｌ４８０の出力信号が伝搬される。この出力信号がハイレベルの時、インバータ１０４２によって信号レベルがローレベルに反転され、駆動線ＤＳＬ１〜ＤＳＬ４８０に接続されている画素回路１０１のＴＦＴ１１１（図１０を参照）がオンとなり発光素子１１６が発光する。

つまり、セレクト信号ＳＬＣＴがハイレベルに保持されると、第１の領域ＲＥＧ１にある画素回路１０１への書き込みが可能となり、セレクト信号ＳＬＣＴがローレベル保持されると、第２の領域ＲＥＧ２にある画素回路１０１への書き込みが可能となる。

次に、本構成例に係る垂直スキャナ１０４の回路構成について説明する。

図１２は、本構成例に係る垂直スキャナの回路構成の一例を示す図である。

図１２に示すように、シフトレジスタＳＲ（ｉ）〜ＳＲ（ｉ＋２）がそれぞれ直列に接続されている。各シフトレジスタＳＲ（ｉ）〜ＳＲ（ｉ＋２）は、クロック入力端子ＣＫ、反転クロック入力端子ＸＣＫ、入力端子ＩＮ、および出力端子ＯＵＴを有し、各端子にはそれぞれ、クロック信号ＣＬＫ、反転クロック入力端子ＸＣＫ、入力信号ＩＮＳ、および出力信号ＯＵＴＳが入力される。また、論理回路Ｌ（ｉ）〜Ｌ（ｉ+２）は、ＡＮＤゲート１２２、およびインバータ１２３を有する。ここで、添え字ｉはｉ段目の任意のシフトレジスタ等を表す。

例えば、ｉ段目のシフトレジスタＳＲ（ｉ）は、入力端子ＩＮが論理回路Ｌ（ｉ）のＡＮＤゲート１２２の第１入力端子と、出力端子ＯＵＴがインバータ１２３の入力端子および出力バッファ１２４の入力端子とノードＮＤｉを介してそれぞれ接続されている。

インバータ１２３は、入力端子がノードＮＤｉと、出力端子がＡＮＤゲート１２２の第２入力端子とそれぞれ接続されている。

ＡＮＤゲート１２２は、第１入力端子がシフトレジスタＳＲ（ｉ）の入力端子ＩＮと、第２入力端子がインバータ１２３の出力端子と、出力端子がＡＮＤゲート１０４３の第２入力端子とそれぞれ接続されている。ＡＮＤゲート１０４３は、第１入力端子がセレクト信号線ＳＬＣＴＬと、第２入力端子がＡＮＤゲート１２２の出力端子と、出力端子が出力バッファ１２４の入力端子とそれぞれ接続されている。

出力バッファ１２４は、入力端子がＡＮＤゲート１０４３の出力端子と、出力端子が走査線ＷＳＬ（ｉ）とそれぞれ接続されている。そして、インバータ１０４２は、入力端子がノードＮＤｉと、出力端子が駆動線ＤＳＬ（ｉ）とそれぞれ接続されている。

なお、図１２に示すセレクト信号線ＳＬＣＴＬは、セレクト信号線ＳＬＣＴＬ１もしくはＳＬＣＴＬ２のいずれかを示している。たとえば、セレクト信号線ＳＬＣＴＬは、シフトレジスタＳＲ（ｉ）が第１の領域ＲＥＧ１に配置されている場合、第２のセレクト信号線ＳＬＣＴＬ２を表し、第２の領域ＲＥＧ２に配置されている場合、第１のセレクト信号線ＳＬＣＴＬ１を表す。

また、シフトレジスタＳＲ（ｉ＋１）〜ＳＲ（ｉ＋２）についても、上記と同様の接続形態を取っている。

次に、垂直スキャナ１０４の各構成要素の動作について、ｉ段目のシフトレジスタＳＲ（ｉ）を例に取り説明する。

駆動線ＤＳＬ（ｉ）は、セレクト信号ＳＬＣＴによらず、シフトレジスタＳＲ（ｉ）の出力信号ＯＵＴＳが反映される。また、シフトレジスタＳＲ（ｉ）の出力信号ＯＵＴＳは、出力バッファ１２４によって信号レベルが反転される。出力信号ＯＵＴＳがハイレベルの時、発光素子が発光し、出力信号ＯＵＴＳがローレベルの時、発光素子は発光しない。

（Ａ）セレクト信号ＳＬＣＴがハイレベルに保持された場合について述べる。

シフトレジスタＳＲ（ｉ）がハイレベルの入力信号ＩＮＳを受け、ローレベルの出力信号ＯＵＴＳを出力した場合、ＡＮＤゲート１２２は、第１入力端子にハイレベルの信号が、第２入力端子にインバータ１２３によって反転されたハイレベルの信号がそれぞれ入力され、ハイレベルの信号を出力する。

そして、ＡＮＤゲート１０４３は、第１入力端子にハイレベルの信号が、第２入力端子にＡＮＤゲート１２２が出力したハイレベルの信号がそれぞれ入力され、ハイレベルの信号を出力する。出力バッファ１２４は、ＡＮＤゲート１０４３からハイレベルの信号が入力され、走査線ＷＳＬ（ｉ）にハイレベルの信号を伝搬させる。

次に、シフトレジスタＳＲ（ｉ）がハイレベルの入力信号ＩＮＳを受け、ハイレベルの出力信号ＯＵＴＳを出力した場合、ＡＮＤゲート１２２は、第１入力端子にハイレベルの信号が、第２入力端子にインバータ１２３によって反転されたローレベルの信号がそれぞれ入力され、ローレベルの信号を出力する。

そして、ＡＮＤゲート１０４３は、第１入力端子にハイレベルの信号が、第２入力端子にＡＮＤゲート１２２が出力したローレベルの信号がそれぞれ入力され、ローレベルの信号を出力する。出力バッファ１２４は、ＡＮＤゲート１０４３からローレベルの信号が入力され、走査線ＷＳＬ（ｉ）にローレベルの信号を伝搬させる。

次に、シフトレジスタＳＲ（ｉ）がローレベルの入力信号ＩＮＳを受け、ハイレベルの出力信号ＯＵＴＳを出力した場合、ＡＮＤゲート１２２は、第１入力端子にローレベルの信号が、第２入力端子にインバータ１２３によって反転されたローレベルの信号がそれぞれ入力され、ローレベルの信号を出力する。

そして、ＡＮＤゲート１０４３は、第１入力端子にハイレベルの信号が、第２入力端子にＡＮＤゲート１２２が出力したローレベルの信号がそれぞれ入力され、ローレベルの信号を出力する。出力バッファ１２４は、ＡＮＤゲート１０４３からローレベルの信号が入力され、走査線ＷＳＬ（ｉ）にローレベルの信号を伝搬させる。

次に、シフトレジスタＳＲ（ｉ）がローレベルの入力信号ＩＮＳを受け、ローレベルの出力信号ＯＵＴＳを出力した場合、ＡＮＤゲート１２２は、第１入力端子にローレベルの信号が、第２入力端子にインバータ１２３によって反転されたハイレベルの信号がそれぞれ入力され、ローレベルの信号を出力する。

そして、ＡＮＤゲート１０４３は、第１入力端子にハイレベルの信号が、第２入力端子にＡＮＤゲート１２２が出力したローレベルの信号がそれぞれ入力され、ローレベルの信号を出力する。出力バッファ１２４は、ＡＮＤゲート１０４３からローレベルの信号が入力され、走査線ＷＳＬ（ｉ）にローレベルの信号を伝搬させる。

（Ｂ）セレクト信号ＳＬＣＴがローレベルに保持された場合について述べる。

ＡＮＤゲート１０４３の第１入力端子にローレベルの信号が入力されるため、その出力はローレベルとなる。したがって、走査線ＷＳＬ（ｉ）は、シフトレジスタ（ｉ）の入出力の信号レベルによらず、ローレベルである。

以上述べたように、セレクト信号ＳＬＣＴの状態が選択され、シフトレジスタＳＲ（ｉ）にハイレベルの入力信号ＩＮＳが入力され、ローレベルの出力信号ＯＵＴＳを出力する場合に限り、走査線ＷＳＬ（ｉ）にハイレベルの信号が伝搬され、画素の書き込みを行う。

次に、本構成例に係るシフトレジスタの動作について説明する。

図１３は、本構成例に係るシフトレジスタの等価モデルを示す一例の図である。

図１３に示すように、本構成例に係るシフトレジスタＳＲ（ｉ）は、クロック入力端子ＣＫ、反転クロック入力端子ＸＣＫ、入力端子ＩＮ、および出力端子ＯＵＴを有する。

また、シフトレジスタＳＲ（ｉ）は、クロック信号ＣＬＫと反転クロック信号ＸＣＬＫの立ち上がりで動作を行う。

図１４は、図１３に示すシフトレジスタのタイミングチャートである。

図１４（ａ）に示すクロック信号ＣＬＫと、図１４（ｂ）に示す反転クロック信号ＸＣＬＫが、クロック入力端子ＣＫと反転クロック入力端子ＸＣＫにそれぞれ入力される。

シフトレジスタの入力端子ＩＮに、図１４（ｃ）に示す入力信号ＩＮＳが入力されると、入力信号ＩＮＳがローレベルであるので、シフトレジスタＳＲ（ｉ）は、出力端子ＯＵＴに、図１４（ｄ）のようなローレベルの出力信号ＯＵＴＳを出力し、次のクロックの立ち上がりまでローレベルを保持する。

次に、第２のクロック信号ＣＬＫの立ち上がりでは、入力信号ＩＮＳがハイレベルであるため、シフトレジスタＳＲ（ｉ）は、ハイレベルの出力信号ＯＵＴＳを出力し、次の第３の立ち上がりまで信号レベルを保持する。

第３のクロック信号ＣＬＫの立ち上がりでは、入力信号ＩＮＳがローレベルであるため、シフトレジスタＳＲ（ｉ）は、ローレベルの出力信号ＯＵＴＳを出力し、図示しない第４の立ち上がりまで保持する。

このようにして、シフトレジスタＳＲ（ｉ）は、入力信号ＩＮＳをクロック信号ＣＬＫに同期して１段シフトさせた出力信号ＯＵＴＳを出力する。

次に、本垂直スキャナ１０４の動作について、図１５を参照しながら説明する。

図１５は、本構成例に係る垂直スキャナ１０４のタイミングチャートである。図１５（ａ）はクロック信号ＣＬＫを、図１５（ｂ）は、スタート信号ＳＣＬＫを、図８（ｃ）は、セレクト信号ＳＬＣＴを、図１５（ｄ）〜（ｋ）は、走査線ＷＳＬ１〜ＷＳＬ２４４に伝搬される走査信号を、図１５（ｌ）〜（ｓ）は、駆動線ＤＳＬ１〜ＤＳＬ２４４に伝搬される駆動信号をそれぞれ示す。なお、図１５に示す走査信号および駆動信号は、一部のみ図示している。

図１５（ｄ）〜（ｋ）に示すように、走査線ＷＳＬ１〜ＷＳＬ４８０には、１フィールド期間中に１回のオン・オフの走査信号が伝搬され、図１５（ｌ）〜（ｓ）に示すように、駆動線ＤＳＬ１〜ＤＳＬ４８０には、１フィールド期間中に２回のオン・オフの駆動信号が伝搬されるものとする。なお、初期状態に、全シフトレジスタＳＲ１〜ＳＲ４８０の入出力信号がローレベルに設定されているものとする。

図１５（ａ）のように、垂直スキャナ１０４の各シフトレジスタＳＲ１〜ＳＲ４８０には、１フィールド期間に、４８０パルスのクロック信号ＣＬＫが入力され、図１５（ｂ）のように、初段のシフトレジスタＳＲ１にスタート信号ＳＣＬＫが入力されるものとする。
また、各シフトレジスタＳＲ１〜４８０は、入力信号ＩＮＳが入力され、出力信号ＯＵＴＳを各論理回路Ｌ１〜Ｌ４８０にそれぞれ出力するものとする。

図１５（ａ）に示すように、シフトレジスタＳＲ１〜ＳＲ４８０にクロック信号ＣＬＫがそれぞれ入力される。また、シフトレジスタＳＲ１に、図１５（ｂ）に示すようなスタート信号ＳＣＬＫが入力される。このスタート信号ＳＣＬＫは、走査信号の周期が駆動信号（図１０に示す発光素子１１６の発光周期）の周期の２倍である。

セレクト信号ＳＬＣＴは、第１の領域ＲＥＧ１の２４０段目がスキャンされるまで図１５（ｃ）に示すように、ハイレベルが保持され、第２の領域ＲＥＧ２の２４１段目から４８０段目まではローレベルが保持されている。
セレクト信号ＳＬＣＴがハイレベルに保持されている期間は、第１の領域ＲＥＧ１が選択され、セレクト信号ＳＬＣＴがローレベルに保持されている期間は、第２の領域ＲＥＧ２が選択されている。

第１番目のクロック信号ＣＬＫの立ち上がりでは、シフトレジスタＳＲ１に図１５（ｂ）に示すハイレベルのスタート信号ＳＣＬＫが入力されている。またこの時、シフトレジスタＳＲ１の出力信号ＯＵＴＳは、初期のローレベルに保持されている。

したがって、図１５（ｄ）に示すように、走査線ＷＳＬ１はハイレベルに切り替わり、次のクロック立ち上がりまでハイレベルが保持され、走査線ＷＳＬ１上の画素へ書き込みが行われる。

シフトレジスタＳＲ２〜ＳＲ４８０の入力信号ＩＮＳおよび出力信号ＯＵＴＳが共にローレベルあるため、走査線ＷＳＬ２〜４８０は、ローレベルが保持され、画素回路１０１への書き込みは行われない。また、すべてのシフトレジスタＳＲ１〜４８０の出力信号ＯＵＴＳ、および駆動線ＤＳＬ１〜４８０がそれぞれローレベルに保持され、発光素子１１６は発光しない。

第２番目のクロック信号ＣＬＫの立ち上がりでは、シフトレジスタＳＲ１の入力信号ＩＮＳが、図１５（ｂ）に示すように、ハイレベルに保持されている。

シフトレジスタＳＲ１は、入力信号ＩＮＳを半クロック分シフトさせ、シフトレジスタＳＲ１の出力信号ＯＵＴＳとシフトレジスタＳＲ２の入力信号ＩＮＳがハイレベルに切り替わる。また、シフトレジスタＳＲ２の出力信号ＯＵＴＳと、シフトレジスタＳＲ３〜ＳＲ４８０の入出力信号が共にローレベルに保持されている。

したがって、図１５（ｅ）に示すように、走査線ＷＳＬ１の走査信号がローレベルに切り替わり、走査線ＷＳＬ２の走査信号はハイレベルに切り替わり、次のクロック立ち上がりまでハイレベルが保持され、走査線ＷＳＬ２上の画素回路１０１へ書き込みが行われる。また図１５（ｌ）に示すように、駆動線ＤＳＬ１上の発光素子１１６は、スタート信号ＳＣＬＫがハイレベルに保持されている期間、第１回目の発光を行う。

第３番目のクロック信号ＣＬＫの立ち上がりでは、シフトレジスタＳＲ１の入力信号ＩＮＳが、図１５（ｂ）に示すように、ハイレベルが保持されている。

シフトレジスタＳＲ１は、入力信号ＩＮＳを半クロック分シフトさせ、シフトレジスタＳＲ１の出力信号ＯＵＴＳとＳＲ２の入力信号ＩＮＳがハイレベルに保持されている。

シフトレジスタＳＲ２は、入力信号ＩＮＳを半クロック分シフトさせ、シフトレジスタＳＲ２の出力信号ＯＵＴＳとシフトレジスタＳＲ３の入力信号ＩＮＳがハイレベルに切り替わる。また、シフトレジスタＳＲ３の出力信号ＯＵＴＳとシフトレジスタＳＲ４〜ＳＲ４８０の入出力信号はローレベルに保持されている。

したがって、図１５（ｆ）に示すように、走査線ＷＳＬ２の走査信号がローレベルに切り替わり、走査線ＷＳＬ３の走査信号がハイレベルに切り替わり、次のクロック信号ＣＬＫの立ち上がりまでハイレベルが保持され、走査線ＷＳＬ３上の画素回路１０１の書き込みが行われる。また図１５（ｍ）に示すように、駆動線ＤＳＬ２上の発光素子１１６は、スタート信号ＳＣＬＫがハイレベルに保持されている期間、第１回目の発光を行う。

第４番目のクロック信号ＣＬＫの立ち上がりでは、シフトレジスタＳＲ１の入力信号ＩＮＳが図（ｂ）のようにハイレベルに保持されている。

シフトレジスタＳＲ１は、入力信号ＩＮＳを半クロック分シフトさせ、シフトレジスタＳＲ１の出力信号ＯＵＴＳとシフトレジスタＳＲ２の入力信号ＩＮＳがハイレベルに保持されている。

シフトレジスタＳＲ２は、入力信号ＩＮＳを半クロック分シフトさせ、シフトレジスタＳＲ２の出力信号ＯＵＴＳとシフトレジスタＳＲ３の入力信号ＩＮＳがハイレベルに保持されている。

シフトレジスタＳＲ３は、入力信号ＩＮＳを半クロック分シフトさせ、シフトレジスタＳＲ３の出力信号ＯＵＴＳとシフトレジスタＳＲ４の入力信号ＩＮＳがハイレベルに切り替わる。また、シフトレジスタＳＲ４の出力信号ＯＵＴＳとシフトレジスタＳＲ５〜ＳＲ４８０の入出力信号がローレベルに保持されている。

したがって、図１５（ｇ）に示すように、走査線ＷＳＬ３の走査信号はローレベルに切り替わり、走査線ＷＳＬ４の走査信号はハイレベルに切り替わり、次のクロック立ち上がりまでハイレベルが保持され、走査線ＷＳＬ４上の画素回路１０１へ書き込みが行われる。また図１５（ｎ）に示すように、駆動線ＤＳＬ３上の発光素子１１６は、スタート信号ＳＣＬＫがハイレベルに保持されている期間、第１回目の発光を行う。

以後、セレクト信号ＳＬＣＴがハイレベルに保持されている第１の領域ＲＥＧ１において、第２４０番目のクロック信号ＣＬＫに達するまで、各シフトレジスタＳＲ１〜４８０は、入力信号ＩＮＳをクロック信号ＣＬＫに同期して、入力信号ＩＮＳを半クロックで１段ずつシフトさせ、走査信号と駆動信号のパルスが順に走査方向に伝搬されていく。

第２４１番目のクロック信号ＣＬＫの立ち上がりでは、シフトレジスタＳＲ２４０は、入力信号ＩＮＳを半クロック分シフトさせ、シフトレジスタＳＲ２４０の出力信号ＯＵＴＳとＳＲ２４１の入力信号ＩＮＳがハイレベルに切り替わる。また、シフトレジスタＳＲ２４１の出力信号ＯＵＴＳとシフトレジスタＳＲ２４２〜ＳＲ４８０の入出力信号がローレベルに保持されている。

したがって、図１５（ｈ）に示すように、走査線ＷＳＬ２４０の走査信号が、ローレベルに切り替わり、走査線ＷＳＬ２４１の走査信号がハイレベルに切り替わり、次のクロック立ち上がりまでハイレベルが保持され、走査線ＷＳＬ２４１上の画素回路１０１の書き込みが行われる。
また、駆動線ＤＳＬ２４０上の発光素子１１６は、スタート信号ＳＣＬＫがハイレベルに保持されている期間、第１回目の発光を行う。

第２４２番目のクロック信号ＣＬＫの立ち上がりでは、シフトレジスタＳＲ２４１は、入力信号ＩＮＳを半クロック分シフトさせ、シフトレジスタＳＲ２４１の出力信号ＯＵＴＳとＳＲ２４２の入力信号ＩＮＳがハイレベルに切り替わる。また、シフトレジスタＳＲ２４２の出力信号ＯＵＴＳとシフトレジスタＳＲ２４３〜ＳＲ４８０の入出力信号がローレベルに保持されている。

したがって、図１５（ｉ）に示すように、走査線ＷＳＬ２４１の走査信号がローレベルに切り替わり、走査線ＷＳＬ２４２の走査信号がハイレベルに切り替わり、次のクロック立ち上がりまでハイレベルが保持され、走査線ＷＳＬ２４２上の画素回路１０１の書き込みが行われる。また図１５（ｐ）に示すように、駆動線ＤＳＬ２４１上の発光素子１１６は、スタート信号ＳＣＬＫがハイレベルに保持されている期間、第２回目の発光を行う。

以後、セレクト信号ＳＬＣＴがローレベルに保持されている第２の領域ＲＥＧ２において、第４８０番目のクロック信号ＣＬＫに達するまで、シフトレジスタＳＲ（ｉ）は、クロック信号ＣＬＫに同期して入力信号ＩＮＳを半クロックで１段ずつシフトさせ、走査信号と駆動信号のパルスはそれぞれ、図１５（ｊ）〜（ｋ）、および図１５（ｑ）〜（ｓ）に示すように順に走査方向に伝搬していく。

以上述べたように、本構成例より、走査信号と駆動信号の信号周期が異なっていても、垂直スキャナ１０４を走査方向に分割し、セレクト信号を取捨選択しながら分割領域を選択することで、シフトレジスタを共有した同一クロック周期でのスキャンが可能となる。

（第２構成例）
次に、本発明に係る垂直スキャナの第２構成例について述べる。

図１６は、本発明に係る垂直スキャナの第２構成例を示すブロック図である。

本構成例に係る垂直スキャナ１０４ａは、第１構成例と同様に、シフトレジスタＳＲ１〜ＳＲ４８０、および論理回路Ｌ１〜Ｌ４８０を有し、第１構成例と同様の接続形態であるが、走査方向に領域が４分割されている。また、分割された領域の内、所望する領域を選択するためのデコーダ１０７が設けられている。

以後、説明の簡単化のため、垂直スキャナ１０４ａに着目して説明を行う。そのため、第１のオートゼロ回路１０５、および第２のオートゼロ回路１０６、第１のオートゼロ線ＡＺＬ１、および第２のオートゼロ線ＡＺＬ２の記載は省略してある。

垂直スキャナ１０４ａは、シフトレジスタＳＲ１〜ＳＲ１２０および論理回路Ｌ１〜Ｌ１２０で構成されている第１の領域ＲＥＧ１と、シフトレジスタＳＲ１２１〜ＳＲ２４０および論理回路Ｌ１２１〜Ｌ２４０で構成されている第２の領域ＲＥＧ２と、シフトレジスタＳＲ２４１〜ＳＲ３６０および論理回路Ｌ２４１〜Ｌ３６０で構成されている第３の領域ＲＥＧ３と、シフトレジスタＳＲ３６１〜ＳＲ４８０および論理回路Ｌ３６１〜Ｌ４８０で構成されている第４の領域ＲＥＧ４に分割されている。

本構成例では、このような領域ＲＥＧ１〜ＲＥＧ４を切り替えるため、垂直スキャナ１０４ａに、デコーダ１０７、第１のセレクト信号線ＳＬＣＴＬ００、第２のセレクト信号線ＳＬＣＴＬ０１、第３のセレクト信号線ＳＬＣＴＬ１０、第４のセレクト信号線ＳＬＣＴＬ１１、４８０段分のインバータ１０４２、および４８０段分のＡＮＤゲート１０４３ａが設けられている。

（第１の領域ＲＥＧ１）
第１の領域ＲＥＧ１において、論理回路Ｌ１〜Ｌ１２０は、第１出力端子がＡＮＤゲート１０４３ａの第２入力端子と、第２出力端子がインバータ１０４２の入力端子と、信号線でそれぞれ接続されている。ＡＮＤゲート１０４３ａは、第１入力端子が第１のセレクト信号線ＳＬＣＴＬ００と、第２入力端子が対応する各論理回路Ｌ１〜Ｌ１２０の第１出力端子と信号線でそれぞれ接続され、出力端子が同一段の各画素回路１０１と走査線ＷＳＬ１〜ＷＳＬ１２０でそれぞれ接続されている。インバータ１０４２は、出力端子が同一の段の各画素回路１０１と駆動線ＤＳＬ１〜ＤＳＬ１２０でそれぞれ接続されている。

（第２の領域ＲＥＧ２）
第２の領域ＲＥＧ２において、論理回路Ｌ１２１〜Ｌ２４０は、第１出力端子がＡＮＤゲート１０４３ａの第２入力端子と、第２出力端子がインバータ１０４２の入力端子と、信号線でそれぞれ接続されている。ＡＮＤゲート１０４３ａは、第１入力端子が第２のセレクト信号線ＳＬＣＴＬ０１と、第２入力端子が対応する各論理回路Ｌ１２１〜Ｌ２４０の第１出力端子と信号線でそれぞれ接続され、出力端子が同一段の各画素回路１０１と走査線ＷＳＬ１２１〜ＷＳＬ２４０でそれぞれ接続されている。インバータ１０４２は、出力端子が同一段の各画素回路１０１と駆動線ＤＳＬ１２１〜ＤＳＬ２４０でそれぞれ接続されている。

（第３の領域ＲＥＧ３）
第３の領域ＲＥＧ３において、論理回路Ｌ２４１〜Ｌ３６０は、第１出力端子がＡＮＤゲート１０４３ａの第２入力端子と、第２出力端子がインバータ１０４２の入力端子と、信号線でそれぞれ接続されている。ＡＮＤゲート１０４３ａは、第１入力端子が第３のセレクト信号線ＳＬＣＴＬ１０と、第２入力端子が対応する各論理回路Ｌ２４１〜Ｌ３６０の第１出力端子と信号線でそれぞれ接続され、出力端子が同一段の各画素回路１０１と走査線ＷＳＬ２４１〜ＷＳＬ３６０でそれぞれ接続されている。インバータ１０４２は、出力端子が同一段の各画素回路１０１と駆動線ＤＳＬ２４１〜ＤＳＬ３６０でそれぞれ接続されている。

（第４の領域ＲＥＧ４）
第４の領域ＲＥＧ４において、論理回路Ｌ３６１〜Ｌ４８０は、第１出力端子がＡＮＤゲート１０４３ａの第２入力端子と、第２出力端子がインバータ１０４２の入力端子と、信号線でそれぞれ接続されている。ＡＮＤゲート１０４３ａは、第１入力端子が第４のセレクト信号線ＳＬＣＴＬ１１と、第２入力端子が対応する各論理回路Ｌ３６１〜Ｌ４８０の第１出力端子と信号線でそれぞれ接続され、出力端子が同一段の各画素回路１０１と走査線ＷＳＬ３６１〜ＷＳＬ４８０でそれぞれ接続されている。インバータ１０４２は、出力端子が同一段の各画素回路１０１と駆動線ＤＳＬ３６１〜ＤＳＬ４８０でそれぞれ接続されている。

デコーダ１０７は、第１のセレクト信号線ＳＬＣＴＬ００、第２のセレクト信号線ＳＬＣＴＬ０１、第３のセレクト信号線ＳＬＣＴＬ１０、および第４のセレクト信号線ＳＬＣＴＬ１１が接続されている。

デコーダ１０７には、セレクト信号ＳＬＣＴ０、およびセレクト信号ＳＬＣＴ１が入力される。そして、デコーダ１０７は、所定の処理を行い、セレクト信号ＳＬＣＴ００、ＳＬＣＴ０１、ＳＬＣＴ１０、およびＳＬＣＴ１１を各セレクト信号線ＳＬＣＴＬ００、ＳＬＣＴＬ０１、ＳＬＣＴＬ１０、およびＳＬＣＴＬ１１にそれぞれ出力する。

次に、本構成例に係る領域ＲＥＧ１〜ＲＥＧ４の選択について説明する。

（第１の領域ＲＥＧ１の選択）
デコーダ１０７は、ローレベルのセレクト信号ＳＬＣＴ０、およびローレベルのセレクト信号ＳＬＣＴ１が入力されると、ハイレベルのセレクト信号ＳＬＣＴ００、ローレベルのセレクト信号ＳＬＣＴ０１、ローレベルのセレクト信号ＳＬＣＴ１０、およびローレベルのセレクト信号ＳＬＣＴ１１を出力する。この時、第１の領域ＲＥＧ１が選択され、走査線ＷＳＬ１〜１２０に接続されている画素回路１０１に書き込みが行われる。

（第２の領域ＲＥＧ２の選択）
デコーダ１０７は、ハイレベルのセレクト信号ＳＬＣＴ０、およびローレベルのセレクト信号ＳＬＣＴ１が入力されると、ローレベルのセレクト信号ＳＬＣＴ００、ハイレベルのセレクト信号ＳＬＣＴ０１、ローレベルのセレクト信号ＳＬＣＴ１０、およびローレベルのセレクト信号ＳＬＣＴ１１を出力する。この時、第２の領域ＲＥＧ２が選択され、走査線ＷＳＬ１２１〜２４０に接続されている画素回路１０１に書き込みが行われる。

（第３の領域ＲＥＧ３の選択）
デコーダ１０７は、ローレベルのセレクト信号ＳＬＣＴ０、およびハイレベルのセレクト信号ＳＬＣＴ１が入力されると、ローレベルのセレクト信号ＳＬＣＴ００、ローレベルのセレクト信号ＳＬＣＴ０１、ハイレベルのセレクト信号ＳＬＣＴ１０、およびローレベルのセレクト信号ＳＬＣＴ１１を出力する。この時、第３の領域ＲＥＧ３が選択され、走査線ＷＳＬ２４１〜３６０に接続されている画素回路１０１に書き込みが行われる。

（第４の領域ＲＥＧ４の選択）
デコーダ１０７は、ハイレベルのセレクト信号ＳＬＣＴ０、およびハイレベルのセレクト信号ＳＬＣＴ１が入力されると、ローレベルのセレクト信号ＳＬＣＴ００、ローレベルのセレクト信号ＳＬＣＴ０１、ローレベルのセレクト信号ＳＬＣＴ１０、およびハイレベルのセレクト信号ＳＬＣＴ１１を出力する。この時、第４の領域ＲＥＧ４が選択され、走査線ＷＳＬ３６１〜４８０に接続されている画素回路１０１に書き込みが行われる。

駆動線ＤＳＬ１〜ＤＳＬ４８０は、論理回路Ｌ１〜Ｌ４８０からの信号が伝搬される。

本垂直スキャナ１０４ａの動作について、図１７を参照しながら説明する。

図１７は、本構成例に係る垂直スキャナ１０４ａのタイミングチャートである。図１７（ａ）はクロック信号ＣＬＫを、図１７（ｂ）はスタート信号ＳＣＬＫを、図１７（ｃ）はセレクト信号ＳＬＣＴ０を、図１７（ｄ）はセレクト信号ＳＬＣＴ１を、図１７（ｅ）はセレクト信号ＳＬＣＴ００を、図１７（ｆ）はセレクト信号ＳＬＣＴ０１を、図１７（ｇ）はセレクト信号ＳＬＣＴ１０を、図１７（ｈ）はセレクト信号ＳＬＣＴ１１を、図１７（ｉ）〜（ｐ）は、走査線ＷＳＬ１〜ＷＳＬ３６２に伝搬される走査信号を、図１７（ｑ）〜（ｘ）は、駆動線ＤＳＬ１〜ＤＳＬ３６２に伝搬される駆動信号をそれぞれ示す。なお、図１７に示す走査信号および駆動信号は、一部のみ図示している。

走査線ＷＳＬ１〜ＷＳＬ４８０には１フィールド期間中に１回のオン・オフの走査信号が伝搬され、駆動線ＤＳＬ１〜ＤＳＬ４８０には１フィールド期間中に４回のオン・オフの駆動信号が出力されるものとする。なお、はじめシフトレジスタＳＲ１〜ＳＲ４８０の入出力信号はローレベルにあるとする。

図１７（ａ）に図示するように、シフトレジスタＳＲ１〜ＳＲ４８０には同一周期のクロック信号ＣＬＫがそれぞれ入力される。また、図１７（ｂ）に図示するように、初段のシフトレジスタＳＲ１に、走査信号の周期が発光素子１１６の発光周期の４倍であるスタート信号ＳＣＬＫが入力される。

図１７（ｃ）に図示するように、セレクト信号ＳＬＣＴ０には、スタート信号ＳＣＬＫの２倍周期の信号が伝搬され、図１７（ｄ）に図示するように、セレクト信号ＳＬＣＴ１には、スタート信号ＳＣＬＫの４倍周期の信号が伝搬される。

そして、図１７（ｅ）〜（ｈ）に図示するように、デコーダ１０７は、セレクト信号ＳＬＣＴ０およびセレクト信号ＳＬＣＴ１の信号レベルに応じたセレクト信号ＳＬＣＴ００、ＳＬＣＴ０１、ＳＬＣＴ１０、およびＳＬＣＴ１１を出力する。

第２構成例では、デコーダ１０７が第１の領域ＲＥＧ１から第４の領域ＲＥＧ４まで順に選択し、第１構成例と同様に、クロック信号ＣＬＫと同期させながら、垂直スキャナ１０４ａが走査方向にスキャンする。

図１７（ｉ）に示すような第１のクロック信号ＣＬＫの立ち上がりで発生した走査信号は、クロック信号ＣＬＫに同期して、図１７（ｊ）〜（ｐ）に示すように順にシフトされ、画素回路１０１の書き込みを行う。

また、図１７（ｑ）に示すような第２のクロック信号ＣＬＫの立ち上がりで発生した駆動信号は、クロック信号ＣＬＫに同期して図１７（ｒ）〜（ｘ）に示すように順にシフトされ、発光素子１１６が１フィールド期間に４回発光する。

また、本構成例において、いずれのタイミングでも、セレクト信号ＳＬＣＴ００、ＳＬＣＴ０１、ＳＬＣＴ１０、およびＳＬＣＴ１１は、いずれかのセレクト信号が１度ハイレベルを保持するような信号周期を有しているが、セレクト信号ＳＬＣＴ００、ＳＬＣＴ０１、ＳＬＣＴ１０、およびＳＬＣＴ１１のいずれかが２度ハイレベルを保持するような信号周期を有していてもよい。

また、本構成例において、走査信号に関してのみ、４分割のセレクト信号ＳＬＣＴ００、０１、１０、１１を設けている。駆動信号に関しても３分割のセレクト信号を設けることにより、走査信号の走査周期が駆動信号の駆動周期の４／３倍などの非整数倍とすることができる。

また、第１構成例および第２構成例において、駆動線ＤＳＬ１〜ＤＳＬ２４４の駆動信号は、走査線ＷＳＬ１〜ＷＳＬ２４４の走査信号の２倍または４倍の周波数である。駆動線ＤＳＬ１〜ＤＳＬ２４４の駆動信号が、走査線ＷＳＬ１〜ＷＳＬ２４４の走査信号の２倍または４倍の周波数の信号と、走査線ＷＳＬ１〜ＷＳＬ２４４の走査信号の１倍の周波数の信号との論理和で表されるなど複数の周波数成分を持つ場合は、セレクト信号で領域を選択した後に、再度、論理回路によって信号の合成を行ってもよい。

以上に述べた第１構成例および第２構成例により、走査信号と駆動信号の周期が異なっていても、垂直スキャナの領域を走査線方向に分割し、領域を取捨選択することで、同一クロック周期でのスキャンが実行できる。

本発明によれば、同一クロックで異なる周期を有する複数の垂直スキャナ信号の転送を、同一のシフトレジスタを共有できる。このため、高画質でフリッカの起こらない有機ＥＬディスプレイを提供できる。また、シフトレジスタの共有ができるため、有機ＥＬディスプレイの小型化、低消費電力化、入力信号の削減が実現できる。

一般的な有機ＥＬ表示装置の構成を示すブロック図である。 図１の画素回路の第１の一構成例を示す回路図である。 図１の画素回路の第２の一構成例を示す回路図である。 図３の回路の駆動方法を説明するためのタイミングチャートである。 一般的な有機ＥＬ表示装置と垂直スキャナの一構成例を示すブロック図である。 図５の垂直スキャナの動作を説明するためのタイミングチャートである。 一般的な有機ＥＬ表示装置と垂直スキャナの第２の構成の一例を示すブロック図である。 垂直スキャナのタイミングチャートである。 本実施形態に係る有機ＥＬ表示装置の一構成例を示すブロック図である。 本実施形態に係る画素回路の具体的な一構成例を示す回路図である。 本発明に係る垂直スキャナの第１構成例を示すブロック図である。 本構成例に係る垂直スキャナの回路構成の一例を示す図である。 本構成例に係るシフトレジスタの等価モデルを示す一例の図である。 図１３に示すシフトレジスタのタイミングチャートである。 本構成例に係る垂直スキャナのタイミングチャートである。 本発明に係る垂直スキャナの第２構成例を示すブロック図である。 本構成例に係る垂直スキャナのタイミングチャートである。

符号の説明

１００…表示装置、１０１…画素回路、１０２…画素アレイ部、１０３…水平セレクタ、１０４、１０４ａ…垂直スキャナ、１０５…第１のオートゼロ回路、１０６…第２のオートゼロ回路、１０７…デコーダ、１１１〜１１５…ＴＦＴ、１１６…発光素子、１２２…ＡＮＤゲート、１２３…インバータ、１２４…出力バッファ、１０４１、１０４２…インバータ、１０４３、１０４３ａ…ＡＮＤゲート、ＡＺＬ１…第１のオートゼロ線、ＡＺＬ２…第２のオートゼロ線、Ｃ１１１…キャパシタ、ＣＫ…クロック入力端子、ＣＬＫ…クロック信号、ＤＳＬ…駆動線、ＤＴＬ…データ線、ＩＮ…入力端子、ＩＮＳ…入力信号、Ｌ１〜４８０…論理回路、ＲＥＧ１…第１の領域、ＲＥＧ２…第２の領域、ＲＥＧ３…第３の領域、ＲＥＧ４…第４の領域、ＳＣＬＫ…スタート信号、ＳＬＣＴ０、１…セレクト信号、ＳＬＣＴＬ１…第１のセレクト信号線、ＳＬＣＴＬ２…第２のセレクト信号線、ＳＲ１〜４８０…シフトレジスタ、ＶＳＳ２…固定電位、Ｖｓｓ１…所定電位、ＷＳＬ１〜４８０…走査線、ＳＬＣＴ００、ＳＬＣＴ０１、ＳＬＣＴ１０、ＳＬＣＴ１１…セレクト信号、ＳＬＣＴＬ００…第１のセレクト信号線、ＳＬＣＴＬ０１…第２のセレクト信号線、ＳＬＣＴＬ１０…第３のセレクト信号線、ＳＬＣＴＬ１１…第４のセレクト信号線、ＮＤ１１１…第１のノード、ＮＤ１１２…第２のノード、ＮＤｉ…ノード、１１６…発光素子
ＯＵＴ…出力端子、ＯＵＴＳ…出力信号、ＸＣＫ…反転クロック入力端子、ＸＣＬＫ…反転クロック信号。

Claims (5)

1. 所定周期の駆動信号を受けて開閉が制御される複数のスイッチを有する複数の画素回路と、
   上記各スイッチの開閉状態を制御する駆動回路と、
   を有し、
   上記駆動回路は、上記画素回路を走査しながら、上記各スイッチを各々独立した周期で開閉する
   表示装置。
2. 上記駆動回路は、上記複数の画素が走査方向に所望する複数の領域に分割され、上記分割された各領域を、セレクト信号により上記分割された所望する領域のみを選択する
   請求項１の表示装置。
3. 上記各画素回路は、少なくとも、
   第１の周期で制御される第１の駆動線に接続された第１のスイッチと、
   第２の周期で制御される第２の駆動線に接続された第２のスイッチと、
   を有し、
   上記駆動回路は、
   各々が直列に接続された複数のシフトレジスタと、
   を有し、
   上記各シフトレジスタは直列に接続され、上記各シフトレジスタの第１入力に所定周期のクロック信号が入力され、上記初段のシフトレジスタの第２入力に所定周期の信号が入力され、
   上記駆動回路は、上記セレクト信号により上記分割された領域を順次選択し、上記各シフトレジスタの入出力状態により、上記第１のスイッチと上記第２のスイッチをそれぞれ第１周期と第２周期で制御する
   請求項１記載の表示装置。
4. 上記画素回路は、
   電気光学素子と、
   書き込み信号によって、上記電気光学素子を発光駆動するための駆動トランジスタと、
   第１の走査信号により開閉される第１のスイッチと、
   第２の走査信号により開閉され、上記書き込み信号を上記駆動信号の制御端子に供給する第２のスイッチと、を少なくとも含み、
   上記駆動回路は、
   第１のスイッチの開閉周期より第２の開閉周期を長く設定して駆動する
   請求項１記載の表示装置。
5. 所定周期の駆動信号を受けて開閉が制御される複数のスイッチを有する複数の画素回路を有する表示装置の駆動方法であって、
   上記画素回路を所定周期で走査しながら、上記各スイッチを各々独立した周期で開閉制御する
   表示装置の駆動方法。

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