JP2008085711A - Ｄ／ａコンバータ - Google Patents

Abstract

【課題】Ｄ／Ａコンバータの構成を簡略化する。
【解決手段】入力デジタル信号の上位ｍビットの信号により、抵抗ストリング１０からの出力を選択して下位ｎビットの分の幅を持つ一対のアナログ信号ＶＨ、ＶＬに変換する。このＶＨ、ＶＬを抵抗ストリング２２で分割し、下位ｎビットの信号に応じて選択されたアナログ信号に変換することにより、ｎ＋ｍ（ｎ，ｍは両方とも２以上の整数）ビットの入力デジタル信号をアナログ信号に変換する。
【選択図】図２

Description

入力デジタル信号をアナログ信号に変換するＤ／Ａコンバータに関する。

従来より、デジタル信号をアナログ信号に変換するＤ／Ａコンバータが知られている。各種信号処理をデジタル処理で行う場合が多く、負荷を駆動するドライバー回路などに多く利用されている。例えば、液晶表示装置（ＬＣＤ）においても、ドライバー回路において、デジタル映像信号を各画素の液晶駆動用のアナログ信号に変換するＤ／Ａコンバータが利用されている。

ここで、ＬＣＤの表示は、より解像度の高いものになってきており、映像信号のビット数も大きくなってきている。すなわち、６ビット程度であったものが、８ビットになり、最近では１０ビットの映像信号も採用されるようになってきている。さらに、画素数も増大してきており、１行の画素を複数チャネルに分割して並列して駆動する必要があり、そのチャネル数も、１０チャネル以上の場合も増えてきている。

特開２００１−２８２１６４号公報 特開２００１−３５６７４６号公報

このような解像度の高いドライバー回路のＤ／Ａコンバータは、その回路規模が大きくなってしまう。例えば、１０ビットのデジタル信号を抵抗ストリングでアナログ信号に変換する場合には、２¹⁰＝１０２４本の抵抗が必要となり、それぞれの階調のアナログ信号を取り出す階調線およびこれに対応するセレクタが必要になる。

表示部に対する周辺の領域はできるだけ少なくしたいという要求があり、列方向の長さを短くしたいという要求がある。特に、ドライバー回路を別のＩＣ（集積回路）チップとして形成し、ＬＣＤの基板上にＣＯＧ（チップ・オン・グラス）で搭載する場合には、チップを細長にしたいという要求が大きい。

本発明は、ｎ＋ｍ（ｎ，ｍは両方とも２以上の整数）ビットの入力デジタル信号をアナログ信号に変換するＤ／Ａコンバータであって、抵抗ストリングからなり、前記入力デジタル信号の上位ｍビットの信号をこの上位ｍビット分の信号に対応し、下位ｎビットの分の幅を持つ一対のアナログ信号に変換する上位変換部と、抵抗ストリングからなり、前記上位変換部からの一対の出力を分割し、下位ｎビットの信号に応じて選択されたアナログ信号に変換する下位変換部と、を有することを特徴とする。

また、前記上位変換部の一対の出力をそれぞれ安定化させる一対のバッファアンプを有することが好適である。

また、前記上位変換部は、ｎより大きいｐビット分の幅を持つ一対のアナログ信号を出力し、前記下位変換部は、ｐビット分の変換幅の中のｎビット分に対応する部分を利用してｎビットの信号に基づき出力を選択することが好適である。

また、前記入力デジタル信号が動作保証範囲外の大きい値または小さい値である場合に、前記下位変換部において、ｎビットに対応する以外の部分を利用して出力することが好適である。

また、前記下位変換部は、同一構成のものが複数設けられ、入力デジタル信号と別に供給される補正ビットに応じていずれかの出力が選択されることが好適である。

本発明によれば、入力信号の上位ビット分と、下位ビット分に抵抗ストリングを分割するため、トータルとしての抵抗本数を減少することができる。そこで、回路を集積した際にチップを細長形状にしやすくなる。

また、上位変換部の出力を大きめにとり、下位変換部において、必要より大きめのビット対応の抵抗ストリングを利用することで、抵抗ストリングを分割したことによる誤差の発生を小さくすることができる。

以下、本発明の実施形態について、図面に基づいて説明する。

「実施形態の構成」
図１は、実施形態に係るＤ／Ａコンバータの概略構成を示す図である。このＤ／Ａコンバータは、１０ビットのデジタル信号をアナログ信号に変換するもので、複数（ｎ）チャネルの入出力を有している。

まず、１０ビットの入力デジタル信号は、上位８ビットと、下位２ビットに分割されて入力されてくる。

抵抗ストリング１０は、２５６個の抵抗の直列接続からなり、一端は電源に接続され、他端はグランドに接続されている。従って、抵抗ストリング１０の各抵抗の端部である０〜２５６の２５７個の電圧取り出し点から２５６種類の電圧が得られる。この抵抗ストリング１０の２５６個の電圧取り出し点には、ｎ個のセレクタ１２（１２−１〜１２−ｎ）が接続されている。

そして、各セレクタ１２には、入力デジタル信号の上位８ビットが入力され、この入力信号によりどの２つの電圧取り出し点からの電圧を出力するかが決定される。各セレクタ１２は、入力デジタル信号によって決定される１つの抵抗の両端電圧を選択して出力する。即ち、入力デジタル信号の上位８ビットで決定される電圧取出し点及びその１つ上の電圧取出し点から得られる電圧が選択された両端電圧である。なお、後述するように、所定の複数の抵抗の直列接続の両端電圧を出力するようにしてもよい。

各セレクタ１２の一対の出力ＶＨ、ＶＬは、それぞれバッファアンプ１４Ｈ、１４Ｌにおいて、安定化されて２ビットＤ／Ａコンバータ１６（１６−１〜１６−ｎ）に供給される。この２ビットＤ／Ａコンバータ１６には、入力デジタル信号の下位２ビットが入力されており、入力されてくるＶＨ、ＶＬから４つの電圧を生成し、その内の１つを下位２ビットの入力信号に応じて、選択して出力する。このために、Ｄ／Ａコンバータ１６は４本の抵抗を有し、ＶＨまたはＶＬのいずれかを含む４種類の電圧の内の１つを選択する。本実施形態では、ＶＬを選択したが、ＶＨを選択してもよい。

図２には、セレクタ１２および２ビットＤ／Ａコンバータ１６の構成も示してある。抵抗ストリング１０の各抵抗の両端の電圧取り出し点には、Ｈ用およびＬ用の２つのスイッチ２０Ｈ，２０Ｌがそれぞれ接続されている。また、抵抗ストリング１０の最上位の抵抗の上側にはＨ用のスイッチ２０Ｈのみ、最下位の下側には、Ｌ用のスイッチ２０Ｌのみが接続されている。そして、入力されてくる上位８ビットデータによって、１つのＬ用スイッチ２０Ｌとその上のＨ用スイッチ２０Ｈが選択されることで、上位８ビットデータについて、その上位８ビットで特定される範囲を示す出力であるＶＬ、ＶＨが出力される。

また、２ビットＤ／Ａコンバータ１６は、４つの抵抗の直列接続からなる抵抗ストリング２２とセレクタ２４からなっており、ＶＬおよび４つの抵抗同士の接続点がそれぞれセレクタ２４のスイッチ２６に接続され、４つのスイッチ２６を介し出力端に接続されている。そして、スイッチ２６のオンオフは、下位２ビットによって制御される。すなわち、下位２ビットデータの０〜３によって、スイッチ２６の中の１つが選択されオンされ、下位２ビットに対応した電圧が出力される。

上述のように、２ビットＤ／Ａコンバータ１６には、上位８ビットに対応した電圧ＶＨ、ＶＬが供給されており、その電圧ＶＨ、ＶＬ間の下位２ビットによって特定される電圧が出力される。従って、全体として１０ビットのデータに応じたアナログ電圧が出力されることになり、１０ビットのＤ／Ａ変換が行われる。

このように、本実施形態では、８ビットの抵抗ストリング１０と、２ビットの抵抗ストリング２２を利用することで１０ビットのＤ／Ａ変換を行うことができ、２５６＋４＝２６０本の抵抗により、１０ビットのデジタルデータについてのＤ／Ａ変換が可能になる。このように、抵抗ストリングに用いる抵抗数を少なくすることで、Ｄ／Ａコンバータの幅を小さくすることができる。

「他の実施形態の構成」
図３には、他の実施形態の構成が示されている。この例では、抵抗ストリング１０のセレクタ１２において、それぞれ８つだけ離れたものを選択する。すなわち、上位８ビットで決定される電圧取り出し点から８つ上の取り出し点のスイッチ及び８つ下の取り出し点のスイッチを選択して、選択された電圧をそれぞれＶＨ、ＶＬとする。

そして、２ビットＤ／Ａコンバータ１６は、６４本の抵抗からなる抵抗ストリング２２を有している。この抵抗ストリング２２には、下３２本の抵抗の下側接続点にはＮＭＯＳのスイッチ２６Ｎが接続されており、上２８本の抵抗の下側接続点にはＰＭＯＳのスイッチ２６Ｐが接続されている。そして中間４本の抵抗の下側接続点にはＣＭＯＳのスイッチ２６Ｃが接続されている。

ここで、１０ビットの入力デジタルデータが、０〜３１の範囲の場合には、抵抗ストリング１０においてＬ用スイッチ２０Ｌとして、該当するものより８つ下のスイッチ２０Ｌを選択することができない。そこで、そのようなデータの場合、１０ビットの入力デジタルデータが３２の場合と同様のＬ用スイッチ２０Ｌ、Ｈ用スイッチ２０Ｈを選択するとともにそのデータに対応して下の３２個のＮＭＯＳのスイッチ２６Ｎのいずれか１つが選択される。また、１０ビットの入力デジタルデータが９９２〜１０２３に対しては、１０ビットの入力デジタルデータが９９１の場合と同様の２０Ｌ、２０Ｈを選択するとともにそのデータに対応して４個のＣＭＯＳのスイッチ２６Ｃ及び上の２８個のＰＭＯＳのスイッチ２６Ｐのいずれか１つが選択される。

一方、１０ビットの入力デジタルデータが３２〜９９１の場合には、通常通り、４つのＣＭＯＳのスイッチ２６Ｃのいずれか１つが選択される。すなわち、通常の場合には、入力データの下位２ビットによって、ＣＭＯＳのスイッチ２６Ｃのいずれか１つが選択されて、下位２ビットについてのＤ／Ａ変換が行われ、出力に１０ビットデジタルデータについてのＤ／Ａ変換出力が得られる。

このように、抵抗ストリング１０の出力として、隣接するスイッチ２０Ｈ、２０Ｌではなく、その範囲を広げることにより、出力ＶＨ、ＶＬにおける誤差を比較的小さくして、精度のよいＤ／Ａ変換が行える。また、抵抗ストリング２２においては、通常は、中央の４つの抵抗が利用され、ここにＣＭＯＳのスイッチ２６Ｃを採用することで精度のよい電圧取り出しが行える。

また、上側の２８個および下側の３２個の出力は、中央の４つの出力よりＤ／Ａ変換の精度が悪くなる。そこで、本構成例では、上側および下側の出力を１０ビットＤ／Ａ変換における通常の動作保証範囲外に割り当ててある。もちろん、上側の２８個及び下側の３２個の出力もＣＭＯＳスイッチとすることもできる。

なお、上側に２８個、下側に３２個の抵抗を追加するように構成したが、１６，８，４個などを採用してもよい。

「補正データを利用する構成」
図４には、さらに他の実施形態の構成が示されている。この例では、４つの補正用レジスタ３０が設けられている。そして、抵抗ストリング２２は、入力データの下位２ビットにより選択されるスイッチ２６を１６個有している。すなわち、上述の例では、入力データの下位２ビットによって選択されるのは通常中央の４つの抵抗に接続される４つのＣＭＯＳのスイッチ２６であったが、この実施例では、中央の１６個の抵抗に接続される１６個のＣＭＯＳのスイッチ２６Ｃの内４つずつが入力データの下位２ビットによって選択される。また、上から４つのスイッチ２６Ｃの出力は補正用スイッチ３２−１、次の４つのスイッチ２６の出力は補正用スイッチ３２−２、その次の４つのスイッチ２６の出力は補正用スイッチ３２−３、下の４つのスイッチ２６の出力は補正用スイッチ３２−４を介し出力される。そして、補正用スイッチ３２−１〜３２−４は、補正用レジスタ３０によって、いずれかが選択される。

このように、本実施形態では、入力データの下位２ビットによって、直列接続されている１６個の抵抗の４つおきに接続される４つのスイッチ２６Ｃが選択され、この４つのスイッチ２６の出力の内の１つが補正データによって制御される補正用スイッチ３２によって選択される。従って、２ビットの補正用データによって、入力データのＬＳＢに対する出力を４ビット分ずつずらすことができる。

「補正データを設定するための構成」
ここで、この補正データは、システムの立ち上げ時に補正用レジスタ３０に格納されるが、この補正データは、ヒューズにより個別に設定することが好適である。図５には、ヒューズを用いる補正データ設定用回路の構成が示されている。ここで、液晶表示パネルは通常複数チャネルに分割されており、各チャネルについて別々の補正データが用意される。例えば、補正データが２ビットで、液晶表示パネルが１３チャネルに分割されている場合であれば、２６ビットの補正データがヒューズによって設定されることになる。

図示の例では、補正データはｑビットであるが、ｑ＋１個のヒューズ回路５０（５０−１〜５０−ｑ＋１）が設けられている。ヒューズ回路５０は、レーザ等でヒューズを焼き切るか否かで、０，１のデータが設定されるものである。又、ヒューズ回路５０のうち、ヒューズ回路５０−ｑ＋１は、極性反転用のビットである。この極性反転ビットにより、ｑビットのヒューズ回路５０−１〜５０−ｑの内容を反転するかどうかが決定される。

ヒューズ回路５０−１〜５０−ｑ＋１には、セレクタ回路５２を介し読み出し回路５４が接続されている。読み出し回路５４は、セレクタ回路５２で選択されたヒューズ回路５０のデータを読み出すため、ヒューズ回路５０の読み出しは時分割読み出しとなる。

読み出し回路５４には、セレクタ回路５６を介し、ｑ＋１個の保持回路５８−１〜５８−ｑ＋１が接続されている。従って、読み出し回路５４で読み出されたヒューズ回路５０−１〜５０−ｑ＋１からの読み出しデータが対応する保持回路５８−１〜５８−ｑ＋１にそれぞれ格納される。

保持回路５８の出力は、極性反転回路６０に入力される。この極性反転回路６０は、極性反転ビットの内容に応じて、ｑビットのヒューズ回路５０−１〜５０−ｑからの読み出しデータをそのまままたは反転して出力する。この極性反転回路６０は、例えばｑ個の排他的論理和回路（ＥＸ−ＯＲ）を設け、各排他的論理和回路にｑビットの保持回路５８−１〜５８−ｑからの出力の１つと極性反転ビットを入力することで構成される。これによって、極性反転ビットの状態に応じて、ｑビットのヒューズ回路５０−１〜５０−ｑの読み出しデータが反転されて出力されるか、そのまま出力されるかが決定される。

そして、極性反転回路６０の出力がｑビットの補正データとして、出力される。

図６には、読み出し回路５４における読み出しタイミングを示してある。セレクタ５２，５６を順次切り替え、ヒューズ回路５０から時分割で読み出したｑ＋１ビットのデータが保持回路５８に格納される。

次に、補正データについて説明する。例えば、ヒューズの未切断状態が「１」、切断状態が「０」であって、補正データのビット数が２０ビットと仮定する。次の３つのケースを例示して説明する。
（ケース１）
補正データ：１１１１１１１１１１００１１１１００１１
１の数＝１６，０の数＝４，極性反転ビット切断＝なし。これによって、切断するビット数は、４個となる。
（ケース２）
補正データ：０００１０１１０００００１１１０１０００
１の数＝７，０の数＝１３，極性反転ビット切断＝あり。これによって、切断するビット数は、８個となる。なお、極性反転ビットがない場合には、切断するビット数は１３である。
（ケース３）
補正データ：００００００００００００００００００００
１の数＝０，０の数＝２０，極性反転ビット切断＝あり。これによって、切断するビット数は、１個となる。なお、極性反転ビットがない場合には、切断するビット数は２０である。

「全体構成」
図７は、本発明に係るＤ／Ａコンバータを用いる表示装置の全体的な概略構成、図８は、集積化駆動回路の概略レイアウトを示している。表示装置は、ＬＣＤなどの平面表示装置であり、以下では、各画素にスイッチ素子としてＴＦＴを備え画素毎の表示制御を実行するアクティブマトリクス型ＬＣＤを例に説明する。

表示装置は、ＬＣＤパネル２００と、このＬＣＤパネル２００を駆動するための回路構成を備えた集積化駆動回路１００を備える。ＬＣＤパネル２００は、それぞれ対向面側に電極が形成された一対のガラスなどの基板を貼り合わせ、間に液晶を封入して構成されている。液晶層を挟んで電極が対向する位置には画素が構成され、パネルの表示部２３０において、このような画素が複数マトリクス状に配列されている。また、画素ＴＦＴなどの画素回路を駆動するためのシフトレジスタ回路などを備えたドライバ回路をパネル上に内蔵形成する場合、パネルの一方の基板上（画素ＴＦＴなどの形成された基板上）において、図７のように、表示部２３０の周縁部に、ゲートラインを順に制御する垂直方向ドライバ（Ｖドライバ）２１０、所定タイミングでデータラインに表示データを供給するための水平方向ドライバ（Ｈドライバ）２２０が形成される。Ｖドライバ２１０は、行方向に延びるゲートラインに順次、表示部の画素ＴＦＴのオンオフを制御するための走査信号（ゲート信号）を出力する。Ｈドライバ２２０は、後述する集積化駆動回路１００から供給されるアナログ表示データの列方向に延びるデータラインに対する供給を制御する。このような制御により、オン制御された画素ＴＦＴを介して各画素の液晶及び保持容量Ｃｓにアナログ表示データに応じた電圧が印加され、画素毎に液晶の配向が制御されて表示が行われる。

ここで、集積化駆動回路１００は、ＬＣＤパネル２００の表示部２３０の周縁部に、ＣＯＧ方式により搭載され、表示部２３０の例えば行方向（水平走査方向）に沿った長尺（細長）形状を備えている。この集積化駆動回路１００は、電源回路部１１０、ロジック回路素子から構成可能なロジック部１２０、Ｄ／Ａコンバータ１８０からなるＤＡ変換部等が１チップとして集積されている。さらに、この長尺状の集積化駆動回路１００の長辺方向の中央にロジック部１２０を配置し、このロジック部１２０と隣接するように、ロジック部１２０を挟んで長辺方向の左右の領域に、電源回路部１１０及びＤＡ変換部１８０が設けられている。

図８に、表示装置の駆動制御回路の構成を示す図である。ロジック部１２０は、主として、デジタルデータを処理することが可能なロジック回路素子（論理回路素子）などで構成され、表示データ処理部１２２、タイミング信号作成部１２４、ＣＰＵインターフェース（ＣＰＵ／ＩＦ）１２６、レジスタ設定部１２８を備える。表示データ処理部１２２は、外部からのカラー映像信号をＬＣＤパネルでの表示に適した表示信号にするための信号処理回路であり、外部から供給される例えばシリアルデジタル映像信号をパラレル信号に変換し、信号の種類に応じてマトリクス変換や間引き処理などを行い、また、γ補正などの画質調整処理を実行し、得られた処理済みのＲ，Ｇ，Ｂデジタル表示データを後述するＤＡ変換部１８０に出力する。

タイミング信号作成部１２４は、外部から供給されるドットクロック（DOTCLK）、同期信号（Hsync、Vsync）などに基づいて、Ｈ方向、Ｖ方向のクロックＣＫＨ、ＣＫＶ、水平、垂直スタート信号ＳＴＨ、ＳＴＶ等、Ｖドライバ２１０、Ｈドライバ２２０等で必要な各種タイミング信号を作成する。また、電源回路部１１０でパネルで用いる電源を作成するために必要な電源用クロック信号を作成する。さらに、ＬＣＤパネル２００では、液晶を交流駆動する必要があることから、表示データの極性を周期的に反転するための極性反転タイミング信号を作成し、これをＤＡ変換部１８０及びＶＣＯＭ出力部１８４に供給する。

ＣＰＵ／ＩＦ１２６は、ＬＣＤパネル２００を搭載する機器の図示しないＣＰＵ等から命令を受け取ってこれを解析し、レジスタ設定部１２８に供給する。レジスタ設定部１２８は、ＣＰＵからの命令を保持し、その内容に応じた制御信号をタイミング信号作成部１２４に供給する。なお、ＣＰＵから送出される命令としては、表示パネルでの表示位置の調整命令やコントラスト調整命令、或いはパワーセーブ制御命令等が存在する。

ＤＡ変換部１８０は、抵抗ストリング型の変換器を採用することができ、上記表示データ処理部１２２から出力されるＲ，Ｇ，Ｂデジタル表示データ信号に応じた電圧値のＲ，Ｇ，Ｂアナログ表示データに変換する。得られたアナログ表示データは、この集積化駆動回路１００の出力段に設けられた図示しないアンプを介し、ＬＣＤパネル２００の上記データラインに供給される。

ＶＣＯＭ出力部１８４は、ＬＣＤパネル２００の画素毎に個別の画素電極に対し、液晶層を挟んで対向配置される共通電極に供給する共通電極信号ＶＣＯＭ等を作成して出力する。そして、この共通電極の電位についても周期的に極性反転する駆動方式を採用しており、ＶＣＯＭ出力部１８４は、上記タイミング信号作成部１２４からの極性反転信号を受け、周期的に共通電極信号ＶＣＯＭの極性を反転している。なお、このＶＣＯＭ出力部１８４は、集積化駆動回路１００の中で、電源回路部１１０とは反対側でＤＡ変換部１８０と同じ側の領域に設けられており、ＤＡ変換部１８０と共に、ＬＣＤパネル２００へのアナログ電圧出力部（主としてＨドライバ、Ｖドライバへのドライバ出力部）を構成している。

電源回路部（ＤＣ／ＤＣ変換部）１１０は、チャージポンプ回路やスイッチングレギュレータ等から構成することができ、タイミング信号作成部１２４からの電源用クロック信号を用いて、３Ｖ程度の外部電源から、例えばＬＣＤパネル２００において必要とされるゲート信号のオン、オフレベルや、保持容量Ｃｓの制御電位レベルなどに用いられる高電圧（一例として８．５Ｖ）を発生し、これをパネル２００に供給する。

そして、ＤＡ変換部のＤ／Ａコンバータの抵抗ストリングを上述の実施形態のような２分割の構成とすることで、チップを細長長尺化することが容易となる。

実施形態の構成を示す図である。 実施形態の詳細構成を示す図である。 他の実施形態の構成を示す図である。 補正データによる補正の構成を示す図である。 ヒューズ回路を用いる補正の構成を示す図である。 ヒューズ回路の読み出しを説明する図である。 液晶表示装置に適用した構成を示す図である。 表示装置の駆動制御回路の構成を示す図である。

符号の説明

１０，２２ 抵抗ストリング、１２，２４ セレクタ、１４ バッファアンプ、１６，１８ Ｄ／Ａコンバータ、２０，２６ スイッチ、３０ 補正用レジスタ、３２ 補正用スイッチ、５０ ヒューズ回路、５２，５６ セレクタ回路、５４ 読み出し回路、５８ 保持回路、６０ 極性反転回路、１００ 集積化駆動回路、１１０ 電源回路部、１２０ ロジック部、１２２ 表示データ処理部、１２４ タイミング信号作成部、１２８ レジスタ設定部、１８４ 出力部、２００ パネル、２１０，２２０ ドライバ、２３０ 表示部。

Claims (5)

1. ｎ＋ｍ（ｎ，ｍは両方とも２以上の整数）ビットの入力デジタル信号をアナログ信号に変換するＤ／Ａコンバータであって、
   抵抗ストリングからなり、前記入力デジタル信号の上位ｍビットの信号をこの上位ｍビット分の信号に対応し、下位ｎビットの分の幅を持つ一対のアナログ信号に変換する上位変換部と、
   抵抗ストリングからなり、前記上位変換部からの一対の出力を分割し、下位ｎビットの信号に応じて選択されたアナログ信号に変換する下位変換部と、
   を有することを特徴とするＤ／Ａコンバータ。
2. 請求項１に記載のＤ／Ａコンバータにおいて、
   前記上位変換部の一対の出力をそれぞれ安定化させる一対のバッファアンプを有することを特徴とするＤ／Ａコンバータ。
3. 請求項１または２に記載のＤ／Ａコンバータにおいて、
   前記上位変換部は、ｎより大きいｐビット分の幅を持つ一対のアナログ信号を出力し、
   前記下位変換部は、ｐ（ｐは２以上の整数）ビット分の変換幅の中のｎビット分に対応する部分を利用してｎビットの信号に基づき出力を選択することを特徴とするＤ／Ａコンバータ。
4. 請求項３に記載のＤ／Ａコンバータにおいて、
   前記入力デジタル信号が動作保証範囲外の大きい値または小さい値である場合に、前記下位変換部において、ｎビットに対応する以外の部分を利用して出力することを特徴とするＤ／Ａコンバータ。
5. 請求項１〜４のいずれか１つに記載のＤ／Ａコンバータにおいて、
   前記下位変換部は、同一構成のものが複数設けられ、入力デジタル信号と別に供給される補正ビットに応じていずれかの出力が選択されることを特徴とするＤ／Ａコンバータ。

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