KR20120001895A - 이미지 센서 및 이를 포함하는 패키지 - Google Patents

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Abstract

이미지 센서 및 이를 포함하는 패키지가 제공된다. 이미지 센서는 수직적으로 적층된 복수의 배선들을 포함하는 배선층, 컬러 필터들 및 마이크로 렌즈들을 포함하는 광 투과층, 광전 변환 소자들을 포함하면서 상기 배선층과 상기 광 투과층 사이에 배치되는 반도체층 및 광 투과층과 상기 반도체층 사이에 배치되는 차광 패턴을 포함하되, 광 투과층에 인접한 반도체층의 표면은 배선층을 향해 리세스된 리세스 영역을 정의하고, 차광 패턴은 리세스 영역에 형성되고, 광전 변환 소자들 중의 일부는 차광 패턴과 배선층 사이의 반도체층에 형성된다.

Description

이미지 센서 및 이를 포함하는 패키지{An image sensor and package comprising the same}
본 발명은 이미지 센서 및 이미지 센서가 집적된 패키지에 관한 것으로서, 보다 상세하게는 차광 패턴을 포함하는 이미지 센서 및 그 패키지에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시킨다. 최근들어 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대하고 있다.
이미지 센서로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이 중, CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 또한, CMOS 이미지 센서는 CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 따라서, CMOS 이미지 센서는 기술 개발과 함께 고해상도가 구현 가능함에 따라 그 사용이 급격히 늘어나고 있다.
본원 발명이 해결하고자 하는 과제는 광학적 특성이 보다 향상된 이미지 센서를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 광학적 특성이 보다 향상된 이미지 센서가 집적된 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서는 수직적으로 적층된 복수의 배선들을 포함하는 배선층, 컬러 필터들 및 마이크로 렌즈들을 포함하는 광 투과층, 광전 변환 소자들을 포함하면서 상기 배선층과 상기 광 투과층 사이에 배치되는 반도체층 및 광 투과층과 상기 반도체층 사이에 배치되는 차광 패턴을 포함하되, 광 투과층에 인접한 반도체층의 표면은 배선층을 향해 리세스된 리세스 영역을 정의하고, 차광 패턴은 리세스 영역에 형성되고, 광전 변환 소자들 중의 일부는 차광 패턴과 배선층 사이의 반도체층에 형성된다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 이미지 센서는
복수의 배선들을 포함하는 배선층, 컬러 필터들 및 마이크로 렌즈들을 포함하는 광 투과층, 배선층과 광 투과층 사이에 배치되고, 액티브 픽셀 센서들 및 기준 픽셀 센서들이 형성된 반도체층 및 광 투과층과 기준 픽셀 센서들 사이에 배치된 차광 패턴을 포함하되, 배선층과 차광 패턴 사이의 거리는 상기 배선층과 상기 광 투과층 사이의 거리보다 작다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 센서 패키지는 접속 단자들을 포함하는 배선 기판, 배선 기판의 상부면 상에 집적된 이미지 센서 칩을 포함하되, 이미지 센서 칩은, 복수의 배선들을 포함하는 배선층, 컬러 필터들 및 마이크로 렌즈들을 포함하는 광 투과층, 배선층과 광 투과층 사이에 배치되고, 액티브 픽셀 센서들 및 기준 픽셀 센서들이 형성된 반도체층 및 광 투과층과 기준 픽셀 센서들 사이에 배치된 차광 패턴을 포함하되, 배선층과 상기 차광 패턴 사이의 거리는 상기 배선층과 상기 광 투과층 사이의 거리보다 작다.
본 발명의 실시예들에 따르면, 광전 변환 소자로의 빛이 입사되는 것을 차단하는 차광 패턴이 반도체 기판의 리세스 영역 내에 형성된다. 이에 따라, 광 투과 소자들(예를 들어, 컬러 필터 및 마이크로 렌즈)이 평탄화된 반도체 기판 상에 형성될 수 있다.
즉, 마이크로 렌즈들이 경사진 면 상에 형성되어 입사광이 차광 패턴 하부의 광전 변환 소자들로 입사되는 것을 방지할 수 있다. 이에 따라, 차광 영역에 형성된 기준 픽셀 센서들에서 출력되는 전기적 신호의 정확성이 떨어져 이미지 센서에서 감지된 이미지가 왜곡되는 것을 개선할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 APS 어레이의 간략 회로도이다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀의 회로도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 이미지 센서의 개략적인 평면도들이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 개략적인 단면도들이다.
도 8 내지 도 12는 본 발명의 일 실시예에 따른 이미지 센서의 단면도들로서, 도 4의 Ⅰ-Ⅰ'선을 따라 자른 단면을 나타낸다.
도 13은 본 발명의 다른 실시예에 따른 이미지 센서의 개략적인 평면도이다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 이미지 센서의 단면도들로서, 도 13의 Ⅱ-Ⅱ'선을 따라 자른 단면을 나타낸다.
도 16은 본 발명의 실시예들에 따른 이미지 센서가 집적된 패키지를 나타내는 단면도이다.
도 17은 본 발명의 실시예들에 따른 이미지 센서가 집적된 또 다른 패키지를 나타내는 평면도이다.
도 18은 도 17의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다.
도 19 내지 도 25는 본 발명의 실시예들에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 26은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 프로세서 기반 시스템을 나타내는 개략적 블록도이다.
도 27은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 장치의 일 예를 보여주는 사시도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포한한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다. 도 2는 본 발명의 실시예들에 따른 이미지 센서의 센서 어레이의 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 액티브 픽셀 센서 어레이(Active Pixel Sensor(APS) Array; 10), 행 디코더(row decoder; 20), 행 드라이버(row driver; 30), 열 디코더(column decoder; 40), 타이밍 발생기(timing generator; 50), 상관 이중 샘플러(CDS: Correlated Double Sampler; 60), 아날로그 디지털 컨버터(ADC: Analog to Digital Converter; 70) 및 입출력 버퍼(I/O buffer; 80)를 포함한다.
APS 어레이(10)는 도 2에 도시된 것처럼, 빛이 입사된 수광 영역(a, light receiving region)과 빛이 입사되지 않는 차광 영역(b; light shielding region)을 포함하며, 단위 픽셀들이 2차원적으로 배열된다. 수광 영역(a)의 단위 픽셀들(즉, 액티브 픽셀 센서들(10a))은 입사광을 전기적 신호로 변환하며, 차광 영역(b)의 단위 픽셀들(즉, 기준 픽셀 센서들(10b))은 빛이 입사되지 않는 단위 픽셀에서 발생되는 전기적 신호를 출력한다. 또한, 수광 영역(a) 및 차광 영역(b)의 단위 픽셀들은 행 드라이버(50)로부터 제공된 행 선택 신호(Row SEL), 리셋 신호(Rx) 및 전하 전송 신호(Tx)와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, APS 어레이(10)에서 생성된 전기적 신호는 상관 이중 샘플러(50)에 제공된다.
행 드라이버(30)는 행 디코더(20)에서 디코딩된 결과에 따라 복수의 단위 픽셀들을 구동하기 위한 복수의 구동 신호들을 APS 어레이(10)로 제공한다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 구동 신호들 각 행별로 픽셀들에 제공될 수 있다.
타이밍 발생기(50)는 행 디코더(20) 및 열 디코더(40)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
상관 이중 샘플러(60)는 APS 어레이(10)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링한다. 상관 이중 샘플러(60)는 특정한 잡음 레벨(noise level)과 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(70)는 상관 이중 샘플러(60)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
입출력 버퍼(80)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(40)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 디지털 신호를 출력한다.
도 3은 본 발명의 실시예들에 따른 이미지 센서의 단위 픽셀을 나타내는 회로도이다.
도 3을 참조하면, 단위 픽셀은 입사광을 전기적 신호로 변환하는 광전 변환 소자(PD)와, 광전변환소자(PD)에서 생성된 전기적 신호를 독출하는 독출 소자들을 포함한다. 독출 소자들로는 전하 전송(transfer) 소자(TG), 리셋(reset) 소자(RG), 드라이브(drive) 소자(DG), 선택(select) 소자(SG) 등이 포함될 수 있다. 또한, 전하 전송 소자(TG), 리셋 소자(RG), 선택 소자(SG)의 구동 신호 라인들(Tx, Rx)과 행 선택 라인(ROW SEL)은 동일한 행에 포함된 단위 픽셀들에 공통으로 연결된다.
보다 상세히 설명하면, 광전 변환 소자(PD)는 입사광에 대응하는 전하를 생성 및 축적할 수 있다. 예를 들어, 광전변환소자(PD)로는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 가능하다. 광전변환소자(PD)는 축적된 전하들을 플로팅 확산 영역(FD; Floating Diffusion region)으로 전달하는 전하 전송 소자(TG)와 연결된다.
플로팅 확산 영역(FD)은 광전변환소자(PD)에서 축적된 전하를 전송받는다. 플로팅 확산 영역(FD)은 기생 커패시턴스를 갖고 있기 때문에, 전하가 누적적으로 저장된다. 또한, 플로팅 확산 영역(FD)은 드라이브 소자(DG)와 전기적으로 연결되어 있어, 드라이브 소자(DG)를 제어한다.
전하 전송 소자(TG)는 광전변환소자(PD)에서 플로팅 확산 영역(FD)으로 전하를 전송한다. 전하 전송 소자(TG)는 일반적으로 1개의 트랜지스터로 이루어지며, 전하 전송 신호(TX)에 의해 제어된다.
리셋 소자(RG)는 플로팅 확산 영역(FD)을 주기적으로 리셋시키며, 리셋 신호(Rx)에 의해 제어된다. 그리고, 리셋 소자(RG)의 소오스는 플로팅 확산 영역(FD)과 연결되며, 드레인은 전압(Vdd)에 연결된다. 따라서 리셋 신호(Rx)에 의해 리셋 소자(RG)가 턴 온되면, 리셋 소자(RG)의 드레인과 연결된 전원 전압(Vdd)이 플로팅 확산 영역(FD)으로 전달된다.
드라이브 소자(DG)는 정전류원(미도시)과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 광전변환소자(PD)에 축적된 광전하를 전달받은 플로팅 확산 영역(FD)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(Vout)으로 출력한다.
선택 소자(SG)는 행 단위로 읽어낼 단위 픽셀들을 선택하는 역할을 한다. 선택 소자(SG)는 픽셀 선택 신호(ROW SEL)에 의해 구동되며, 선택 소자(SG)가 턴 온되면 선택 소자(SG)의 드레인과 연결된 전원 전압(Vdd)이 드라이브 소자(DG)의 드레인으로 전달 된다.
한편, 도 3에 도시된 실시예에 따르면, 단위 픽셀이 4개의 트랜지스터 구조로 이루어진 경우를 도시하고 있으나, 단위 픽셀은 3개의 트랜지스터 구조, 5개의 트랜지스터 구조 또는 4개의 트랜지스터 구조와 유사한 포토게이트 구조로 구성될 수도 있다.
도 4 및 도 5는 본 발명의 실시예들에 따른 이미지 센서의 개략적인 평면도들이다.
도 4 및 도 5를 참조하면, 이미지 센서는 APS 어레이 영역(a, b)과, 패드 영역(c)을 포함한다.
APS 어레이 영역(a, b)에는 도 2를 참조하여 설명한 것처럼, 매트릭스 형태로 배열된 복수의 단위 픽셀들이 배치되며, 입사광(incident light)에 의해 발생된 전기적 신호가 출력된다. 패드 영역(c)은 APS 어레이 영역(a, b)으로부터 제어 신호들 및 광전 신호 등을 입출력하는데 이용되는 복수의 도전 패드들을 포함한다. 패드 영역(c)은 외부 소자들과의 전기적 접속이 용이하도록, APS 어레이 영역(a, b)의 둘레에 배치될 수 있다. 즉, 패드 영역(c)은 이미지 센서의 가장자리 부분(edge portion)에 배치될 수 있다.
또한, 단위 픽셀들이 배열된 APS 어레이 영역(a, b)은 빛이 입사되는 수광 영역(a)과, 빛이 입사되지 않는 차광 영역(b)을 포함한다. 실시예들에 따르면, 차광 영역(b)은 수광 영역(a)과 패드 영역(c) 사이에 배치된다. 그리고, 차광 영역(b)은 도 4에 도시된 것처럼 수광 영역(a)의 둘레에 배치될 수 있으며, 이와 다르게, 차광 영역(b)은 도 5에 도시된 것처럼 수광 영역(a)의 일측 부분에 배치될 수도 있다.
수광 영역(a)에서는 단위 픽셀(즉, 액티브 픽셀 센서들)에 입사되는 입사광에 의해 발생된 전기적 신호가 출력된다. 한편, 수광 영역(a)에서는 입사광에 의해 발생된 전기적 신호뿐만 아니라, 열 발생 등에 의해 생성되는 전자들에 의해 발생된 전기적 신호들(즉, 노이즈 신호)도 같이 출력될 수 있다. 즉, 수광 영역(a)에서 출력되는 전기적 신호는 광전 신호뿐만 아니라 노이즈 신호를 포함할 수 있다.
차광 영역(b)의 단위 픽셀들(즉, 기준 픽셀 센서들)에는 차광 패턴에 의해 빛이 입사되지 않는다. 즉, 차광 영역(b)에서는 단위 픽셀들에 빛이 입사되지 않으므로, 열 발생 등에 의해 생성되는 전자들에 의해 발생된 전기적 신호들(노이즈 신호)만 출력될 수 있다. 이와 같이, 차광 영역(b)에서 발생되는 전기적 신호를 기준(reference) 신호로 이용하면, 이미지 센서에서는 수광 영역에서 출력된 전기적 신호에서 노이즈 신호가 제거된 광전 신호가 출력될 수 있다. 또한, 차광 영역(b)에서 발생된 기준 신호는 정확성을 위하여 차광 영역(b)의 단위 픽셀들에서 출력된 전기적 신호들의 평균값일 수 있다.
도 6 및 도 7은 본 발명의 실시예들에 따른 이미지 센서를 설명하기 위한 개략적인 단면도들이다.
도 6 및 도 7을 참조하면, 본 발명의 실시예들에 따른 이미지 센서는 배선층(120), 광 투과층(160), 반도체층(105) 및 차광 패턴(152)을 포함한다.
배선층(120)은 수직적으로 적층된 복수의 금속 배선들(123)을 포함한다. 보다 상세하게, 배선층(120)은 도 1을 참조하여 설명된 독출 소자들과, 제어 소자들을 포함한다. 즉, 배선층(120)은 도 1에 도시된 행 디코더(20), 행 드라이버(30), 열 디코더(40), 타이밍 발생기(50), 상관 이중 샘플러(60), 아날로그 디지털 컨버터(70) 및 입출력 버퍼(80)를 포함한다. 또한, 배선층(120)은 도 3을 참조하여 설명된 단위 픽셀을 구성하는 독출 소자들을 포함할 수 있다.
광 투과층(160)은 배선층(120) 상부에 배치되며, 컬러필터(163)들 및 컬러필터(163)들 상부의 마이크로 렌즈(167)들을 포함한다. 또한, 광 투과층(160)은 평탄막들(161)을 포함할 수 있다.
반도체층(105)은 수직적 높이에 있어서 배선층(120)과 광 투과층(160) 사이에 배치된다. 여기서, 반도체층(105)은 배선층(120)에 인접한 제 1 면(1)과 광 투과층(160)에 인접한 제 2 면(2)을 가질 수 있다. 또한, 반도체층(105)은 수광 영역(a) 및 차광 영역(b)을 포함하며, 반도체층(105)에는 광전 변환 소자들(110)이 형성될 수 있다.
차광 패턴(152)은 차광 영역(b)에 배치된 광전 변환 소자들(110)의 상부를 덮는다. 차광 패턴(152)은 차광 영역(b)의 면적과 실질적으로 동일할 수 있다. 또한, 차광 패턴(152)은 수직적 높이에 있어서 반도체층(105)과 광 투과층(160) 사이에 배치될 수 있다. 구체적으로, 차광 패턴(152)은 수직적 높이에 있어서 차광 영역(b)의 광전 변환 소자들(110)과 광 투과층(160) 사이에 배치될 수 있으며, 광 투과층(160)의 평탄막(161)이 차광 패턴(152)을 덮을 수 있다. 또한, 차광 패턴(152)은 서로 대향하는 상부면 및 하부면을 갖는다. 본 발명의 실시예들에서 광 투과층(160)과 인접한 면을 차광 패턴(152)의 상부면이라 정의하고, 배선층(120)에 인접한 면을 차광 패턴(152)의 하부면이라 정의한다.
도 6에 도시된 실시예에 따르면, 차광 패턴(152)은 반도체층(105)의 제 2 면(2) 상에 형성될 수 있으며, 차광 패턴(152)이 형성된 반도체층(105)의 제 2 면(2) 상에 평탄막(161)이 컨포말하게 형성될 수 있다. 이러한 경우, 반도체층(105)의 제 2 면(2)과 차광 패턴(152)의 상부면 간의 높이차에 의해 평탄막(161)은 경사면을 가질 수 있다. 특히, 평탄막(161)은 차광 영역(b)과 인접한 수광 영역(a)에서 경사진 부분을 가질 수 있다. 그리고, 차광 패턴(152)의 두께가 클수록 반도체층(105)의 제 2 면(2)에 대한 평탄막(161)의 기울기가 증가될 수 있다. 이와 같이 경사진 부분을 갖는 평탄막(161) 상에 컬러 필터들(163) 및 마이크로 렌즈들(167)이 형성되는 경우, 도면에 도시된 바와 같이, 컬러 필터들(163) 및 마이크로 렌즈들(167)도 반도체층(105)에 대해 기울기를 가질 수 있다.
수광 영역(a)으로 입사되는 빛의 경로를 변경하여 광전변환소자(110)로 집광시키는 마이크로 렌즈(167)가 기울어져 형성될 경우, 입사광은 수광 영역(a)의 광전 변환 소자들(110)로 집광되지 않고, 차광 영역(b)의 광전 변환 소자들(110)로 입사될 수 있다. 이에 따라, 차광 영역(b)의 광전 변환 소자들(110)에서 빛에 의해 전하들이 생성될 수 있다. 따라서, 차광 영역(b)에서 출력되는 기준 신호의 정확성이 떨어질 수 있으며, APS 어레이에서 출력되는 전기적 신호가 왜곡될 수 있다.
한편, 반도체층(105)의 제 2 면(2)과 차광 패턴(152)의 상부면 간의 높이차를 줄이기 위해 차광 패턴(152)의 두께가 감소될 수 있다. 그러나, 차광 패턴(152)의 두께가 감소될 경우 입사광이 차광 패턴(152)을 투과할 수 있다. 그러므로, 차광 패턴(152)은 입사광을 완전히 차단할 수 있는 소정 두께를 가지면서, 반도체층(105)의 제 2 면(2)과 차광 패턴(152)의 상면 간의 높이차가 감소되어야 한다.
본 발명의 실시예들에 따르면, 반도체층(105)의 제 2 면(2)과 차광 패턴(152)의 상면 간의 높이차를 줄이기 위해, 도 7에 도시된 것처럼, 차광 패턴(152)의 적어도 일부분의 반도체층(105)에 삽입된 구조를 가질 수 있다. 즉, 반도체층(105)의 두께가 수광 영역(a)에서 보다 차광 영역(b)에서 작을 수 있다.
상세하게, 반도체층(105)의 제 2 면(2)은 차광 영역(b)에서 리세스 영역(105R)을 가지며, 차광 패턴(152)은 리세스 영역(105R) 내에 형성될 수 있다. 즉, 차광 패턴(152)의 하부면이 수광 영역(a)에서의 반도체층(105)의 제 1 면(1)과 제 2 면(2) 사이에 위치할 수 있다. 다시 말해, 수직적 높이에 있어서 차광 패턴(152)의 상부면은 수광 영역(a)의 반도체층(105)보다 광 투과층(160)에 인접할 수 있다. 이와 달리, 차광 패턴(152)의 상부면은 하부면과 마찬가지로, 수광 영역(a)에서의 반도체층(105)의 제 1 면(1)과 제 2 면(2) 사이에 위치할 수 있다. 이러한 경우, 차광 패턴(152)은 반도체층(105) 내에 매립된 구조를 가질 수 있다.
즉, 본 발명의 실시예들에 따르면, 차광 패턴(152)의 두께에 의해 반도체층(105)과 차광 패턴(152) 사이에 발생되는 높이차는 반도체층(105)에 형성된 리세스 영역(105R)의 리세스 깊이만큼 줄어들 수 있다.
도 8 내지 도 12는 본 발명의 실시예들에 따른 이미지 센서의 단면도들로서, 도 4의 Ⅰ-Ⅰ'선을 따라 자른 단면을 나타낸다.
도 8을 참조하면, 이미지 센서는 배선층(120), 광 투과층(160), 배선층(120)과 광 투과층(160) 사이의 반도체층(105) 및 차광 패턴(152)을 포함한다. 여기서, 반도체층(105)은 배선층(120)과 인접한 제 1 면(1)과 광 투과층(160)과 인접한 제 2 면(2)을 갖는다.
상세히 설명하면, 반도체층(105)은 도 4 및 도 5를 참조하여 설명한 것처럼, APS 어레이 영역(a, b)과 패드 영역(c)을 포함하며, APS 어레이 영역은 수광 영역(a) 및 수광 영역(a)과 패드 영역(c) 사이의 차광 영역(b)을 포함한다.
또한, 반도체층(105)은 p형 에피택셜층일 수 있으며, p형 웰을 포함하는 벌크 반도체 기판일 수도 있다. 본 발명의 일 실시예에서 반도체층(105)은 P형 에피택셜층인 것으로 설명한다. 그러나, 이에 한정되지 않으며, 반도체층(105)은 n형 에피택셜층, 벌크 실리콘 기판, SOI 기판 등 다양한 형태의 반도체층(105)이 적용될 수 있다.
외부에서 입사되는 빛은 파장 범위에 따라 반도체층(105)으로의 투과 깊이(penetration depth)가 달라진다. 그러므로, 반도체층(105)의 두께는 수광 영역(a)에 입사되는 빛의 파장 범위에 따라 결정될 수 있다. 예를 들어, 반도체층(105)은 약 1㎛ 내지 5㎛의 두께를 가질 수 있다.
반도체층(105) 내에는 활성 영역들을 정의하는 소자 분리막들(107)이 형성되며, 활성 영역들에는 광전 변환 소자들(110)이 형성된다.
광전 변환 소자들(110)은 수광 영역(a) 및 차광 영역(b)에 2차원적으로 배치될 수 있다. 그리고, 수광 영역(a) 및 차광 영역(b)에서 광전 변환 소자들(110)은 실질적으로 동일한 구조를 가질 수 있다. 또한, 광전 변환 소자들(110)은 소자 분리막들(107)보다 수직적 두께가 작을 수 있다.
일 실시예에 따르면, 광전변환소자(110)로서, p형 에피택셜층으로 이루어진 반도체층(105)과, 반도체층(105) 내에 n형 불순물이 도핑된 n형 불순물 영역(111)의 접합에 의해 형성된 포토다이오드들이 형성될 수 있다. 다른 실시예에 따르면, 광전 변환 소자로서 핀드(pinned) 포토다이오드가 형성될 수 있다. 상세하게, 핀드 포토다이오드는 p형 에피택셜층(105)으로 이루어진 반도체층(105)과, n형 불순물 영역(111), 및 p형 불순물 영역(113)이 적층된 pnp 접합 구조를 가질 수 있다. 핀드 포토다이오드의 n형 불순물 영역(111)에는 입사광에 의해 생성된 전하들이 축적될 수 있다. 그리고, 반도체층(105)의 제 1 면(1)에 인접한 p형 불순물 영역(113)은 반도체층(105)의 제 1 면(1)에서 열적으로 생성된 전하-전공 쌍(EHP: Electron-Hole Pair)을 줄임으로써 암전류를 방지한다. 일 실시예에 따르면, 반도체층(105) 내에 형성된 n형 불순물 영역(111)들은 반도체층(105)의 제 1 면(1)으로부터 약 1㎛ 내지 3㎛ 깊이에 걸쳐 형성될 수 있다. 일 실시예에 따르면, 반도체층(105) 내의 n형 불순물 영역(111)들은 반도체층(105)의 제 2 면(2)으로부터 이격되고, 반도체층(105)의 제 1 면(1)과 인접할 수 있다.
또한, 반도체층(105) 내에는 n형 불순물 영역(111)과 이격되며, n형 불순물을 주입하여 형성된 플로팅 확산 영역(미도시)이 위치한다. 플로팅 확산 영역은 LDD(Lightly Doped Drain) 구조를 갖거나, DDD(Double Doped Drain) 구조를 가질 수 있다.
한편, 반도체층(105)의 차광 영역(b)에는 제 2 면(2)으로부터 리세스된 리세스 영역(105R)이 정의될 수 있다. 일 실시예에 따르면, 수광 영역(a)에서 반도체층(105)의 두께가 차광 영역(b)에서 반도체층(105)의 두께보다 클 수 있다. 리세스 영역(105R)은 차광 영역(b)의 n형 불순물 영역(111)들 전체에 걸쳐 정의될 수 있다. 그리고, 반도체층(105)의 제 2 면(2)에 정의된 리세스 영역(105R)은 차광 영역(b)에서 패드 영역(c)으로 연장될 수 있다.
리세스 영역(105R)은 차광 영역(b)의 광전 변환 소자들(110)과 수직적으로 이격될 수 있다. 또한, 리세스 영역(105R)은 반도체층(105) 내의 n형 불순물 영역(111)을 노출시킬 수 있으며, 이와 달리, 소자 분리막(107)의 두께가 n형 불순물 영역(111)의 두께보다 클 경우, 소자 분리막(107)을 노출시킬 수도 있다.
리세스 영역(105R)이 정의된 반도체층(105)의 제 2 면(2) 상에는 컨포말하게 버퍼 절연막(142)이 형성된다. 버퍼 절연막(142)은 열 산화 공정에 의해 형성된 열산화막이거나, CVD 방법에 의해 형성된 CVD 산화막이거나, 케미컬 용액이 반도체층(105)의 제 2 면(2)과 반응하여 형성된 케미컬 산화막일 수 있다. 버퍼 절연막(142)은 약 1nm 내지 5nm의 두께를 가질 수 있다. 이러한 버퍼 절연막(142)은 제 2 면(2)에 존재하는 표면 결함들 및 계면 트랩들을 제거할 수 있다. 따라서, 반도체층(105)의 제 2 면(2)의 결함으로 인해, 제 2 면(2)에서의 전기적 포텐셜이 떨어져 반도체층(105)의 제 2 면(2) 부분에 공핍 웰(depletion well)이 발생하는 것을 줄일 수 있다. 또한, 버퍼 절연막(142)은 반사 방지막으로 이용되어, 반도체층(105)의 제 2 면(2)으로 빛이 입사될 때 빛이 반사되어 입사량이 감소되는 것을 억제할 수 있다.
또한, 버퍼 절연막(142) 아래의 반도체층(105) 내에는 제 2 면(2)을 따라 얕게 도핑된 고농도 불순물층(141)이 위치한다. 고농도 불순물층(141)은 보론(B)과 같은 P형 불순물로 이루어질 수 있다. 그리고, 반도체층(105)이 p형 에피택시얼층일 때, p형 고농도 불순물층(141)의 불순물 농도는 반도체층의 불순물 농도보다 높다. 이와 같이 p형의 고농도 불순물층(141)은 실리콘의 댕글링 결함이나, 에칭 스트레스 등에 의한 디펙트(defect)나 계면 트랩(interface trap)에 의해, 반도체층(105)의 제 2 면(2)에서 전기적 포텐셜이 떨어져 공핍 웰(depletion well)이 발생하는 것을 방지할 수 있다. 그리고, p형 고농도 불순물층(141)은 반도체층(105) 제 2 면(2) 부분에서 생성된 전하들이 광전 변환 소자(110)로 흘러들어가는 것을 방지하는 포텐셜 배리어를 형성할 수 있다. 이미지 센서의 동작시 반도체층(105) 제 2 면(2) 부분에서 생성된 전하-전공 쌍의 홀은 p형 고농도 불순물층(141)을 통해 접지된 반도체층(105)으로 확산될 수 있으며, 전자는 p형 고농도 불순물층(141)을 확산하는 과정에서 홀과 재결합되어 소멸될 수 있다.
버퍼 절연막(142)이 형성된 리세스 영역(105R)에는 차광 영역(b)의 광전 변환 소자들(110)을 덮는 차광 패턴(152)이 배치된다. 차광 패턴(152)은 서로 대향하는 상부면 및 하부면을 가질 수 있으며, 본 발명의 실시예들에서 광 투과층(160)과 인접한 면을 차광 패턴(152)의 상부면이라 정의하고, 배선층(120)에 인접한 면을 차광 패턴(152)의 하부면이라 정의한다.
상세하게, 차광 패턴(152)의 두께는 리세스 영역(105R)의 리세스 깊이보다 작을 수 있다. 다시 말해, 차광 패턴(152)의 두께는 수광 영역(a)과 차광 영역(b) 사이의 반도체층(105)의 두께 차이보다 작을 수 있다. 또한, 차광 패턴(152)은 입사광을 완전히 차단할 수 있을 정도의 두께를 갖는다. 그리고, 금속 물질에 따라 빛을 흡수 및 차단하는 능력이 다르므로, 물질에 따라 금속막의 두께는 달라질 수 있다. 예를 들어, 차광 패턴(152)의 리세스 깊이는 약 500Å 내지 2000Å일 수 있다. 그리고, 차광 패턴(152)의 면적은 차광 영역(b)의 면적과 실질적으로 동일할 수 있다.
차광 패턴(152)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등과 같은 금속 물질로 형성될 수 있다.
리세스 영역(105R)이 차광 영역(b)에서 패드 영역(c)으로 연장된 경우, 리세스 영역(105R)에 도전 패드(154)가 배치될 수 있다. 도전 패드(154)는 차광 패턴(152)과 이격되며, 차광 패턴(152)과 동일하게 금속 물질로 형성될 수 있다. 그리고, 도전 패드(154)는 차광 패턴(152)과 동일한 두께를 가질 수 있다. 도전 패드(154)의 상면은 외부 장치와의 전기적 연결을 위해 노출될 수 있다. 또한, 패드 영역(c)에 배치된 도전 패드(154)는 반도체층(105)을 관통하는 비아(via)를 통해 배선층(120)의 배선과 접속될 수 있다. 또한, 반도체층(105)을 관통하는 비아와 반도체층(105) 사이에는 절연막이 개재될 수 있다.
또한, 차광 패턴(152)이 형성된 리세스 영역(105R)내에는 매립막(145)이 채워질 수 있다. 매립막(145)은 갭 필(gap fill) 특성이 우수한 절연 물질을 증착하여 형성될 수 있으며, 상부가 평탄화될 수 있다. 평탄화된 매립막(145)의 상면은 수광 영역(a)의 버퍼 절연막(142)의 상면과 동일한 면을 이룰 수 있다. 즉, 매립막(145)의 상면과 반도체층(105)의 제 1 면(1) 사이의 거리는 수광 영역(a)에서 버퍼 절연막(142)의 상면과 반도체층(105)의 제 1 면(1) 사이의 거리와 실질적으로 동일할 수 있다.
매립막(145)은 예를 들어, HDP(High Density Plasma) 산화막, TEOS 산화막, TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 또는 고유전막(high-k dielectric layer) 등이 사용될 수 있다. 그리고, 패드 영역(c)에서 매립막(145)은 도전 패드(154)를 노출시키는 개구부를 가질 수 있다.
한편, 광전 변환 소자들(110)이 형성된 반도체층(105)의 제 1 면(1) 상에는 배선층(120)이 배치된다. 그리고, 배선층(120)은 광전 변환 소자들(110)에 의해 발생된 전기적 신호를 전송 및 독출하는 소자들을 포함한다. 상세하게, 배선층(120)은 도 1에 도시된 행 디코더(20), 행 드라이버(30), 열 디코더(40), 타이밍 발생기(50), 상관 이중 샘플러(60), 아날로그 디지털 컨버터(70) 및 입출력 버퍼(80)를 포함한다. 또한, 배선층(120)은 도 3을 참조하여 설명된 단위 픽셀을 구성하는 트랜지스터의 게이트 전극들을 포함할 수 있다. 또한, 배선층(120)은 적층된 복수의 층간 절연막(121)들과 층간 절연막(121)들 내에 수직적으로 적층된 복수의 금속 배선들(123)을 포함한다. 금속 배선들(123)은 콘택 플러그(미도시)를 통해 하부의 독출 소자들 및 로직소자들이나 다른 배선들과 연결될 수 있다.
일 실시예에서 금속 배선들(123)은 광전 변환 소자들(110)의 배열에 상관 없이 배열될 수 있다. 즉, 금속 배선들(123)은 광전 변환 소자들(110)과 동일한 수직선 상에 배치될 수도 있다. 그리고, 금속 배선들(123)은 반도체층(105) 상의 도전 패드(154)와 전기적으로 연결될 수 있다.
또한, 배선층(120)은 반도체층(105)과 지지 기판(130) 사이에 배치될 수 있다. 지지 기판(130)은 반도체 기판, 유리 기판 및 플라스틱 기판 중에서 선택된 하나일 수 있다. 이러한 지지 기판(130)은 접착층에 의해 배선층(120)에 접착될 수 있다. 지지 기판(130)은 반도체층(105)의 박막화에 따라 반도체층(105)이 휘어지는 것을 방지할 수 있다.
한편, 반도체층(105)의 제 2 면(2) 상에는 광 투과층(160)이 배치되며, 광 투과층(160)은 반도체층(105)의 제 2 면(2) 상에 형성된 하부 및 상부 평탄막(165)들과, 컬러필터(163)들 및 마이크로 렌즈들(167)을 포함한다. 입사광을 수광 영역(a)의 광전 변환 소자들(110)로 제공하는 광 투과층(160)은, 평탄화된 버퍼 절연막(142) 및 매립막(145) 상에 형성될 수 있다. 즉, 평탄한 구조물 상에 광 투과층(160)이 형성됨에 따라 컬러 필터들(163) 및 마이크로 렌즈들(167)은 반도체층(105)과 실질적으로 평행하게 형성될 수 있다. 그러므로, 빛이 광 투과층(160)을 통해 수광 영역(a)으로 입사될 때, 빛이 굴절되어 차광 영역(b)으로 입사되는 것을 줄일 수 있다.
구체적으로, 컬러 필터들(163)은 반도체층(105)에 형성된 광전 변환 소자들(110) 각각에 대응된다. 일 실시예에 따르면, 컬러 필터들(163)은 수광 영역(a)뿐만 아니라 차광 영역(b)에도 배치될 수 있다. 차광 영역(b)에 배치된 컬러 필터들(163)은 더미 패턴으로 이용될 수 있다.
또한, 일 실시예에 따르면, 하부 평탄막(161) 상에는 단위 픽셀에 따라 적색, 녹색 또는 청색의 컬러 필터(163)가 배치될 수 있다. 그리고, 컬러필터(163)들은 광전 변환 소자들(110)의 배치 구조와 같이 2차원적으로 배열 된다. 예를 들어, 레드 컬러필터(163), 그린 컬러필터(163) 및 블루 컬러필터(163)는 베이어(Bayer)형으로 배치될 수 있다. 이러한 컬러필터(163)들은 컬러 영상을 구현하기 위하여 단위 픽셀로 특정 색의 광을 투과시킨다. 즉, 적색 컬러필터(163)는 가시광선을 필터링하여 적색광을 투과시키고, 녹색 컬러필터(163)는 가시광선을 필터링하여 녹색광을 투과시키며, 청색 컬러필터(163)는 가시광선을 필터링하여 청색광을 투과시킬 수 있다. 다른 실시예에 따르면, 컬러 필터들(163)은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 가질 수도 있다.
마이크로 렌즈(167)는 각각의 컬러필터(163)들 상부에 배치된다. 마이크로 렌즈(167) 또한, 컬러 필터들(163)과 같이 수광 영역(a)뿐만 아니라 차광 영역(b)에도 배치될 수 있다. 그리고 차광 영역(b)에 배치된 마이크로 렌즈들(167)은 더미 패턴으로 이용될 수 있다. 마이크로 렌즈(167)는 광전변환소자 이외의 영역으로 입사하는 빛의 경로를 변경시켜 광전변환소자로 빛을 집광시킨다. 이러한 마이크로 렌즈(167)는 위로 볼록한 형태를 가지며 소정의 곡률 반경을 가질 수 있다. 이러한 마이크로 렌즈(167)는 광투과성 수지로 형성될 수 있다.
하부 평탄막(161)은 컬러 필터들(163) 하부에서 차광 패턴(152)이 형성된 반도체층(105)의 제 2 면(2)을 컨포말하게 덮을 수 있다. 하부 평탄막(161)은 평탄화된 버퍼 절연막(142) 및 매립막(145) 상에 형성될 수 있다. 또한, 컬러 필터(163)층과 마이크로 렌즈(167) 사이에는 오버 코팅 레이어(OCL: Over-Coating Layer)라고 하는 상부 평탄막(165)이 배치될 수 있다.
또한, 하부 및 상부 평탄막(165)은 광감도를 향상시키기 위해 실리콘 산화물보다 굴절률이 큰 물질로 형성될 수 있다. 예를 들어, 하부 및 상부 평탄막(165)은 약 1.4 내지 약 4.0의 굴절률을 갖는 물질로 형성될 수 있다. 예를 들어, Al2O3,　CeF3,　HfO2,　ITO, MgO, Ta2O5, TiO2,　ZrO2, Si, Ge, ZnSe, ZnS 또는 PbF2 등이 사용될 수 있다.
또한, 하부 및 상부 평탄막(165)은 고굴절률의 유기물로 형성될 수 있으며, 예를 들어, 실록산 수지(Siloxane Resin), BCB(Benzocyclobutene), polyimide 계열, acryl 계열, Parylene C, PMMA(Poly(methyl methacrylate)), PET(Polyethylene terephthalate) 등이 사용될 수 있다.
또한, 하부 평탄화막은 예를 들어, strontium titanate(SrTiO3), polycarbonate, glass, bromine, sapphire, cubic zirconia, potassium Niobate(KNbO3), moissanite(SiC), gallium(III) phosphide(GaP), gallium(III) arsenide(GaAs) 등으로 형성될 수도 있다.
도 9 내지 도 12는 본 발명의 다른 실시예들에 따른 이미지 센서의 단면을 나타낸다. 도 9 내지 도 12에 도시된 실시예들에서, 도 8에 도시된 참조번호와 동일한 참조번호는 동일한 구성 요소를 나타내며, 이에 대한 설명은 생략하기로 한다.
도 9에 도시된 실시예에 따르면, 반도체층(105) 내에 형성되는 광전변환소자를 구성하는 n형 불순물 영역(111)들은 서로 다른 두께를 가질 수 있다. 다시 말해, 반도체층(105)의 제 2 면(2)에 인접한 n형 불순물 영역(111)의 상면과, 반도체층(105)의 제 2 면(2) 사이의 거리가 단위 픽셀들에서 서로 다를 수 있다. n형 불순물 영역(111)의 두께는 각각의 단위 픽셀에 입사되는 빛의 파장에 따라 달라질 수 있다.
상세히 설명하면, 빛의 파장이 길수록 반도체층(105)으로의 침투 깊이(penetration depth)가 깊을 수 있다. 그리고, 본 발명의 실시예들에서 빛은 반도체층(105)의 제 2 면(2)으로 입사되고, 광전 변환 소자들(110)은 반도체층(105)의 제 1 면(1)과 인접하므로, 비교적 긴 파장 대역의 빛이 입사되는 단위 픽셀일수록 n형 불순물 영역(111)의 두께가 작을 수 있다.
즉, 수광 영역(a)이 적색 픽셀 영역, 녹색 픽셀 영역 및 청색 픽셀 영역을 포함하는 경우, 반도체층(105)의 제 1 면(1)으로부터 n형 불순물 영역(111)의 두께가 청색 픽셀, 녹색 픽셀, 적색 픽셀 순으로 감소될 수 있다. 구체적으로, 약 630nm 내지 700nm의 파장 범위를 갖는 적색광은 가시광선에서 파장이 길기 때문에 반도체층(105)의 제 2 면(2)으로 입사된 광이 반도체층(105) 제 1 면(1)과 인접한 부분까지 빛이 입사될 수 있다. 그리고, 약 450nm 내지 490nm의 파장 범위를 갖는 청색광은 가시광선에서 파장이 비교적 짧기 때문에 반도체층(105)의 제 1 면(1) 부분까지 빛이 입사되지 않을 수 있다. 이에 따라, 반도체층(105) 내에서 적색 픽셀의 n형 불순물 영역(111)의 두께가 가장 작고, 청색 픽셀의 n형 불순물 영역(111)의 두께가 가장 클 수 있다. 그리고, 녹색 필셀의 n형 불순물 영역(111)의 두께는, 적색 픽셀의 그것보다 크고 청색 픽셀의 그것보다 작을 수 있다. 이와 같은 n형 불순물 영역(111)의 구조는 수광 영역(a)과 차광 영역(b)에서 동일하게 적용될 수 있다.
도 10에 도시된 실시예에 따르면, 차광 패턴(152)의 두께가 반도체층(105)의 제 2 면(2)으로부터 리세스되어 형성된 리세스 영역(105R)의 리세스 깊이보다 클 수 있다. 즉, 차광 패턴(152)의 일부분은 버퍼 절연막(142)이 형성된 리세스 영역(105R)으로부터 돌출된 구조를 가질 수 있다. 그리고, 차광 패턴(152)과 실질적으로 동일한 두께를 갖는 도전 패드(154) 또한 리세스 영역(105R)에서 돌출된 구조를 가질 수 있다.
또한, 차광 패턴(152)은 절연 물질로 이루어진 매립막(145) 내에 매립될 수 있다. 리세스 영역(105R)에서 돌출된 차광 패턴(152)을 매립시키기 위해 매립막(145)은 수광 영역(a)의 버퍼 절연막(142) 상부까지 연장될 수 있다. 또한, 매립막(145)은 도전 패드(154)의 상면 일부를 노출시키는 개구부를 가질 수 있다.
도 11에 도시된 실시예에 따르면, 반도체층(105)의 제 2 면(2)은 차광 영역(b) 상의 제 1 리세스 영역(105R1)과, 패드 영역(c) 상의 제 2 리세스 영역(105R)을 가질 수 있으며, 제 1 리세스 영역(105R1)과 제 2 리세스 영역(105R2)은 서로 분리될 수 있다. 또한, 차광 패턴(152)은 제 1 리세스 영역(105R1) 내에 매립되며, 도전 패드(154)는 제 2 리세스 영역(105R2) 내에 매립된 구조를 가질 수 있다.
도 12에 도시된 실시예에 따르면, 반도체층(105)의 제 2 면(2)에 형성된 리세스 영역(105R)은 차광 영역(b)에 국소적으로 형성될 수 있으며, 차광 패턴(152)은 리세스 영역(105R)에 배치된다. 그리고, 도전 패드(154) 패드 영역(c)의 반도체층(105) 상에 배치될 수 있다. 또한, 차광 패턴(152)을 덮는 매립막(145)은 수광 영역(a), 차광 영역(b) 및 패드 영역(c)에 걸쳐 컨포말하게 형성될 수 있다. 즉, 매립막(145)은 반도체층(105)의 제 2 면(2) 상에 형성된 도전 패드(154)의 상면으로 연장될 수 있다.
이하, 도 13 내지 도 15를 참조하여 본 발명의 다른 실시예들에 대해 설명한다. 도 13 내지 도 15에 도시된 실시예들에서, 도 8에 도시된 참조번호와 동일한 참조번호는 동일한 구성 요소를 나타내며, 이에 대한 설명은 생략하기로 한다.
도 13은 본 발명의 다른 실시예에 따른 이미지 센서의 개략적인 평면도이다. 도 14 및 도 15는 본 발명의 다른 실시예에 따른 이미지 센서의 단면도들로서, 도 13의 Ⅱ-Ⅱ'선을 따라 자른 단면을 나타낸다.
도 13 내지 도 15를 참조하면, 이미지 센서는 APS 어레이 영역과, 패드 영역(c)을 포함한다. 그리고, APS 어레이 영역에는 도 2를 참조하여 설명한 것처럼, 매트릭스 형태로 배열된 복수의 단위 픽셀들이 배치되며, 입사광(incident light)에 의해 발생된 전기적 신호가 출력된다.
이 실시예들에서, APS 어레이 영역은 빛이 입사되는 수광 영역(a), 빛이 입사되지 않는 차광 영역(b) 및 수광 영역(a)과 차광 영역(b) 사이의 더미 영역(d)을 포함한다. 수광 영역(a)에 배치된 단위 픽셀들(즉, 액티브 픽셀 센서들)에서는 입사광에 의해 발생된 전기적 신호가 출력된다. 차광 영역(b)의 단위 픽셀들(즉, 기준 픽셀 센서들)에서는 빛에 의해 생성된 전기적 신호 이외의 노이즈 신호(즉, 기준 신호)가 출력된다. 더미 영역(d)의 단위 픽셀들은 수광 영역(a) 및 차광 영역(b)의 단위 픽셀들과 동일한 구조를 갖되, 전기적 신호를 출력하지 않는다.
도 14 및 도 15를 참조하면, 이미지 센서는 도 8을 참조하여 설명한 바와 같이, 배선층(120), 광 투과층(160), 배선층(120)과 광 투과층(160) 사이의 반도체층(105) 및 차광 패턴(152)을 포함한다. 여기서, 반도체층(105)은 배선층(120)과 인접한 제 1 면(1)과 광 투과층(160)과 인접한 제 2 면(2)을 갖는다.
도 14를 참조하면, 반도체층(105)의 제 2 면(2)에 형성된 리세스 영역(105R)은 수광 영역(a)과 차광 영역(b) 사이에 위치하는 더미 영역(d)으로 연장될 수 있다. 또한, 리세스 영역(105R)은 차광 영역(b)에서 더미 영역(d)과 패드 영역(c)으로 연장될 수 있다. 즉, 리세스 영역(105R)은 더미 영역(d), 차광 영역(b) 및 패드 영역(c)에 걸처 형성될 수 있다. 이에 따라, 리세스 영역(105R)의 일 측벽은 더미 영역(d) 상에 배치되고, 타측벽은 패드 영역(c) 상에 배치될 수 있다.
또한, 도 15에 도시된 것처럼, 반도체층(105)의 제 2 면(2)은 차광 영역(b) 및 더미 영역(d)에 형성된 제 1 리세스 영역(105R1)과, 패드 영역(c)에 제 1 리세스 영역(105R1)과 분리되어 형성된 제 2 리세스 영역(105R2)를 가질 수 있다.
또한, 도 15에 도시된 실시예에 따르면, 제 1 리세스 영역(105R1) 내에 형성된 차광 패턴(152)은 수광 영역(a)과 인접한 제 1 부분과, 수광 영역(a)으로부터 떨어진 제 2 부분을 가질 수 있다. 그리고, 제 1 부분은 제 2 부분보다 두꺼울 수 있다. 예를 들어, 도면에 도시된 바와 같이, 차광 패턴(152)은 더미 영역(d)과 차광 영역(b)을 가로지르는 수평 부분과, 수평 부분에서 광전 변환 소자들(110)로 수직적으로 연장된 수직 부분을 포함할 수 있다. 여기서, 수직 부분은 더미 영역(d)에 배치될 수 있으며, 수광 영역(a)에서 차광 영역(b)으로 기울어져 입사되는 사입사광을 차단할 수 있다. 또한, 다른 실시예에 따르면, 차광 패턴(152)은 제 1 부분과 제 2 부분을 연결하는 경사진 하부면을 가질 수 있다. 즉, 차광 패턴(152)의 두께가 수광 영역(a)과 인접할수록 점차 증가될 수 있다.
도 16은 본 발명의 실시예들에 따른 이미지 센서가 집적된 패키지를 나타내는 단면도이다.
도 16을 참조하면, 이미지 센서 패키지(300)는 회로 배선들이 형성된 배선 기판(200)과 배선 기판(200) 상에 부착된 이미지 센서를 포함한다. 배선 기판(200)과 이미지 센서의 전기적 연결을 위해 이미지 센서의 도전 패드(154)는 와이어 본딩될 수 있다.
상세하게, 이미지 센서는 실시예들을 참조하여 설명한 것처럼, 배선층(120), 광 투과층(160), 반도체층(105) 및 차광 패턴(152)을 포함한다. 실시예들에 따르면, 이미지 센서는 배선층(120), 반도체층(105), 광 투과층(160)이 순서대로 적층된 구조를 가질 수 있다. 그리고, 배선 기판(200)과 이미지 센서의 배선층(120) 사이에는 지지 기판(130)이 부착될 수 있다. 또한, 실시예들에 따르면, 차광 영역(b)의 광전 변환 소자들(110)과 광 투과층(160) 사이에 차광 패턴(152)이 배치되며, 차광 패턴(152)은 반도체층(105)의 제 2 면(2)에 형성된 리세스 영역(105R) 내에 형성될 수 있다. 또한, 반도체층(105)의 리세스 영역(105R) 내에는 도전 패드(154)가 형성될 수도 있다.
배선 기판(200)은 인쇄회로기판(PCB)일 수 있으며, 배선 기판(200)의 하부면에는 복수의 솔더볼들(220)이 부착될 수 있다. 그리고, 배선 기판(200)의 상부면에는 솔더볼(220)과 전기적으로 접속된 접속 패드들(210)이 형성될 수 있다. 배선 기판(200)의 접속 패드들(210)은 와이어를 통해 이미지 센서의 도전 패드(154)와 전기적으로 연결될 수 있다. 이에 따라, 입사광에 의해 이미지 센서에서 생성된 전기적 신호는 와이어를 통해 배선 기판(200)으로 전달되며, 솔더 볼(220)을 통해 다른 외부 장치들로 전달될 수 있다.
한편, 도면에는 도시하지 않았으나, 이미지 센서 패키지(300)에는 이미지 센서 칩 상부에 이미지 센서 칩을 보호하면서 빛이 입사될 수 있는 투명판이 구비될 수 있다.
도 17은 본 발명의 실시예들에 따른 이미지 센서가 집적된 또 다른 패키지를 나타내는 평면도이다. 도 18은 도 17의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다.
도 17 및 도 18을 참조하면, 이미지 센서 패키지(300)는 지지 기판(130), 배선층(120), 반도체층(105) 및 광 투과층(160)이 순서대로 적층된 구조를 갖는 이미지 센서가 집적될 수 있다. 이 실시예에서, 이미지 센서의 지지 기판(130)에는 다른 외부 장치와 이미지 센서를 전기적으로 연결하는 복수의 솔더 볼(220)들이 직접 부착될 수 있다. 그리고 솔더 볼(220)들은 지지 기판(130)을 관통하는 비아를 통해 배선층(120)의 금속 배선들(123)과 직접 연결될 수 있다. 또한, 지지 기판(130)의 하부면에는 회로 배선들이 형성될 수 있다.
이와 같이, 이미지 센서의 지지 기판(130)에 솔더 볼(220)이 직접 접촉되는 경우, 이미지 센서는 별도의 패드 영역(c)이 구비되지 않을 수 있다. 이에 따라, 이미지 센서의 사이즈가 감소될 수 있다. 이와 달리, 기존에 도전 패드(154)들이 형성된 위치에 픽셀들이 더 형성할 수 있으므로, 고화소의 이미지 센서를 구현할 수 있다.
이하, 도 19 내지 도 25를 참조하여 본 발명의 실시예들에 따른 이미지 센서의 제조 방법에 대해 상세히 설명한다. 도 19 내지 도 25는 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 순서대로 나타낸 단면도들이다.
도 19를 참조하면, APS 어레이 영역 및 APS 어레이 영역 둘레의 패드 영역(c)을 포함하는 반도체 기판을 준비한다. 여기서, APS 어레이 영역은 도 4 및 도 5를 참조하여 설명한 것처럼, 수광 영역(a)과 차광 영역(b)을 포함하며, 차광 영역(b)은 수광 영역(a)과 패드 영역(c) 사이에 배치될 수 있다.
일 실시예에 따르면, 반도체 기판은 P형 벌크 기판(101) 상에 P형 에피택셜층(105)이 형성된 구조일 수 있다. 본 발명의 실시예들에서, P형 에피택셜층(105) 표면을 반도체 기판의 전면, P형 벌크 기판(101)의 표면을 후면으로 정의한다. P형 에피택셜층(105) 내에는 p형 불순물을 고농도로 이온 주입하여 P형 딥 웰(103)이 형성될 수도 있다. 이 때, P형 딥 웰(103)은 에피택셜층의 표면으로부터 이격되어 벌크 기판과 인접할 수 있다.
본 발명의 일 실시예에서는 반도체 기판이 P형 벌크 기판(101) 상에 P형 에피택셜층(105)이 성장된 구조를 설명하였으나, 본 발명은 이에 제한되지 않는다. 예를 들어, P형 벌크 기판(101) 대신 N형 벌크 기판이 이용될 수도 있다. 또한, 반도체 기판은 P형 에피택셜층(105) 대신 벌크 기판 내에 P형 웰이 형성된 구조를 가질 수도 있다. 또한, 반도체 기판은 절연체 상에 반도체층(105)이 형성된 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 기판 일 수도 있다. 즉, 반도체 기판은 이러한 여러 가지의 조합이 가능하다.
수광 영역(a) 및 차광 영역(b)의 반도체 기판 내에 광전 변환 소자들(110)을 형성한다. 일 실시예에 따르면, 광전 변환 소자들(110)로서 반도체 기판에 핀드 포토다이오드들이 형성될 수 있다.
핀드 포토다이오드들은 n형 불순물 영역(111)과 n형 불순물 영역(111) 상에 얕게 도핑된 p형 불순물 영역(113)을 포함한다. 핀드 포토다이오드들은 수광 영역(a) 및 차광 영역(b)의 반도체 기판 내에 형성될 수 있으며, 행 방향 및 열 방향으로 2차원 배열될 수 있다. 즉, 반도체 기판 내에서 핀드 포토다이오들은 소정 간격 이격되어 균일하게 배열될 수 있다. 핀드 포토다이오드들을 형성하기 전에, p형 에피택셜층(105) 내에 활성 영역을 정의하는 소자 분리막(107)이 형성될 수 있으며, 핀드 포토다이오드들은 소자 분리막(107)에 의해 서로 분리될 수 있다.
보다 상세히 설명하면, 반도체 기판의 전면 상에 핀드 포토다이오드가 형성될 영역을 노출시키는 제 1 마스크 패턴(미도시)을 형성한다. 그리고 나서, 상기 제 1 마스크 패턴을 이용하여 N형 불순물을 P형 에피택셜층(105) 내에 이온 주입함으로써, N형 불순물 영역(111)을 형성할 수 있다. 이어서, n형 불순물 영역(111) 상에 반도체 기판의 표면에서의 암전류 발생을 방지하기 위해 얕은 p형 불순물 영역(113)을 형성한다. 이와 같이, 핀드 포토 다이오드(110)를 형성한 후, 핀드 포토 다이오드(110) 형성에 이용된 상기 제 1 마스크 패턴은 제거한다.
이 후, 핀드 포토다이오드(110)와 이격된 P형 에피택셜층(105) 내에 n형 불순물을 이온 주입하여 플로팅 확산 영역 및 MOS 트랜지스터들의 소오스/드레인 영역들이 형성될 수 있다. .
이어서, 광전 변환 소자들(110)이 형성된 반도체 기판의 전면 상에 배선층(120)을 형성한다.
배선층(120)을 형성하는 것은, 광전 변환 소자들(110)에서 생성된 전기적 신호를 전송 및 독축하는 제어 소자들, 제어소자들과 연결된 배선들을 형성하는 것과, 복수의 층간 절연막(121)들을 형성하는 것을 포함한다.
상세히 설명하면, 전기적 신호를 전송 및 독축하는 제어 소자들은 반도체 기판 내에 n형 및 p형 불순물 영역들(111, 113)을 형성하기 전에, 반도체 기판의 전면 상에 형성될 수 있다. 즉, P형 에피택셜층(105)의 표면 상에 CMOS 트랜지스터들의 게이트 전극들이 형성될 수 있다. 상세하게, 수광 영역(a) 및 차광 영역(b)에 전하 전송 소자(도 3의 TG), 리셋 소자(도 3의 RG), 드라이버 소자(도 3의 DG) 및 선택 소자(도 3의 SG)의 각 게이트들이 형성될 수 있다. 그리고, 패드 영역(c)에는 로직 소자들의 게이트 전극들이 형성될 수 있다. 또한, 게이트 전극들을 형성하기 전에, 활성 영역들을 정의하는 소자분리막(107)이 P형 에피택셜층(105) 내에 형성될 수 있다.
이어서, 제어 소자들이 형성된 반도체 기판의 전면을 덮는 층간 절연막(121)을 형성하고, 층간 절연막(121) 상에 제어 소자들을 연결하는 금속 배선들(123)을 형성한다. 층간 절연막(121) 및 금속 배선들(123)은 반도체 기판 상에 반복적으로 적층될 수 있다. 실시예들에서, 금속 배선들(123)의 배열은 광전 변환 소자들(110)의 배열과 관계없이 배열될 수 있다. 즉, 금속 배선들(123)은 광전 변환 소자들(110) 위를 지나갈 수 있다. 즉, APS 어레이 영역(도 2의 10 참조)의 각 소자들의 전기적인 라우팅(routing)을 위한 금속 배선들(123)의 배열은 당업자에 의해 다양하게 변형될 수 있다.
또한, 층간 절연막(121)은 갭 필(gap fill) 특성이 우수한 물질로 형성되며, 상부가 평탄화되도록 형성된다. 예를 들어, 층간 절연막(121)은 HDP(High Density Plasma), TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 등이 사용될 수 있다. 그리고, 금속 배선들(123)은 층간 절연막(121) 상에 금속 물질을 증착하고 패터닝하여 형성될 수 있다.
금속 배선들(123)은 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등으로 형성될 수 있다. 그리고 금속 배선들(123)은 반도체 기판의 전면으로부터 수직적 높이가 다른 제어 소자나 금속 배선들(123)과 콘택 플러그를 통해 연결될 수 있다.
도 20을 참조하면, 층간 절연막(121)들 및 금속 배선들(123)을 포함하는 배선층(120) 상에 지지 기판(130)을 접합한다.
상세히 설명하면, 상부가 평탄화된 최상의 층간 절연막(121)에 지지 기판(130)이 접합될 수 있다. 지지 기판(130)은 반도체 기판을 박막화하는 후속 공정에서 반도체 기판을 지지하며, 반도체 기판에 형성된 소자들의 구조가 변형되는 것을 방지할 수 있다. 지지 기판(130)은 예를 들어, 벌크 기판(즉, 웨이퍼) 또는 플라스틱 기판이 이용될 수 있다.
다음으로, 도 21을 참조하면, 광전 변환 소자들(110)이 형성된 반도체 기판을 박막화한다. 반도체 기판의 후면으로 빛이 입사되는 이미지 센서에서 반도체 기판이 두꺼울 경우 광전 변환 소자들(110)로 입사되는 빛이 손실될 수 있다. 그런데, 반도체 기판에 박막화 공정을 수행함으로써 입사광의 거리가 감소될 수 있다. 또한, 외부에서 입사되는 빛은 파장 범위에 따라 반도체층(105)으로의 투과 깊이(penetration depth)가 달라진다. 이에 따라, 박막화 공정시 반도체층(105)의 두께는 이미지 센서로 입사되는 빛의 파장 범위에 따라 결정될 수 있다.
상세히 설명하면, 반도체 기판을 박막화하는 것은 벌크 기판을 그라인딩(grinding) 또는 연마(polishing)하는 것과 이방성 및 등방성 식각하는 것을 포함한다. 실시예에 따르면, 벌크 기판을 박막화하기 위해 반도체 기판의 상하가 반전될 수 있다. 즉, 도면에 도시된 것처럼, 반도체 기판의 n형 불순물 영역(111)들이 배선층(120)보다 상부에 위치할 수 있다.
구체적으로, 그라인더(grinder) 또는 CMP(Chemical-Mechanical Polishing) 장치를 이용하여 반도체 기판의 일부를 기계적으로 제거한다. 이러한 기계적인 박막화 공정에 의해 P형 벌크 기판(101)이 제거될 수 있다. 그리고, 기계적으로 반도체 기판의 일부를 제거한 후에는, 이방성 또는 등방성 식각 공정을 수행하여 잔류하는 반도체 기판의 두께를 미세하게 조절할 수 있다. 예를 들어, 불산(HF), 질산(HNO3) 및 초산(CH3COOH)의 혼합 용액을 이용하여 반도체 기판을 습식 식각할 수 있다. 그리고, P형 에피택시얼층 내에 P형 딥 웰(103)이 형성된 경우, 박막화 공정시 p형 딥 웰(103)이 식각 정지막으로 이용될 수 있다.
이와 같은 박막화 공정에 의해 P형 벌크 기판(101), 고농도 P형 딥 웰(103) 및 P형 에피택셜층(105)으로 이루어졌던 반도체 기판에서 P형 벌크 기판(101) 및 고농도 P형 딥 웰(103)이 제거되고, 실질적으로 P형 에피택셜층(105)이 잔류할 수 있다. 일 실시예에서, 박막화 공정에 의해 잔류하는 P형 에피택셜층(105)의 두께는 약 1 내지 10㎛ 일 수 있다. 이와 달리, p형 에피택셜(105)과 함께 p형 딥 웰(103)의 일부가 잔류할 수도 있다. 또한, 일 실시예에서는 반도체 기판의 두게를 감소시킴에 따라 P형 에피택셜층(105)이 잔류하는 것으로 설명하였으나, 포괄적으로 반도체 물질로 이루어진 기판을 포함할 수 있을 것이다.
또한, 박막화 공정에 의해 잔류하는 P형 에피택셜층(105)은 배선층(120)에 인접한 제 1 면(1)과, 제 1 면(1)에 대향하며 박막화 공정에 의해 노출된 제 2 면(2)을 가질 수 있다. 그리고, 일 실시예에서 p형 에피택셜층(105)의 제 2 면(2)은 핀드 포토다이오드의 n형 불순물 영역(111)과 이격될 수 있다.
이와 같이, 반도체 기판의 일부를 제거하여 반도체 기판의 두께를 감소시킴으로써, 수광 영역(a)의 광전 변환 소자들(110)로 입사되는 빛의 경로를 감소시킬 수 있으므로, 광전 변환 소자(110)에서의 광 감도를 향상시킬 수 있다.
한편, 그라인딩 및 식각 공정을 통해 반도체 기판을 박막화할 때, 기계적 및 화학적 어택(attack)에 의해 반도체 기판의 표면에 결함(defect)이 발생할 수 있다. 즉, 그라인딩 및 식각 공정에 의해 노출된 P형 에피택셜층(105)의 제 2 면(2)에는 미세한 결함들이 존재할 수 있다. 예를 들어, P형 에피택셜층(105)의 제 2 면(2)에는 댕글링 본드들(dangling bonds) 또는 브로큰 본드들(broken bonds)과 같은 표면 결함이 발생할 수 있다. 그리고, 광전 변환 소자(110)로 빛이 입사될 때 P형 에피택셜층(105)의 표면 결함은 전자 또는 정공 캐리어를 발생시키고, 전자 및 정공의 재결합 장소를 제공하게 되어 누설 전류를 증가시키게 된다. 즉, 빛이 전혀 없는 상태에서 전자가 이동하는 암전류(dark current)가 발생한다. 따라서 CMOS 이미지 센서의 저조도(low illumination) 특성을 약화시킬 수 있다.
이에 따라, 반도체 기판을 박막화한 후, 반도체 기판(즉, P형 에피택셜층(105))의 표면 결함을 제거하는 공정을 수행한다. 반도체 기판의 표면 결함을 제거하는 것은 화학적 방법이 이용될 수 있다. 화학적 방법이 이용되는 경우, 반도체 기판의 표면 결함들을 제거함과 동시에 P형 에피택셜층(105)의 제 2 면(2)에 버퍼 절연막(142)이 형성될 수 있다. 또한, 반도체 기판의 표면 결함을 제거하는 동안 P형 에피택셜층(105)의 실리콘이 소모될 수 있으며, 이에 따라, P형 에피택셜층(105)의 두께가 감소될 수 있다. 이와 같이 형성되는 버퍼 절연막(142)은 약 1nm 내지 10nm의 두께의 미세 박막일 수 있다.
일 실시예에 따르면, 버퍼 절연막(142)은 열산화 공정을 수행하여 형성된 열산화막일 수 있으며, 열산화 공정은 O2를 이용한 건식 산화법 또는 H2O를 이용한 습식 산화법이 이용될 수 있다. 또한, 버퍼 절연막(142)은 CVD 공정을 수행하여 형성된 CVD 산화막일 수도 있다. 다른 실시예에 따르면, 버퍼 절연막(142)은 케미컬 용액을 이용하여 형성된 케미컬 산화막일 수도 있다. 케미컬 산화막은 P형 에피택셜층(105)의 제 2 면(2) 상에 형성된 배선층(120)에 영향을 주지 않으면서 P형 에피택셜층(105)의 표면 결함들이 제거될 수 있도록, 저온에서 실리콘을 소모시키는 케미컬 용액을 이용하여 형성될 수 있다. 예를 들어, 케미컬 용액으로 NH4OH, H2O2 및 H2O의 혼합 용액(SC-1 용액)이거나, HCl, H2O2 및 H2O의 혼합 용액(SC-2 용액) 또는 초순수(DI water)에 O3가 용해된 용액(오존수) 등이 이용될 수 있다.
또한, 반도체 기판을 박막화한 후에, P형 에피택셜층(105)의 제 2 면(2) 부분에 p형 고농도 불순물층(141)이 형성될 수 있다.
일 실시예에 따르면, p형 고농도 불순물층(141)은 p형 에피택셜층(105)의 제 2 면(2)과 직접 접촉하는 P형 불순물을 포함하는 물질막을 형성하고, p형 불순물을 에피택셜층으(105)로 확산시켜 형성될 수 있다. 보다 상세히 설명하면, p형 에피택셜층(105)의 제 2 면(2)에 P형 불순물이 포함된 절연막을 형성한다. 예를 들어, P형 불순물로는 보론(B) 이온이 이용될 수 있으며, P형 불순물을 포함하는 절연막으로는 BSG(Borosilicate Glass)막이 형성될 수 있다. P형 불순물을 포함하는 절연막을 형성한 후에는, 열처리 공정 또는 레이저 어닐링 공정을 수행하여 p형 불순물을 p형 에피택셜층(105)으로 확산시킨다. 이에 따라 P형 에피택셜층(105)의 제 2 면(2)에 p형 고농도 불순물층(141)이 형성될 수 있다. 이와 같이 형성되는 p형 고농도 불순물층(141)은 P형 에피택셜층(105)의 표면 결함에 의해 발생되는 암전류를 줄일 수 있다.
도 22를 참조하면, p형 에피택셜층(105)의 제 2 면(2)으로부터 리세스된 리세스 영역(105R)을 형성한다.
리세스 영역(105R)을 형성하는 것은, p형 에피택셜층(105) 상에 리세스 영역(105R)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과 마스크 패턴을 식각 마스크로 이용하여 p형 에피택셜층(105)의 제 2 면(2)을 이방성 식각하는 것을 포함할 수 있다.
리세스 영역(105R)은 차광 영역(b)의 광전 변환 소자들(110) 상부에 형성될 수 있다. 즉, p형 에피택셜층(105)의 두께가 수광 영역(a)에서보다 차광 영역(b)에서 작을 수 있다. 그리고, 리세스 영역(105R)의 리세스 깊이는 후속하여 형성될 차광 패턴(152)의 두께에 따라 달라질 수 있으며, 예를 들어, 약 500 내지 2000Å일 수 있다. 또한, 리세스 영역(105R)은 p형 에피택셜층(105) 내의 n형 불순물 영역(111)과 이격될 수 있으며, 이와 달리, 리세스 영역(105R)에 의해 차광 영역(b)의 n형 불순물 영역(111)이 노출될 수도 있다. 또한, 반도체층(105)에 형성된 소자 분리막(107)의 두께가 n형 불순물 영역(111)의 두께보다 클 경우, 리세스 영역(105R)을 형성시 소자 분리막(107)이 식각 정지막으로 이용될 수 있다.
또한, 리세스 영역(105R)은 도 22에 도시된 것처럼, 차광 영역(b)에서 패드 영역(c)으로 연장된 구조로 형성될 수 있다. 다른 실시예에 따르면, 리세스 영역(105R)은 도 12에 도시된 것처럼, 차광 영역(b)에 국소적으로 형성될 수 있다. 또 다른 실시예에 따르면, 도 11에 도시된 것처럼, 차광 영역(b)과 패드 영역(c) 각각에 리세스 영역(105R)이 형성될 수 있다. 즉, p형 에피택셜층(105)의 제 2 면(2)에는 차광 영역(b)에 형성된 제 1 리세스 영역(105R1)과, 제 1 리세스 영역(105R1)과 분리되어 패드 영역(c)에 형성된 제 2 리세스 영역(105R2)이 형성될 수 있다.
리세스 영역(105R)을 형성하기 전 또는 후에, 패드 영역(c)에 p형 에피택셜층(105)을 관통하여 배선층(120)을 노출시키는 관통 홀이 형성될 수 있다. 관통 홀은 패드 영역(c)에서 리세스 영역(105R)과 연결될 수 있다. 또한, 리세스 영역(105R)을 형성하기 전 또는 후에, 도 15에 도시된 것처럼, 차광 영역(b)에서도 p형 에피택셜층(105)에 대해 수직하는 개구부가 형성될 수 있다.
도 23을 참조하면, 리세스 영역(105R)을 형성한 후 버퍼 절연막(142)이 리세스 영역(105R) 내에 컨포말하게 형성될 수 있다. 그리고, 버퍼 절연막(142)은 패드 영역(c)의 관통 홀 내벽에도 형성될 수 있다. 리세스 영역(105R)의 버퍼 절연막(142)은 도 22를 참조하여 설명한 것처럼, 열 산화막, CVD 산화막 또는 케미컬 산화막일 수 있다. 리세스 영역(105R)에 형성된 버퍼 절연막(142)은 리세스 영역(105R) 표면의 식각 손상을 치유할(curing) 수 있으며, 후속해서 형성되는 금속막과 p형 에피택셜층(105)을 절연시킨다.
일 실시예에서는, p형 에피택셜층(105)의 제 2 면(2) 상에 버퍼 절연막(142)을 형성한 후에 리세스 영역(105R)을 형성하므로, 버퍼 절연막(142)의 두께가 수광 영역(a)과 차광 영역(b)에서 다를 수도 있다. 다른 실시예에 따르면, 버퍼 절연막(142)은 반도체 기판의 일부를 제거하고 리세스 영역(105R)을 형성한 후에, 도 8에 도시된 것처럼, p형 에피택셜층(105)의 제 2 면(2)에 컨포말하게 형성될 수도 있다.
또한, 리세스 영역(105R)의 버퍼 절연막(142)은 p형 불순물을 포함할 수 있으며, 이러한 경우, 버퍼 절연막(142)을 형성한 후 열처리 공정 또는 레이저 어닐링 공정을 수행함으로써 p형 불순물이 확산되어 리세스 영역(105R)에도 컨포말하게 p형 고농도 불순물층(141)이 형성될 수 있다.
도 24를 참조하면, 버퍼 절연막(142)이 형성된 리세스 영역(105R) 내에 차광 패턴(152) 및 도전 패드(154)를 형성한다.
상세하게, 리세스 영역(105R)이 형성된 p형 에피택셜층(105)의 제 2 면(2) 상에 컨포말하게 형성한다. 예를 들어, 금속막으로는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 지르코늄 질화막(ZrN), 텅스텐 질화막(TiN) 및 이들의 조합으로 이루어진 합금 등이 이용될 수 있다. 금속막은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들어, 화학기상증착, 원자층 증착, 또는 물리적기상증착)을 사용하여 형성될 수 있다.
금속막은 입사광을 완전히 차단할 수 있을 정도의 두께를 갖는다. 그리고, 금속 물질에 따라 빛을 흡수 및 차단하는 능력이 다르므로, 물질에 따라 금속막의 두께는 달라질 수 있다. 예를 들어, 금속막의 증착 두께는 약 500 내지 2000Å을 가질 수 있다. 또한, 금속막의 두께는 리세스 영역(105R)의 리세스 깊이보다 크거나 작을 수 있다.
금속막을 형성한 후에 패터닝 공정 또는 평탄화 공정을 수행하여 수광 영역(a)에 형성된 도전막을 제거한다. 상세하게, 도 8에 도시된 것처럼, 리세스 영역(105R)이 차광 영역(b)에서 패드 영역(c)으로 연장된 경우, 도전막을 패터닝하여 리세스 영역(105R) 내에서 서로 분리된 차광 패턴(152) 및 도전 패드(154)를 형성할 수 있다. 또한, 도 11에 도시된 것처럼, 리세스 영역(105R)들이 차광 영역(b)과 패드 영역(c)에 각각 형성된 경우, 리세스 영역들(105R1, 105R2)을 채우는 도전막을 증착한 후 평탄화 공정을 수행함으로써 차광 패턴(152)과 도전 패드(154)가 형성될 수 있다. 이와 달리, 도 12에 도시된 것처럼, 리세스 영역(105R)이 차광 영역(b)에 국소적으로 형성된 경우, 패터닝 공정에 의해 차광 패턴(152)은 리세스 영역(105R) 내에 형성되고 도전 패드(154)는 p형 에피택셜층(105)의 제 2 면(2) 상에 형성될 수 있다. 한편, 도 18에 도시된 것처럼, 도전 패드(154)가 배선층(120)에 미리 형성된 경우, 리세스 영역(105R) 내에 차광 패턴(152)만 형성될 것이다.
이어서, 차광 패턴(152) 및 도전 패드(154)가 형성된 리세스 영역(105R)을 채우는 매립막(145)이 형성될 수 있다. 매립막(145)은 갭 필(gap fill) 특성이 우수한 절연 물질을 증착하여 형성될 수 있으며, 상부가 평탄화될 수 있다. 예를 들어, 매립막(145)은 HDP(High Density Plasma) 산화막, TEOS 산화막, TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 또는 고유전막(high-k dielectric layer) 등이 사용될 수 있다.
매립막(145)은 차광 패턴(152)이 형성된 리세스 영역(105R)을 채우면서 p형 에피택셜층(105)의 제 2 면(2)을 컨포말하게 덮을 수 있다. 리레스 영역에 차광 패턴(152)과 도전 패드(154)가 형성된 경우, 차광 패턴(152) 및 도전 패드(154)는 매립막(145) 내에 매립될 수 있다.
차광 패턴(152)의 두께가 리세스 영역(105R)의 리세스 깊이 보다 작을 경우, 매립막(145)은 평탄화 공정에 의해 리세스 영역(105R)에 국소적으로 형성되고, 수광 영역(a)의 p형 에피택셜층(105)이 노출될 수 있다. 차광 패턴의 두께가 리세스 영역(105R)의 리세스 깊이 보다 크거나 같은 경우, 매립막(145)은 차광 패턴(152) 및 도전 패드(154)를 덮으며 수광 영역(a)에도 형성될 수 있다. 이 때, 매립막(145)의 상부는 평탄화될 수 있다. 또한, 도전 패드(154)가 p형 에피택셜층(105)의 제 2 면(2) 상에 형성된 경우, 매립막(145)은 도전 패드(154)를 컨포말하게 덮을 수 있다.
매립막(145)을 형성한 후에는, 매립막(145)을 패터닝하여 도전 패드(154)를 노출시키는 개구부를 형성할 수 있다.
도 25를 참조하면, 차광 패턴(152)을 형성한 후에는 p형 에피택셜층(105)의 제 2 면(2) 상에 광 투과층(160)을 형성한다. 상세하게, 광 투과층(160)을 형성하는 것은, 하부 평탄막(161), 컬러 필터들(163), 상부 평탄막(165) 및 마이크로 렌즈들(167)을 순서대로 형성하는 것을 포함한다.
보다 구체적으로, 하부 평탄막(161)은 p형 에피택셜층(105)의 제 2 면(2) 상에 형성될 수 있다. 즉, 하부 평탄막(165)은 수광 영역(a)의 버퍼 절연막(142)과 차광 및 패드 영역(c)들의 매립막(145) 상에 형성될 수 있다. 이와 달리 수광 영역(a), 차광 영역(b) 및 패드 영역(c)을 덮는 매립막(145) 상에 하부 평탄막(161)이 형성될 수도 있다. 또한, 하부 평탄막(161)은 패드 영역(c)의 매립막(145)에 형성된 개구부를 채울 수 있다.
하부 평탄막(161)은 광감도를 향상시키기 위해 실리콘 산화물보다 굴절률이 큰 물질로 형성될 수 있다. 예를 들어, 하부 평탄막(161)은 약 1.4 내지 약 4.0의 굴절률을 갖는 물질로 형성될 수 있다. 예를 들어, Al2O3,　CeF3,　HfO2,　ITO, MgO, Ta2O5, TiO2,　ZrO2, Si, Ge, ZnSe, ZnS 또는 PbF2 등이 사용될 수 있다.
또한, 하부 평탄막(161)은 고굴절률의 유기물로 형성될 수 있으며, 예를 들어, 실록산 수지(Siloxane Resin), BCB(Benzocyclobutene), 폴리이미드(polyimide) 계열, 아크릴(acry)l 계열, Parylene C, PMMA(Poly(methyl methacrylate)), PET(Polyethylene terephthalate) 등이 사용될 수 있다.
이어서, 하부 평탄막(161) 상에 각 광전 변환 소자들(110)에 대응하는 컬러필터(163)들을 형성한다. 컬러 필터들(163)은 수광 영역(a)뿐만 아니라 차광 영역(b) 상에도 형성될 수 있으며, 차광 영역(b)의 컬러 필터들(163)은 더미 패턴으로 이용될 수 있다. 컬러 필터들(163)은 염색법, 안료 분산법, 인쇄법 등을 이용하여 형성될 수 있다. 그리고, 컬러 필터들(163)은 각 픽셀에 대응하는 색으로 염색된 포토레지스트가 주로 사용될 수 있다. 예를 들어, 컬러 필터(163)는 레드(Red), 그린(Green), 및 블루(blue)의 3가지 컬러 중 하나로 형성할 수 있다. 이와 달리, 컬러 필터들(163)은 시안(cyan), 마젠타(magenta) 또는 황색(yellow) 등과 같은 다른 컬러를 가질 수도 있다. 또한, 컬러 필터들(163)은 광전 변환 소자들(110)의 배열과 같이 2차원적으로 배열될 수 있으며, 베이어(Bayer) 형으로 배치될 수 있다.
다음으로, 각각의 컬러 필터들(163) 상에 마이크로 렌즈(167)를 형성한다. 마이크로 렌즈(167)는 광투과성 포토레지스트를 이용하여 형성될 수 있다. 상세하게, 마이크로 렌즈(167)는 각각의 광전 변환 소자들(110) 상부에 포토레지스트 패턴들을 형성한 후, 리플로우시켜 형성할 수 있다. 이에 따라 일정한 곡률을 갖으며 위로 볼록한 형태의 마이크로 렌즈(167)가 형성될 수 있다.
이 후, 후속 공정으로 마이크로 렌즈(167)의 표면의 잔류 물질을 제거하는 공정이 수행될 수 있다. 그리고, 마이크로 렌즈(167)의 형태를 유지시키기 위해 베이크 공정이 수행될 수도 있다.
한편, 마이크로 렌즈들(167)을 형성하기 전에, 컬러 필터들(163) 상에 광투과성이 우수한 폴리이미드 계열 또는 폴리아크릴 계열 등의 물질을 사용하여 상부 평탄막(165)이 형성될 수 있다.
이와 같이, 반도체층(105)의 제 2 면(2) 상에 컬러 필터들(163) 및 마이크로 렌즈들(167)을 포함하는 광 투과층(160)을 형성한 후, 광 투과층(160) 아래의 도전 패드(154)를 노출시키기 위한 패터닝 공정이 수행될 수 있다. 즉, 도전 패드(154) 상에 형성된 하부 및 상부 평탄화막들(161, 165)을 국소적으로 제거한다.
도 26은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 프로세서 기반 시스템을 나타내는 개략적 블록도이다.
도 26을 참조하면, 프로세서 기반 시스템(1000)은 이미지 센서(1100)의 출력 이미지를 처리하는 시스템이다.
시스템(1000)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 기계화된 시계 시스템, 네비게이션 시스템, 비디오폰, 감독 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감시 시스템, 이미지 안정화 시스템 등을 예시할 수 있으나, 이에 제한되는 것은 아니다.
컴퓨터 시스템 등과 같은 프로세서 기반 시스템(1000)은 버스(1001)를 통해 입출력(I/O) 소자(1300)와 커뮤니케이션할 수 있는 마이크로프로세서 등과 같은 중앙 정보 처리 장치(CPU; 1200)를 포함한다. 이미지 센서(1100)는 버스(1001) 또는 다른 통신 링크를 통해서 시스템과 커뮤니케이션할 수 있다. 또, 프로세서 기반 시스템(1000)은 버스(1001)를 통해 CPU(1200)와 커뮤니케이션할 수 있는 RAM(1400) 및/또는 포트(1500)을 더 포함할 수 있다.
포트(1500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 소자 등을 커플링하거나, 또 다른 시스템과 데이터를 통신할 수 있는 포트일 수 있다. 이미지 센서(1100)는 CPU, 디지털 신호 처리 장치(DSP) 또는 마이크로프로세서 등과 함께 집적될 수 있다. 또, 메모리가 함께 집적될 수도 있다. 물론 경우에 따라서는 프로세서와 별개의 칩에 집적될 수도 있다.
도 27은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 장치를 나타내는 사시도이다.
도 27을 참조하면, 본 발명의 실시예들에 따른 이미지 센서(300)는 모바일 폰(mobile phone; 2000)에 구비될 수 있다. 또한, 이미지 센서는 카메라(camera), 캠코더(camcorder), 개인 휴대용 정보 단말기(Personal Digital Assistant: PDA), 무선폰(wireless phone), 랩탑 컴퓨터(laptop computer), 광마우스(optical mouse), 팩시밀리(facsimile) 및 복사기(copying machine) 등과 같은 전자장치에 구비될 수 있다. 또한, 본 발명의 실시예들에 따른 이미지 센서는 망원경, 모바일 폰 핸드셋, 스캐너, 내시경, 지문인식장치, 장난감, 게임기, 가정용 로봇, 그리고 자동차 등과 같은 장치에도 구비될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 수직적으로 적층된 복수의 배선들을 포함하는 배선층;
    컬러 필터들 및 마이크로 렌즈들을 포함하는 광 투과층;
    광전 변환 소자들을 포함하면서 상기 배선층과 상기 광 투과층 사이에 배치되는 반도체층; 및
    상기 광 투과층과 상기 반도체층 사이에 배치되는 차광 패턴을 포함하되,
    상기 광 투과층에 인접한 상기 반도체층의 표면은 상기 배선층을 향해 리세스된 리세스 영역을 정의하고, 상기 차광 패턴은 상기 리세스 영역에 형성되고, 상기 광전 변환 소자들 중의 일부는 상기 차광 패턴과 상기 배선층 사이의 상기 반도체층에 형성되는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 차광 패턴의 일부분이 상기 리세스 영역에 삽입된 이미지 센서.
  3. 제 1 항에 있어서,
    상기 차광 패턴의 두께는 상기 리세스 영역의 깊이보다 작은 이미지 센서.
  4. 제 1 항에 있어서,
    상기 반도체층은 상기 배선층의 상기 배선들과 접속되는 도전 패드가 배치되는 패드 영역을 포함하되,
    상기 리세스 영역는 상기 차광 영역에서 상기 패드 영역으로 연장되고, 상기 차광 패턴 및 상기 도전 패드는 상기 리세스 영역 내에서 서로 이격된 이미지 센서.
  5. 제 1 항에 있어서,
    상기 반도체층은 상기 배선층의 상기 배선들과 접속되는 도전 패드가 배치되는 패드 영역을 포함하되,
    상기 반도체층은 상기 리세스 영역와 분리되고, 상기 패드 영역에서 상기 광 투과층에 인접한 상기 반도체층의 표면으로부터 리세스된 패드 리세스 영역을 정의하고, 상기 도전 패드는 상기 패드 리세스 영역에 형성된 이미지 센서.
  6. 제 1 항에 있어서,
    상기 반도체층은 상기 배선층의 상기 배선들과 접속되는 도전 패드가 배치되는 패드 영역을 포함하되,
    상기 도전 패드는 상기 광 투과층에 인접한 상기 반도체층의 표면 상에 형성된 이미지 센서.
  7. 제 1 항에 있어서,
    상기 반도체층은 상기 차광 패턴이 배치되는 차광 영역 및 상기 차광 패턴과 이격된 수광 영역을 포함하되,
    상기 차광 영역에서의 상기 반도체층의 두께는 상기 수광 영역에서의 두께보다 작은 이미지 센서.
  8. 제 7 항에 있어서,
    상기 반도체층은 상기 수광 영역과 상기 차광 영역 사이에 상기 광전 변환 소자들이 형성된 더미 영역을 포함하되,
    상기 리세스 영역는 상기 차광 영역에서 상기 더미 영역으로 연장되고, 상기 수광 영역과 인접한 상기 차광 패턴의 일측벽은 상기 더미 영역에 배치되는 이미지 센서.
  9. 제 8 항에 있어서,
    상기 차광 패턴은 상기 수광 영역과 인접한 제 1 부분과, 상기 수광 영역으로부터 떨어진 제 2 부분을 갖되,
    상기 제 1 부분에서의 두께가 상기 제 2 부분에서의 두께보다 큰 이미지 센서.
  10. 제 9 항에 있어서,
    상기 차광 패턴은 상기 더미 영역과 상기 차광 영역을 가로지르는 수평 부분과, 상기 수평 부분으로부터 수직적으로 연장되어 상기 광전 변환 소자들에 인접하는 수직 부분을 포함하는 이미지 센서.
  11. 제 1 항에 있어서,
    상기 광전 변환층과 이격된 상기 배선층의 표면에 접착된 지지 기판; 및
    상기 지지 기판을 관통하여 상기 배선층의 상기 배선과 접속된 외부 접속 단자를 더 포함하는 이미지 센서.
  12. 제 1 항에 있어서,
    상기 차광 패턴과 상기 반도체층 사이에 개재된 버퍼 절연막을 더 포함하는 이미지 센서.
  13. 제 1 항에 있어서,
    상기 반도체층은 제 1 도전형의 불순물이 도핑되고, 상기 광 투과층에 인접한 표면 부분에 컨포말하게 형성되며 상기 반도체층의 불순물 농도보다 높은 제 1 도전형의 불순물 영역을 포함하는 이미지 센서.
  14. 복수의 배선들을 포함하는 배선층;
    컬러 필터들 및 마이크로 렌즈들을 포함하는 광 투과층;
    상기 배선층과 상기 광 투과층 사이에 배치되고, 액티브 픽셀 센서들 및 기준 픽셀 센서들이 형성된 반도체층; 및
    상기 광 투과층과 상기 기준 픽셀 센서들 사이에 배치된 차광 패턴을 포함하되,
    상기 배선층과 상기 차광 패턴 사이의 거리는 상기 배선층과 상기 광 투과층 사이의 거리보다 작은 이미지 센서.
  15. 제 14 항에 있어서,
    상기 반도체층의 두께는 상기 액티브 픽셀 센서들의 위치에서보다 및 상기 기준 픽셀 센서들의 위치에서 더 얇은 이미지 센서.
  16. 제 14 항에 있어서,
    상기 액티브 픽셀 센서들과 상기 기준 픽셀 센서들은 동일한 구조를 갖는 이미지 센서.
  17. 외부 접속 단자들을 포함하는 배선 기판;
    상기 배선 기판의 상부면 상에 집적된 이미지 센서 칩을 포함하되,
    상기 이미지 센서 칩은,
    복수의 배선들을 포함하는 배선층;
    컬러 필터들 및 마이크로 렌즈들을 포함하는 광 투과층;
    상기 배선층과 상기 광 투과층 사이에 배치되고, 액티브 픽셀 센서들 및 기준 픽셀 센서들이 형성된 반도체층; 및
    상기 광 투과층과 상기 기준 픽셀 센서들 사이에 배치된 차광 패턴을 포함하되, 상기 배선층과 상기 차광 패턴 사이의 거리는 상기 배선층과 상기 광 투과층 사이의 거리보다 작은 이미지 센서 패키지.
  18. 제 17 항에 있어서,
    상기 이미지 센서 칩은 상기 반도체층의 가장자리 부분에 배치되어 상기 배선 기판의 상기 외부 접속 단자들에 접속되는 도전 패드들을 포함하는 이미지 센서 패키지.
  19. 제 17 항에 있어서,
    상기 배선층은 상기 배선 기판과 인접하고, 상기 배선층의 면적은 상기 반도체층의 면적과 실질적으로 동일한 이미지 센서 패키지.
  20. 제 17 항에 있어서,
    상기 이미지 센서 칩은 상기 배선층과 상기 배선 기판 사이의 지지 기판을 더 포함하는 이미지 센서 패키지.
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