JP2017183407A - 半導体装置およびその製造方法 - Google Patents

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康治 飯塚
史年 高橋
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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置は、主面と裏面とを有する半導体基板ＳＢと、半導体基板ＳＢの主面上に形成され、主面に接する第１面と、第１面と対向する第２面と、を有する素子分離膜ＳＴＩと、素子分離膜ＳＴＩの第２面に接触して、素子分離膜ＳＴＩ上に配置されたプレート電極ＧＰと、素子分離膜ＳＴＩの第１面側に配置され、プレート電極ＧＰに接続されたパッド電極ＰＡＤと、を有する。そして、半導体基板ＳＢは、裏面から主面に貫通し、素子分離膜ＳＴＩを露出する開口ＯＰ２を有し、素子分離膜ＳＴＩは、開口ＯＰ２内に位置し、プレート電極ＧＰの一部を露出する開口ＯＰ３を有し、パッド電極ＰＡＤは、開口ＯＰ２内に形成され、素子分離膜ＳＴＩの第１面上に延在している。【選択図】図９

Description

本発明は、半導体装置およびその製造方法に関し、例えば、固体撮像素子を含む半導体装置およびその製造方法に好適に利用できるものである。
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた固体撮像素子（ＣＭＯＳイメージセンサ）の開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送用トランジスタとを有する複数の画素を含んで構成される。ＣＭＯＳイメージセンサには、半導体基板の裏面側から光を取り込み、その光をフォトダイオードで感知する裏面照射型イメージセンサが有る。裏面照射型イメージセンサでは、外部と電気信号の授受をする入出力端子であるパッド電極を半導体基板の裏面側に設ける必要がある。
特開２０１５−５７８５３号公報（特許文献１）には、半導体基板の裏面から開口を設け、開口内にボンディングパッドを形成して、デバイス基板の最上層の金属層に接続した構造が開示されている。
特表２０１１−５１５８４３号公報（特許文献２）には、ウエハの裏面側からＴＳＶホールを形成し、その中に導電性材料を埋め込み、ウエハの主面側に形成されたコンタクトプラグに接続した構造が開示されている。
特開２０１５−７９９６０号公報（特許文献３）には、基板を貫通するＴＳＶを、基板の主面側に形成されたＴＳＶランディングパッドに接続した構造が開示されている。
特開２０１５−５７８５３号公報 特表２０１１−５１５８４３号公報 特開２０１５−７９９６０号公報
本願発明者は、裏面照射型イメージセンサを検討しており、以下の課題を発見するに至った。公知ではないが、本願発明者が検討している裏面照射型イメージセンサでは、半導体基板の主面側には、画素を構成するフォトダイオードおよび転送用トランジスタならびに周辺回路を構成する多数の周辺トランジスタが形成されている。転送用トランジスタおよび周辺トランジスタは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が用いられている。そして、これらの素子は、素子上に多層に設けられた配線層（配線）によって接続され、画素および論理回路が構成されている。また、前述のパッド電極は、半導体基板の裏面側に配置され、半導体基板を貫通する開口内に形成されている。この開口は、半導体基板を貫通し、最下層の配線（以下、配線Ｍ１と呼ぶ）に到達している。つまり、開口を形成する際に、配線Ｍ１をエッチングストッパとして、ドライエッチングを実施している。配線Ｍ１は、例えば、下層のバリア膜と上層の銅膜の積層構造となっており、具体的には、バリア膜がエッチングストッパとして機能している。
しかしながら、本願発明者の検討によれば、バリア膜がエッチングストッパとして十分に機能しないことが判明した。つまり、エッチング時に配線Ｍ１自体にも開口が形成されてしまい、半導体装置の信頼性が低下するという課題が判明した。エッチングストッパとして機能させるために、バリア膜の膜厚を増加させることも考えたが、配線Ｍ１自体が厚膜化するという更なる課題が発生する。つまり、配線Ｍ１が厚膜化すると、配線Ｍ１の微細配線化が困難となり、集積度が低下するという課題に繋がる。下層に位置する配線Ｍ１は、素子間を直接接続する為に、多層配線層の中、最小の線幅およびピッチで構成されているため、配線Ｍ１の厚膜化は、重大なデメリットとなる。
従って、半導体装置の信頼性の向上が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、主面と裏面とを有する半導体基板と、半導体基板の主面上に形成され、主面に接する第１面と、第１面と対向する第２面と、を有する第１絶縁膜と、第１絶縁膜の第２面に接触して、第１絶縁膜上に配置されたポリシリコン膜と、第１絶縁膜の第１面側に配置され、ポリシリコン膜に接続された電極膜と、を有する。そして、半導体基板は、裏面から主面に貫通し、第１絶縁膜を露出する第１開口を有し、第１絶縁膜は、第１開口内に位置し、ポリシリコン膜の一部を露出する第２開口を有し、電極膜は、第２開口内に形成され、第１絶縁膜の第１面上に延在している。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の構成例を示す回路ブロック図である。 画素の構成例を示す回路図である。 一実施の形態の半導体装置の画素を示す平面図である。 一実施の形態の半導体装置が形成されるチップ領域を示す平面図である。 一実施の形態の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 図７のＣ−Ｃ´線に沿う断面図である。 図７のＤ−Ｄ´線に沿う断面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図７に対する変形例１である半導体装置の要部平面図である。 図７に対する変形例２である半導体装置の要部平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
以下、図面を参照しながら本実施の形態の半導体装置の構造および製造工程について詳細に説明する。本実施の形態では、半導体装置が、半導体基板の裏面側から光を入射する裏面照射型のイメージセンサとしてのＣＭＯＳイメージセンサである例について説明する。
＜半導体装置の構成＞
図１は、本実施の形態の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状（行列状）に配置された４行４列（４×４）の１６個の画素を示すが、画素の配列数はこれに限定されず、種々変更可能であり、例えば、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
図１に示す画素領域１Ａには、複数の画素ＰＵがアレイ状に配置され、その周囲には、垂直走査回路ＶＳＣや水平走査回路ＨＳＣなどの駆動回路が配置されている。各画素（セル、画素ユニット）ＰＵは、選択線ＳＬおよび出力線ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路ＶＳＣと接続され、出力線ＯＬはそれぞれ列回路ＣＬＣと接続されている。列回路ＣＬＣはスイッチＳＷＴを介して出力回路ＯＬＣと接続されている。各スイッチＳＷＴは水平走査回路ＨＳＣと接続され、水平走査回路ＨＳＣにより制御される。なお、垂直走査回路ＶＳＣ、水平走査回路ＨＳＣ、列回路ＣＬＣ、スイッチＳＷＴおよび出力回路ＯＬＣは、画素ＰＵの周辺回路であり、周辺回路領域２Ａに配置されている。
例えば、垂直走査回路ＶＳＣおよび水平走査回路ＨＳＣにより選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力回路ＯＬＣを介して出力される。
画素ＰＵの構成は、例えば、図２に示されるように、フォトダイオードＰＤと、４つのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩとで構成される。これらのトランジスタＲＳＴ，ＴＸ，ＳＥＬ，ＡＭＩは、それぞれｎチャネル型のＭＩＳＦＥＴにより形成される。このうち、トランジスタＲＳＴはリセットトランジスタ（リセット用トランジスタ）であり、トランジスタＴＸは転送トランジスタ（転送用トランジスタ）であり、トランジスタＳＥＬは選択トランジスタ（選択用トランジスタ）であり、トランジスタＡＭＩは増幅トランジスタ（増幅用トランジスタ）である。なお、転送トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する転送用トランジスタである。また、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態には種々の変形・応用形態がある。
図２に示す回路例においては、接地電位（第１基準電位）ＧＮＤとノードＮ１との間にフォトダイオードＰＤと転送トランジスタＴＸとが直列に接続されている。ノードＮ１と電源電位（電源電位線、第２基準電位）ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤと出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードＮ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。また、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送トランジスタＴＸのゲート電極は転送線（第２選択線）ＬＴＸと接続されている。
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げ（Ｈレベルとし）、転送トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送トランジスタＴＸをオフ状態とする。
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤは、入射光を受光して電荷を生成する。
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げ（Ｌレベルとし）、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げ（Ｈレベルとし）、選択トランジスタＳＥＬおよび転送トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤにより生成された電荷が転送トランジスタＴＸのノードＮ１側の端部（後述の図３のフローティングディフュージョンＦＤに対応）に転送される。このとき、フローティングディフュージョンＦＤの電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの電位が、電気信号（受光信号）となり、列回路ＣＬＣおよびスイッチＳＷＴを介して出力回路ＯＬＣから出力信号として読み出される。
図３は、本実施の形態の半導体装置の画素を示す平面図である。
図３に示されるように、本実施の形態の半導体装置の画素ＰＵ（図１参照）は、フォトダイオードＰＤと転送トランジスタＴＸとが配置されている活性領域ＡｃＴＰと、リセットトランジスタＲＳＴが配置されている活性領域ＡｃＲとを有している。さらに、画素ＰＵは、選択トランジスタＳＥＬと増幅トランジスタＡＭＩとが配置されている活性領域ＡｃＡＳと、図示しない接地電位線と接続されているプラグ電極Ｐｇが配置されている活性領域ＡｃＧとを有している。
活性領域ＡｃＲには、ゲート電極Ｇｒが配置され、その両側のソース・ドレイン領域上にはプラグ電極Ｐｒ１，Ｐｒ２が配置されている。このゲート電極Ｇｒとソース・ドレイン領域とによりリセットトランジスタＲＳＴが構成される。
活性領域ＡｃＴＰには、ゲート電極Ｇｔが配置され、平面視において、ゲート電極Ｇｔの両側のうちの一方には、フォトダイオードＰＤが配置され、他方には、フローティングディフュージョンＦＤが配置されている。フォトダイオードＰＤは、ＰＮ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物拡散領域（半導体領域）により構成される。また、フローティングディフュージョンＦＤは、電荷蓄積部または浮遊拡散層としての機能を有しており、例えば、ｎ型の不純物拡散領域（半導体領域）で構成される。このフローティングディフュージョンＦＤ上には、プラグ電極Ｐｆｄが配置されている。
活性領域ＡｃＡＳには、ゲート電極Ｇａおよびゲート電極Ｇｓが配置され、活性領域ＡｃＡＳのゲート電極Ｇａ側の端部にはプラグ電極Ｐａが配置され、活性領域ＡｃＡＳのゲート電極Ｇｓ側の端部にはプラグ電極Ｐｓが配置されている。ゲート電極Ｇａおよびゲート電極Ｇｓの両側は、ソース・ドレイン領域であり、このゲート電極Ｇａおよびゲート電極Ｇｓとソース・ドレイン領域とにより、直列に接続された選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが構成されている。
活性領域ＡｃＧの上部にはプラグ電極Ｐｇが配置されている。このプラグ電極Ｐｇは、図示しない接地電位線と接続される。よって、活性領域ＡｃＧは、半導体基板のウエル領域に、接地電位ＧＮＤを印加するための給電領域である。
また、ゲート電極Ｇｒ、ゲート電極Ｇｔ、ゲート電極Ｇａおよびゲート電極Ｇｓ上には、プラグ電極Ｐｒｇ、プラグ電極Ｐｔｇ、プラグ電極Ｐａｇおよびプラグ電極Ｐｓｇがそれぞれ配置されている。
上記プラグ電極Ｐｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇを、複数の配線層（例えば後述する図６に示される配線Ｍ１〜Ｍ３）により必要に応じて接続する。これにより、上記図１および図２に示される回路を形成することができる。
図４は、本実施の形態の半導体装置が形成されるチップ領域を示す平面図である。チップ領域ＣＨＰは、画素領域１Ａと、周辺回路領域２Ａとを有し、画素領域１Ａには複数の画素ＰＵが行列状に配置されている。周辺回路領域２Ａには、論理回路（ロジック回路）が配置されている。この論理回路は、例えば、画素領域１Ａから出力される出力信号を演算し、この演算結果に基づき画像データが出力される。また、図１の列回路ＣＬＣ、スイッチＳＷＴ、水平走査回路ＨＳＣ、垂直走査回路ＶＳＣおよび出力回路ＯＬＣなども周辺回路領域２Ａに配置されている。また、周辺回路領域２Ａには、半導体装置の入出力端子であるパッド電極ＰＡＤが複数配置されている。パッド電極ＰＡＤは、周辺回路領域２Ａ論理回路と電気的に接続されている。後述するが、本実施の形態では、画素ＰＵおよび論理回路を構成する素子は、半導体基板の主面側に配置され、パッド電極ＰＡＤは、半導体基板の裏面側に配置されている。
図５は、本実施の形態の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。
図５に示されるように、周辺回路領域２Ａには、論理回路用トランジスタとしての周辺トランジスタＬＴが配置されている。実際には、周辺回路領域２Ａには、論理回路を構成するトランジスタとして、複数のｎチャネル型ＭＩＳＦＥＴと複数のｐチャネル型ＭＩＳＦＥＴとが形成されているが、図５には、論理回路を構成するトランジスタのうちの一つのｎチャネル型ＭＩＳＦＥＴが、周辺トランジスタＬＴとして示されている。
図５に示されるように、周辺回路領域２Ａには、活性領域ＡｃＬが形成され、この活性領域ＡｃＬには、周辺トランジスタＬＴのゲート電極Ｇｌｔが配置され、ゲート電極Ｇｌｔの両側であって、活性領域ＡｃＬの内部には、周辺トランジスタＬＴのソース・ドレイン領域が形成されている。また、周辺トランジスタＬＴのソース・ドレイン領域上には、プラグ電極Ｐｔ１、Ｐｔ２が配置されている。
図５においては、１つの周辺トランジスタＬＴのみを示しているが、実際には、周辺回路領域２Ａには、複数のトランジスタが配置されている。これらの複数のトランジスタのソース・ドレイン領域上のプラグ電極またはゲート電極Ｇｌｔ上のプラグ電極を複数の配線層（後述の配線Ｍ１〜Ｍ３）により接続することで、論理回路を構成することができる。また、ＭＩＳＦＥＴ以外の素子、例えば、容量素子や他の構成のトランジスタなどが論理回路に組み込まれる場合もある。
なお、以下では、周辺トランジスタＬＴがｎチャネル型ＭＩＳＦＥＴである例を説明するが、周辺トランジスタＬＴはｐチャネル型ＭＩＳＦＥＴであってもよい。
＜画素領域および周辺回路領域の素子構造＞
次に、本実施の形態の半導体装置の構造を説明する。図６は、本実施の形態の半導体装置の要部断面図である。図６は、画素領域１Ａおよび周辺回路領域２Ａの要部断面図であり、図３のＡ−Ａ線での断面図および図５のＢ−Ｂ線での断面図に対応している。
図６に示されるように、半導体基板ＳＢの画素領域１Ａの活性領域ＡｃＴＰには、フォトダイオードＰＤと転送トランジスタＴＸとが形成されている。フォトダイオードＰＤは、半導体基板ＳＢの主面側に形成されたｐ型ウエルＰＷ１、ｎ型半導体領域（ｎ型ウエル）ＮＷおよびｐ＋型半導体領域ＰＲからなる。また、半導体基板ＳＢの周辺回路領域２Ａの活性領域ＡｃＬには、周辺トランジスタＬＴが形成されている。
半導体基板ＳＢは、例えば、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物（ドナー）が導入されたｎ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である。他の形態として、半導体基板ＳＢを、いわゆるエピタキシャルウエハとすることもできる。半導体基板ＳＢをエピタキシャルウエハとする場合、例えば、ｎ型不純物（例えばヒ素（Ａｓ））が導入されたｎ＋型の単結晶シリコン基板の主面上に、ｎ型不純物（例えばリン（Ｐ））が導入されたｎ−型単結晶シリコンからなるエピタキシャル層を成長させることにより、半導体基板ＳＢを形成することができる。本実施の形態では、半導体基板ＳＢは、研磨前が６００〜７００μｍで、研磨後（薄膜化後）には２〜３μｍ程度の膜厚となっている。
活性領域ＡｃＴＰの外周には、絶縁体からなる素子分離膜（素子分離領域）ＳＴＩが配置されている。このように、素子分離膜ＳＴＩで囲まれた半導体基板ＳＢの露出領域が、活性領域ＡｃＴＰおよび活性領域ＡｃＬなどの活性領域となる。
半導体基板ＳＢの主面から所定の深さにわたって、ｐ型ウエル（ｐ型半導体領域）ＰＷ１，ＰＷ２が形成されている。ｐ型ウエルＰＷ１は、活性領域ＡｃＴＰ全体にわたって形成されている。すなわち、ｐ型ウエルＰＷ１は、フォトダイオードＰＤが形成されている領域と、転送トランジスタＴＸが形成されている領域とにわたって形成されている。また、ｐ型ウエルＰＷ２は、活性領域ＡｃＬ全体にわたって形成されている。すなわち、ｐ型ウエルＰＷ２は、周辺トランジスタＬＴが形成される領域に形成されている。ｐ型ウエルＰＷ１およびｐ型ウエルＰＷ２は、いずれも、ホウ素（Ｂ）などのｐ型不純物が導入されたｐ型の半導体領域である。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、互いに、独立した領域であり、電気的にも独立である。ここで、半導体基板ＳＢの主面とは、活性領域では、半導体基板の上面を、素子分離領域では、半導体基板ＳＢと素子分離膜ＳＴＩとの界面を意味する。ただし、漠然と、活性領域の半導体基板の上面および素子分離膜ＳＴＩの上面を含んで呼ぶ場合もある。
図６に示されるように、活性領域ＡｃＴＰの半導体基板ＳＢにおいて、ｐ型ウエルＰＷ１に内包されるように、ｎ型半導体領域（ｎ型ウエル）ＮＷが形成されている。ｎ型半導体領域ＮＷは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の半導体領域である。
ｎ型半導体領域ＮＷは、フォトダイオードＰＤを形成するためのｎ型半導体領域であるが、転送トランジスタＴＸのソース領域でもある。すなわち、ｎ型半導体領域ＮＷは、主として、フォトダイオードＰＤが形成されている領域に形成されているが、ｎ型半導体領域ＮＷの一部は、転送トランジスタＴＸのゲート電極Ｇｔと平面的に（平面視で）重なるような位置に、形成されている。ｎ型半導体領域ＮＷ（の底面）の深さは、ｐ型ウエルＰＷ１（の底面）の深さよりも浅く形成されている。ゲート電極Ｇｔは、ポリシリコン膜からなる導体膜で構成されている。
ｎ型半導体領域ＮＷの表面の一部には、ｐ＋型半導体領域ＰＲが形成されている。ｐ＋型半導体領域ＰＲは、ホウ素（Ｂ）などのｐ型不純物が高濃度で導入（ドープ）されたｐ＋型の半導体領域であり、ｐ＋型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型ウエルＰＷ１の不純物濃度（ｐ型不純物濃度）よりも高い。このため、ｐ＋型半導体領域ＰＲの導電率（電気伝導率）は、ｐ型ウエルＰＷ１の導電率（電気伝導率）よりも高い。
ｐ＋型半導体領域ＰＲ（の底面）の深さは、ｎ型半導体領域ＮＷ（の底面）の深さよりも浅い。ｐ＋型半導体領域ＰＲは、主として、ｎ型半導体領域ＮＷの表層部分（表面部分）に形成される。このため、半導体基板ＳＢの厚さ方向に見ると、最上層のｐ＋型半導体領域ＰＲの下にｎ型半導体領域ＮＷが存在し、ｎ型半導体領域ＮＷの下にｐ型ウエルＰＷ１が存在する状態となる。
また、ｎ型半導体領域ＮＷが形成されていない領域において、ｐ＋型半導体領域ＰＲの一部はｐ型ウエルＰＷ１に接している。すなわち、ｐ＋型半導体領域ＰＲは、直下にｎ型半導体領域ＮＷが存在してそのｎ型半導体領域ＮＷに接する部分と、直下にｐ型ウエルＰＷ１が存在してそのｐ型ウエルＰＷ１に接する部分とを有している。
ｐ型ウエルＰＷ１とｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。また、ｐ＋型半導体領域ＰＲとｎ型半導体領域ＮＷとの間には、ＰＮ接合が形成される。ｐ型ウエルＰＷ１（ｐ型半導体領域）とｎ型半導体領域ＮＷとｐ＋型半導体領域ＰＲとによって、フォトダイオード（ＰＮ接合ダイオード）ＰＤが形成される。
フォトダイオードＰＤは、受光素子である。また、フォトダイオードＰＤは、光電変換素子とみなすこともできる。フォトダイオードＰＤは、入力された光を光電変換して電荷を生成し、生成した電荷を蓄積する機能を有し、転送トランジスタＴＸは、フォトダイオードＰＤで蓄積された電荷をフォトダイオードＰＤから転送する際のスイッチとしての役割を有している。
また、ｎ型半導体領域ＮＷの一部と平面的に重なるように、ゲート電極Ｇｔが形成されている。このゲート電極Ｇｔは、転送トランジスタＴＸのゲート電極であり、半導体基板ＳＢ上にゲート絶縁膜ＧＯＸを介して形成（配置）されている。ゲート電極Ｇｔの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
活性領域ＡｃＴＰの半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、ゲート電極Ｇｔの両側のうちの一方の側には、上記ｎ型半導体領域ＮＷが形成されており、他方の側には、ｎ型半導体領域ＮＲが形成されている。ｎ型半導体領域ＮＲは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が高濃度で導入（ドープ）されたｎ＋型半導体領域であり、ｐ型ウエルＰＷ１内に形成されている。ｎ型半導体領域ＮＲは、フローティングディフュージョン（浮遊拡散層）ＦＤとしての半導体領域であり、転送トランジスタＴＸのドレイン領域でもある。
ｎ型半導体領域ＮＲは、転送トランジスタＴＸのドレイン領域として機能するが、フローティングディフュージョン（浮遊拡散層）ＦＤとみなすこともできる。また、ｎ型半導体領域ＮＷは、フォトダイオードＰＤの構成要素であるが、転送トランジスタＴＸのソース用の半導体領域としても機能することができる。すなわち、転送トランジスタＴＸのソース領域は、ｎ型半導体領域ＮＷにより形成される。このため、ｎ型半導体領域ＮＷとゲート電極Ｇｔとは、ゲート電極Ｇｔの一部（ソース側）が、ｎ型半導体領域ＮＷの一部と平面的に（平面視で）重なるような位置関係となっていることが好ましい。ｎ型半導体領域ＮＷとｎ型半導体領域ＮＲとは、転送トランジスタＴＸのチャネル形成領域（ゲート電極Ｇｔの直下の基板領域に対応）を挟んで互いに離間するように形成されている。
フォトダイオードＰＤ（図３参照）の表面、すなわちｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲの表面には、キャップ絶縁膜ＣＰが形成されている。このキャップ絶縁膜ＣＰは、半導体基板ＳＢの表面特性、すなわち界面特性を良好に保つために形成される。このキャップ絶縁膜ＣＰ上には、反射防止膜ＡＲＦが形成されている。すなわち、反射防止膜ＡＲＦは、ｎ型半導体領域ＮＷおよびｐ＋型半導体領域ＰＲ上に、キャップ絶縁膜ＣＰを介して形成されている。反射防止膜ＡＲＦの一部（端部）は、ゲート電極Ｇｔ上に乗り上げることもできる。なお、反射防止膜ＡＲＦは、必ずしも設ける必要はなく、省略できる。
また、図６に示されるように、活性領域ＡｃＬのｐ型ウエルＰＷ２上には、ゲート絶縁膜ＧＯＸを介して、周辺トランジスタＬＴのゲート電極Ｇｌｔが形成されており、ゲート電極Ｇｌｔの両側の側壁上には、サイドウォールスペーサＳＷが形成されている。また、ゲート電極Ｇｌｔの両側のｐ型ウエルＰＷ２中には、周辺トランジスタＬＴのソース・ドレイン領域が形成されている。周辺トランジスタＬＴのソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ型の低濃度半導体領域であるｎ−型半導体領域ＮＭと、ｎ型の高濃度半導体領域であるｎ＋型半導体領域ＳＤとからなる。さらに、周辺トランジスタＬＴのゲート電極Ｇｌｔ、ソース・ドレイン領域を構成するｎ＋型半導体領域ＳＤの表面には金属シリサイド層ＳＩＬが形成されている。一方、画素ＰＵを構成する転送トランジスタＴＸのドレイン領域を構成するフローティングディフュージョンＦＤには金属シリサイド層ＳＩＬは形成されていない。したがって、フローティングディフュージョンＦＤの表面は、シリサイドブロック膜ＢＬＫで覆われている。シリサイドブロック膜ＢＬＫは、例えば、酸化シリコン膜からなる。本実施の形態では、画素領域１Ａは全域がシリサイドブロック膜ＢＬＫで覆われている。但し、シリサイドブロック膜ＢＬＫで覆う必要が有るのは、金属シリサイド層ＳＩＬを形成したくない転送トランジスタＴＸのフローティングディフュージョンＦＤであり、それ以外の部分にはシリサイドブロック膜ＢＬＫを設けなくとも良い。ゲート電極Ｇｌｔは、膜厚１５０〜２００ｎｍのポリシリコン膜からなる導体膜で構成されている。
半導体基板ＳＢ上には、ゲート電極Ｇｔ、反射防止膜ＡＲＦおよびゲート電極Ｇｌｔを覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、画素領域１Ａおよび周辺回路領域２Ａを含む半導体基板ＳＢの主面全体上に形成されている。前述のように、画素領域１Ａでは、ゲート電極Ｇｔ、反射防止膜ＡＲＦおよびフローティングディフュージョンＦＤの表面はシリサイドブロック膜ＢＬＫで覆われており、シリサイドブロック膜ＢＬＫ上に層間絶縁膜ＩＬ１が形成されている。
層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン膜により形成されている。層間絶縁膜ＩＬ１には、上記プラグ電極Ｐｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ，Ｐｔ１，Ｐｔ２などの導電性のプラグ電極ＰＧが埋め込まれている。例えば、図６に示されるように、フローティングディフュージョンＦＤとしてのｎ型半導体領域ＮＲ上にプラグ電極ＰＧとしてプラグ電極Ｐｆｄが形成されており、このプラグ電極Ｐｆｄは、層間絶縁膜ＩＬ１を貫通してｎ型半導体領域ＮＲに達しており、ｎ型半導体領域ＮＲと電気的に接続されている。
上記プラグ電極Ｐｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ，Ｐｔ１，Ｐｔ２などの導電性のプラグ電極ＰＧは、層間絶縁膜ＩＬ１に形成されたコンタクトホールに、例えば、バリア導体膜とバリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。そのバリア導体膜は、例えば、チタン膜と該チタン膜上に形成された窒化チタン膜との積層膜（すなわちチタン／窒化チタン膜）からなる。
プラグ電極ＰＧ（Ｐｒ１，Ｐｒ２，Ｐｇ，Ｐｆｄ，Ｐａ，Ｐｓ，Ｐｒｇ，Ｐｔｇ，Ｐａｇ，Ｐｓｇ,Ｐｔ１,Ｐｔ２）が埋め込まれた層間絶縁膜ＩＬ１上には、例えば、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｍ１が形成されている。
層間絶縁膜ＩＬ２は、例えば酸化シリコン膜により形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜により形成することもできる。低誘電率膜としては、例えば、ＳｉＯＣ膜を挙げることができる。
配線Ｍ１は、例えば、銅配線により形成されており、ダマシン法を用いて形成することができる。なお、配線Ｍ１は、銅配線に限定されるものではなく、アルミニウム配線により形成することもできる。配線Ｍ１が埋込銅配線（ダマシン銅配線）の場合は、その埋込銅配線は、層間絶縁膜ＩＬ１に形成された配線溝内に埋め込まれているが、配線Ｍ１がアルミニウム配線の場合は、そのアルミニウム配線は、層間絶縁膜上に形成された導電膜をパターニングすることにより形成される。
配線Ｍ１を形成した層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線Ｍ２が形成されている。また、配線Ｍ２を形成した層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に配線Ｍ３が形成されている。配線Ｍ２およびＭ３は、例えば、デュアルダマシン法で形成された銅配線であり、配線部分と、下層配線との接続部と、が一体に構成されている。本実施の形態は、３層の配線層の例であるが、それ以上の配線層としても良い。最上層の配線層、ここでは、配線Ｍ３は、保護膜ＰＲＯ１で覆われており、保護膜ＰＲＯ１上には、支持基板ＳＳが貼り付けられている。保護膜ＰＲＯは、例えば、酸化シリコン膜と窒化シリコン膜の積層膜である。支持基板ＳＳは、例えば、シリコン基板からなり、その膜厚は、例えば、６００〜７００μｍである。
また、本実施の形態の裏面照射側のＣＭＯＳイメージセンサでは、図６に示すように、２〜３μｍ厚に薄膜化された半導体基板ＳＢの裏面側にカラーフィルタＣＦおよびマイクロレンズＭＬが形成されている。
画素領域１Ａにおいて、半導体基板ＳＢの裏面の全面を覆うように絶縁膜ＩＦ１が形成されており、絶縁膜ＩＦ１上には遮光膜ＬＳが形成されている。遮光膜ＬＳは、フォトダイオードＰＤが形成された領域を露出する開口ＯＰ１を有し、それ以外の部分を被覆している。絶縁膜ＩＦ１および遮光膜ＬＳを覆うように、半導体基板ＳＢの裏面上に絶縁膜ＩＦ２および保護膜ＰＲＯ２が形成されており、保護膜ＰＲＯ２は、遮光膜ＬＳの開口ＯＰ１に対応する位置に開口ＯＰ４を有している。開口ＯＰ４の開口径は、開口ＯＰ１の開口径よりも大きく、開口ＯＰ４は、開口ＯＰ１の全域を露出している。そして、保護膜ＰＲＯ２の開口ＯＰ４内には、カラーフィルタＣＦおよびマイクロレンズＭＬが形成されている。絶縁膜ＩＦ１は、暗電流ノイズ低減の為に設けられており、例えば、ＨｆｘＯｙ、ＴａｘＯｙ、ＡｌｘＯｙ、ＺｒｘＯｙまたはＴｉｘＯｙ（いずれの場合も、ｘ＋ｙ＝１）からなる。遮光膜ＬＳは、例えば、アルミニウム膜またはタングステン膜からなり、光がフォトダイオードＰＤの形成領域以外に侵入するのを抑制している。絶縁膜ＩＦ２は、反射防止膜であり、例えば、膜厚０．１〜０．２μｍの酸化シリコン膜からなる。保護膜ＰＲＯ２は、例えば、窒化シリコン膜からなる。
また、周辺回路領域２Ａでは、半導体基板ＳＢの裏面は、順に、絶縁膜ＩＦ１、遮光膜ＬＳ、絶縁膜ＩＦ２および保護膜ＰＲＯ２で覆われている。
次に、周辺回路領域２Ａにおいて、半導体基板ＳＢの裏面側に形成されたパッド電極ＰＡＤについて説明する。図７は、本実施の形態の半導体装置の要部断面図である。具体的には、パッド電極の平面図を示している。図８は、図７のＣ−Ｃ´線に沿う断面図である。図９は、図７のＤ−Ｄ´線に沿う断面図である。図７〜図９に示すように、パッド電極ＰＡＤは、半導体基板ＳＢの裏面に形成された開口ＯＰ２の内部に形成されている。半導体基板ＳＢの裏面から半導体基板ＳＢを貫通する開口ＯＰ２は、素子分離膜ＳＴＩに達しており、パッド電極ＰＡＤは、素子分離膜ＳＴＩの裏面上に絶縁膜ＩＦ２を介して形成されている。ここで、素子分離膜ＳＴＩの主面とは、配線Ｍ１およびＭ２が形成されている側であり、裏面とは、半導体基板ＳＢ側を言う。また、素子分離膜ＳＴＩの主面上には、プレート電極ＧＰが形成されており、パッド電極ＰＡＤは、素子分離膜ＳＴＩに形成された開口ＯＰ３を介してプレート電極ＧＰに接続している。パッド電極ＰＡＤは、バリア導体膜と主導体膜の積層構造であり、バリア導体膜は、例えば、窒化チタン膜または窒化タングステン膜であり、主導体膜は、例えば、アルミニウム膜（ＳｉまたはＣｕを含有するアルミニウム膜も含む）である。バリア導体膜は、２０〜３０ｎｍの膜厚、主導体膜は、６００〜１０００ｎｍの膜厚を有する。バリア導体膜がプレート電極ＧＰ側に位置しており、バリア導体膜がプレート電極ＧＰに接触している。また、プレート電極ＧＰは、ゲート電極ＧｔおよびＧｌｔと同層の膜厚１５０〜２００ｎｍの導体膜（ポリシリコン膜）で形成されており、プレート電極ＧＰの上面にはシリサイド層ＳＩＬが形成されている。さらに、プレート電極ＧＰとシリサイド層ＳＩＬの積層構造体の周囲（側壁上）にはサイドウォールスペーサが形成されている。なお、プレート電極ＧＰは、不純物をドープしないノンドープポリシリコン膜とすることも出来る。
このように、半導体基板ＳＢに形成した開口ＯＰ２とは別に、素子分離膜ＳＴＩに形成された開口ＯＰ３を介して、パッド電極ＰＡＤが、素子分離膜ＳＴＩの主面に接触して配置されたプレート電極ＧＰに接続されているため、開口ＯＰ３の深さを低減することができ、パッド電極ＰＡＤとプレート電極ＧＰとの接続信頼性を向上できる。また、パッド電極ＰＡＤは、プレート電極ＧＰに接続されており、直接配線Ｍ１に接続されていないので、配線Ｍ１を薄膜化することができ、配線Ｍ１の微細化が可能となり、半導体装置の集積度が向上する。
また、プレート電極ＧＰの上部に配置された配線Ｍ１は、プラグ電極ＰＧおよびシリサイド層ＳＩＬを介してプレート電極ＧＰに接続されている。さらに、配線Ｍ１の上部に配置された配線Ｍ２は、配線Ｍ１に接続されている。プレート電極ＧＰの上部に配置された配線Ｍ１またはＭ２は、周辺回路を構成する周辺トランジスタＬＴに接続されている。つまり、パッド電極ＰＡＤは、周辺トランジスタＬＴに接続されている。プレート電極ＧＰを延長して周辺トランジスタＬＴに接続する場合、配線Ｍ１およびＭ２は不要となるが、配線Ｍ１または、および、Ｍ２を介在してパッド電極ＰＡＤを周辺トランジスタＬＴに接続するのが好適である。
パッド電極ＰＡＤは、その表面を保護膜ＰＲＯ２で覆われているが、保護膜ＰＲＯ２に設けられた開口ＯＰ５からその一部が露出している。そして、保護膜ＰＲＯ２から露出した領域にボンディングワイヤＢＷが接続される。つまり、開口ＯＰ５から露出したパッド電極ＰＡＤが、ボンディングワイヤＢＷが接続される接続領域である。図７および図９に示すように、この接続領域（言い換えると、開口ＯＰ５の内部）は、その全域が素子分離膜ＳＴＩの裏面上に位置しており、かつ、素子分離膜ＳＴＩに形成された開口ＯＰ３の外側にあり、開口ＯＰ３と重なっていない。つまり、開口ＯＰ３は、その全域を保護膜ＰＲＯ２で覆われており、開口ＯＰ３の上部は接続領域とはならない。開口ＯＰ３で、パッド電極ＰＡＤの上面に段差が発生するが、この段差部分は保護膜ＰＲＯ２で覆われており、保護膜ＰＲＯ２から露出することはない。パッド電極ＰＡＤは、平坦な面を有する素子分離膜ＳＴＩ裏面の上に延在しており、接続領域が素子分離膜ＳＴＩの裏面上となる。このような、開口ＯＰ２、ＯＰ３およびＯＰ５の位置関係が有るため、ボンディングワイヤＢＷとパッド電極ＰＡＤの接続信頼性を向上させることができる。また、ワイヤボンディング時の下地が、機械的強度の高い素子分離膜ＳＴＩであるため、ボンディングワイヤＢＷの接続信頼性を向上させることができる。
また、図７および図９に示すように、プラグ電極ＰＧは、素子分離膜ＳＴＩの開口ＯＰ３から離れて配置されているため、パッド電極ＰＡＤとプレート電極ＧＰの接続信頼性を向上できる。
また、図７および図９に示すように、保護膜ＰＲＯ２の開口ＯＰ５がプラグ電極ＰＧの配置領域と重なっているため、チップ面積を縮小できる。
図９に示すように、ボンディングワイヤＢＷを、半導体基板ＳＢの開口ＯＰ２内の深い位置でパッド電極ＰＡＤと接続するため、ボンディングワイヤＢＷのボール部分が半導体基板ＳＢの厚さ内に取り込まれ、実装高さを低減できる。
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。図１０〜図１７は、本実施の形態の半導体装置の製造工程中の要部断面図である。図１０〜図１７は、画素領域１Ａおよび周辺回路領域２Ａを示しており、図１０の左側は、図６の左側の断面図に対応しており、周辺回路領域２Ａは、図９に対応する図７のＤ−Ｄ´線に沿う断面図である。
先ず、「半導体ウエハ準備工程」を実施する。図１０に示す半導体素子が形成された半導体基板ＳＢ（半導体ウエハ）を準備する。画素領域１Ａには、図６で説明したように、フォトダイオードＰＤと転送トランジスタＴＸ、ならびに、複数の配線Ｍ１、Ｍ２およびＭ３が形成され、配線Ｍ３の上部は保護膜ＰＲＯ１で覆われている。また、周辺回路領域２Ａには、図９で説明したように、素子分離膜ＳＴＩ上にプレート電極ＧＰが形成され、プレート電極ＧＰ上にシリサイド層ＳＩＬが形成され、プレート電極ＧＰとシリサイド層ＳＩＬの側壁上にはサイドウォールスペーサＳＷが形成されている。さらに、プレート電極ＧＰ上には配線Ｍ１およびＭ２が配置されており、配線Ｍ１がプラグ電極ＰＧを介してプレート電極ＧＰに接続され、配線Ｍ２が配線Ｍ１に接続されている。なお、図示しないが、周辺回路領域２Ａには、図６に示した周辺トランジスタＬＴも形成されている。
次に、「半導体基板ＳＢ薄膜化工程」を実施する。図１１に示すように、保護膜ＰＲＯ１上に支持基板ＳＳを貼り付けた後、半導体基板ＳＢの裏面側を研磨し、半導体基板ＳＢを薄膜化する。支持基板ＳＳは、例えば、シリコン基板からなり、その膜厚は６００〜８００μｍである。半導体基板ＳＢは、元々、６００〜８００μｍ有った膜厚を、２〜３μｍとする。
次に、「遮光膜ＬＳ形成工程」を実施する。図１２に示すように、先ず、半導体基板ＳＢの裏面上に絶縁膜ＩＦ１を形成し、画素領域１Ａおよび周辺回路領域２Ａにおいて、半導体基板ＳＢの裏面を絶縁膜ＩＦ１で覆う。絶縁膜ＩＦ１として、例えば、ＨｆｘＯｙ、ＴａｘＯｙ、ＡｌｘＯｙ、ＺｒｘＯｙまたはＴｉｘＯｙ（いずれの場合も、ｘ＋ｙ＝１）を用いることができる。次に、絶縁膜ＩＦ１上に遮光膜ＬＳを形成し、画素領域１Ａおよび周辺回路領域２Ａにおいて、半導体基板ＳＢの裏面を覆う。ただし、遮光膜ＬＳは、フォトダイオードＰＤの形成領域を露出する開口ＯＰ１を有している。遮光膜ＬＳは、アルミニウム膜またはタングステン膜からなり、その膜厚は０．２μｍ程度とする。
次に、「開口ＯＰ２形成工程」を実施する。図１３に示すように、例えば、フォトレジスト膜ＰＨＲ１をマスクとして、半導体基板ＳＢにドライエッチングを施し、周辺回路領域２Ａにおいて、半導体基板ＳＢに開口ＯＰ２を形成する。開口ＯＰ２は、図７に示すように、プレート電極ＧＰと重なるように、プレート電極ＧＰの内側に形成する。こうして、周辺回路領域２Ａにおいて、素子分離膜ＳＴＩの裏面側が露出される。素子分離膜ＳＴＩは、半導体基板ＳＢのドライエッチング工程で、エッチングストッパとして機能する。また、ドライエッチング工程では、画素領域１Ａはフォトレジスト膜ＰＨＲ１で覆われている。ドライエッチング工程終了後、画素領域１Ａおよび周辺回路領域２Ａのフォトレジスト膜ＰＨＲ１は除去される。
次に、「開口ＯＰ３形成工程」を実施する。図１４に示すように、先ず、遮光膜ＬＳを覆うように、半導体基板ＳＢの裏面上に絶縁膜ＩＦ２を堆積する。その後、例えば、フォトレジスト膜ＰＨＲ２をマスクとして、絶縁膜ＩＦ２および素子分離膜ＳＴＩにドライエッチングを施し、周辺回路領域２Ａにおいて、絶縁膜ＩＦ２および素子分離膜ＳＴＩに開口ＯＰ３を形成し、プレート電極ＧＰの裏面を露出する。図７に示すように、開口ＯＰ３は、開口ＯＰ２の内側に位置しており、プレート電極ＧＰと重なっている。つまり、このドライエッチング工程において、プレート電極ＧＰを構成するポリシリコン膜は、エッチングストッパとして機能している。素子分離膜ＳＴＩを構成する酸化シリコン膜のエッチングレートに対し、ポリシリコン膜のエッチングレートが小さい条件でドライエッチングをするため、素子分離膜ＳＴＩに開口ＯＰ３を形成した際の、プレート電極ＧＰ（ポリシリコン膜）の削れ量（オーバーエッチ量）を低減することができる。また、素子分離膜ＳＴＩの主面上にプレート電極ＧＰが接触しているので、開口ＯＰ３を浅くでき、プレート電極ＧＰの削れ量を低減できる。因みに、素子分離膜ＳＴＩの膜厚は、０．３μｍ程度であり、開口ＯＰ３の深さも同様である。ドライエッチング工程終了後、画素領域１Ａおよび周辺回路領域２Ａのフォトレジスト膜ＰＨＲ２は除去される。
次に、「パッド電極ＰＡＤ形成工程」を実施する。図１５に示すように、半導体基板ＳＢの裏面上に、バリア導体膜およびアルミニウム膜を順次堆積した後、公知のフォトリソグラフィ技術およびドライエッチング技術を用いて、アルミニウム膜およびバリア膜を順にパターニングすることによりパッド電極ＰＡＤを形成する。パッド電極ＰＡＤは、図７に示すように、その全体が開口ＯＰ２内に位置している。パッド電極ＰＡＤの下面は、半導体基板ＳＢの裏面よりも高い。つまり、パッド電極ＰＡＤは、厚さ方向において、半導体基板ＳＢに埋まっている。パッド電極ＰＡＤは、素子分離膜ＳＴＩに形成された開口ＯＰ３内にも形成され、プレート電極ＧＰに接続されている。
次に、「保護膜ＰＲＯ２形成工程」を実施する。図１６に示すように、半導体基板ＳＢの裏面上に、例えば、窒化シリコン膜からなる保護膜ＰＲＯ２を堆積した後、公知のフォトリソグラフィ技術およびドライエッチング技術を用いて、保護膜ＰＲＯ２に開口ＯＰ４およびＯＰ５を形成する。開口ＯＰ４の開口径は、開口ＯＰ１の開口径よりも大きく、開口ＯＰ１の全域を露出している。図７にも示すように、開口ＯＰ５は、パッド電極ＰＡＤの一部を露出しているが、開口ＯＰ３とは重なっておらず、開口ＯＰ３の外側に位置している。なお、保護膜ＰＲＯ２は、感光性ポリイミド膜としても良い。
次に、「カラーフィルタＣＦおよびマイクロレンズＭＬ形成工程」を実施する。図１７に示すように、保護膜ＰＲＯ２の開口ＯＰ４内にカラーフィルタＣＦおよびマイクロレンズＭＬを形成する。
次に、図９に示すように、保護膜ＰＲＯ２の開口ＯＰ５内において、パッド電極ＰＡＤの表面にボンディングワイヤＢＷを接続する「ボンディングワイヤＢＷ接続工程」を経て、本実施の形態の半導体装置が完成する。
なお、保護膜ＰＲＯ２に開口ＯＰ４およびＯＰ５を同一工程で形成する例を示したが、開口ＯＰ５は、後述するカラーフィルタＣＦおよびマイクロレンズＭＬの形成後に形成しても良い。つまり、「保護膜ＰＲＯ２形成工程」では、開口ＯＰ４のみ形成し、「カラーフィルタＣＦおよびマイクロレンズＭＬ形成工程」の後に、保護膜ＰＲＯ２に開口ＯＰ５を形成する。このような製法によれば、「カラーフィルタＣＦおよびマイクロレンズＭＬ形成工程」において、開口ＯＰ５内に残渣が残ることを防止することができるとともに、パッド電極ＰＡＤ表面の損傷を防止できる。
本実施の形態の製造方法によれば、ポリシリコン膜からなるプレート電極ＧＰを、素子分離膜ＳＴＩに開口ＯＰ３を形成する際のエッチングストッパとしているため、エッチング時に、エッチングストッパが貫通するという不具合を防止できる。つまり、半導体装置の信頼性を向上できる。また、ゲート電極ＧｔおよびＧｌｔと同層のポリシリコン膜を用いて形成したプレート電極ＧＰをエッチングストッパとしたことで、配線Ｍ１を厚膜化する必要がなく、半導体装置の微細化が可能となる。
また、半導体基板ＳＢに開口ＯＰ２を形成する第１段階のエッチング工程では、素子分離膜ＳＴＩをエッチングストッパとして利用し、素子分離膜ＳＴＩに開口ＯＰ３を形成する第２段階のエッチング工程では、プレート電極ＧＰをエッチングストッパとして利用している。第２段階のエッチング工程では、半導体基板ＳＢに比べ、膜厚の薄い素子分離膜ＳＴＩ（および絶縁膜ＩＦ２）をエッチングしているため、エッチングストッパの削れ量を低減することができる。さらに、エッチングストッパとなるプレート電極ＧＰが素子分離膜ＳＴＩ上の接触しており、配線Ｍ１をエッチングストッパとした場合に比べ、エッチングされる膜の膜厚を低減できる。従って、エッチングストッパであるプレート電極ＧＰの削れ量を低減することができる。
＜変形例１＞
変形例１は、図７に示すパッド電極ＰＡＤ部分の変形例である。図１８は、図７に対する変形例である半導体装置を示す平面図である。図１８では、上記実施の形態と対応する部分に同様の符号を付している。
図１８に示すように、プレート電極ＧＰおよび配線Ｍ１が、開口ＯＰ５の外側に配置され、上記実施の形態のプレート電極ＧＰおよび配線Ｍ１よりも、平面サイズが縮小されている。従って、開口ＯＰ５に重なる領域に、パッド電極ＰＡＤと接続されていない配線Ｍ１を配置することができる。
＜変形例２＞
変形例２は、図７に示すパッド電極ＰＡＤ部分の変形例である。図１９は、図７に対する変形例である半導体装置を示す平面図である。図１９では、上記実施の形態と対応する部分に同様の符号を付している。
図１９に示すように、パッド電極ＰＡＤおよび配線Ｍ１は、夫々、櫛歯形状を有しており、互いに対向し、かつ、重なるように配置されている。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＡｃＡＳ、ＡｃＧ、ＡｃＬ、ＡｃＲ、ＡｃＴＰ 活性領域
ＡＲＦ 反射防止膜
ＢＬＫ シリサイドブロック膜
ＢＷ ボンディングワイヤ
ＣＦ カラーフィルタ
ＣＰ キャップ絶縁膜
ＦＤ フローティングディフュージョン
Ｇａ、Ｇｒ、Ｇｓ、Ｇｔ、Ｇｌｔ ゲート電極
ＧＯＸ ゲート絶縁膜
ＧＰ プレート電極
ＩＦ１、ＩＦ２ 絶縁膜
ＩＬ１、ＩＬ２、ＩＬ３、ＩＬ４ 層間絶縁膜
ＬＴ 周辺トランジスタ
ＬＳ 遮光膜
ＭＬ マイクロレンズ
Ｍ１、Ｍ２、Ｍ３ 配線
ＮＭ ｎ−型半導体領域（低濃度半導体領域）
ＮＲ ｎ型半導体領域
ＮＷ ｎ型半導体領域（ｎ型ウエル）
ＯＰ１、ＯＰ２、ＯＰ３、ＯＰ４、ＯＰ５ 開口
ＰＡＤ パッド電極
ＰＤ フォトダイオード
ＰＧ、Ｐａ、Ｐｆｄ、Ｐｇ、Ｐｒ１、Ｐｒ２、Ｐｓ、Ｐｔ１、Ｐｔ２ プラグ電極
Ｐａｇ、Ｐｒｇ、Ｐｓｇ、Ｐｔｇ プラグ電極
ＰＨＲ フォトレジスト膜
ＰＲ ｐ＋型半導体領域
ＰＲＯ１、ＰＲＯ２ 保護膜
ＰＵ 画素
ＰＷ１ ｐ型ウエル
ＳＢ 半導体基板
ＳＤ ｎ＋型半導体領域（高濃度半導体領域）
ＳＩＬ 金属シリサイド層
ＳＴＩ 素子分離膜（素子分離領域）
ＳＷ サイドウォールスペーサ
ＴＸ 転送トランジスタ
１Ａ 画素領域
２Ａ 周辺回路領域

Claims (14)

  1. 主面と裏面とを有する半導体基板と、
    前記半導体基板の前記主面上に形成され、前記主面に接する第１面と、前記第１面と対向する第２面と、を有する第１絶縁膜と、
    前記第１絶縁膜の前記第２面に接触して、前記第１絶縁膜上に配置されたポリシリコン膜と、
    前記第１絶縁膜の前記第１面側に配置され、前記ポリシリコン膜に接続された電極膜と、
    を有し、
    前記半導体基板は、前記裏面から前記主面に貫通し、前記第１絶縁膜を露出する第１開口を有し、
    前記第１絶縁膜は、前記第１開口内に位置し、前記ポリシリコン膜の一部を露出する第２開口を有し、
    前記電極膜は、前記第２開口内に形成され、前記第１絶縁膜の前記第１面上に延在している、半導体装置。
  2. 請求項１記載の半導体装置において、さらに、
    前記半導体基板の前記裏面および前記電極膜を覆い、前記電極膜の一部を露出する第３開口を有する第２絶縁膜、
    を有し、
    平面視にて、前記第３開口は、前記第１開口の内側であって、かつ、前記第２開口の外側に位置する、半導体装置。
  3. 請求項１記載の半導体装置において、さらに、
    前記ポリシリコン膜の上部に配置され、前記ポリシリコン膜に電気的に接続された金属膜からなる配線、を有する、半導体装置。
  4. 請求項３記載の半導体装置において、さらに、
    前記ポリシリコン膜と前記配線との間を接続する金属導体層からなるプラグ電極、
    を有し、
    平面視にて、前記プラグ電極は、前記第２開口の外側に位置する、半導体装置。
  5. 請求項１記載の半導体装置において、さらに、
    第１導電型の第１半導体領域と、前記第１導電型とは反対の第２導電型の第２半導体領域と、
    を有し、
    前記半導体基板の内部に形成されたフォトダイオード領域、を有する、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記半導体基板の前記裏面上に形成され、前記フォトダイオード領域を露出する第４開口を有する遮光膜、を有する、半導体装置。
  7. 請求項６記載の半導体装置において、さらに、
    前記第４開口を覆うように配置されたカラーフィルタと、
    前記カラーフィルタ上に配置されたマイクロレンズと、
    を有する、半導体装置。
  8. 請求項１記載の半導体装置において、さらに、
    前記半導体基板の前記主面に形成された活性領域と、
    前記活性領域に形成され、ゲート電極、ソース領域およびドレイン領域を有するトランジスタと、
    を有し、
    前記活性領域は、前記半導体基板の前記主面上に延在する前記第１絶縁膜に囲まれている、半導体装置。
  9. （ａ）主面と裏面とを有する半導体基板と、前記半導体基板の前記主面上に形成され、前記主面に接する第１面と、前記第１面と対向する第２面とを有する第１絶縁膜と、前記第１絶縁膜の前記第２面に接触して、前記第１絶縁膜上に配置されたポリシリコン膜と、を有する半導体ウエハを準備する工程、
    （ｂ）前記半導体基板に、前記裏面側から前記第１絶縁膜の前記第１面に達する第１開口を形成する工程、
    （ｃ）前記第１開口の内部において、前記第１絶縁膜に、前記ポリシリコン膜に達する第２開口を形成する工程、
    （ｄ）前記第１開口の内部において、前記第２開口内で前記ポリシリコン膜に接触し、前記第１絶縁膜の前記第１面上に延在する電極膜を形成する工程、
    を有する、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記（ａ）工程と、前記（ｂ）工程と、の間に、さらに、
    （ｅ）前記半導体基板の前記裏面を研磨する工程、
    （ｆ）前記半導体基板の前記主面側に支持基板を貼り付ける工程、
    を有する、半導体装置の製造方法。
  11. 請求項９記載の半導体装置の製造方法において、
    前記（ｄ）工程の後に、さらに、
    （ｇ）前記半導体基板の前記裏面および前記電極膜を覆い、前記電極膜の一部を露出する第３開口を有する第２絶縁膜を形成する工程、を有する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記第３開口は、前記第２絶縁膜が前記第２開口内の前記電極膜を覆うように、前記第２開口の外側に形成する、半導体装置の製造方法。
  13. 請求項９記載の半導体装置の製造方法において、
    前記半導体ウエハは、前記第１絶縁膜に囲まれた活性領域と、前記活性領域内において、前記半導体基板の前記主面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両端に形成されたソース領域およびドレイン領域と、を有し、前記ゲート電極は、前記ポリシリコン膜と同層の膜で形成されている、半導体装置の製造方法。
  14. 請求項９記載の半導体装置の製造方法において、
    前記半導体ウエハは、前記ポリシリコン膜の上部に形成された金属膜からなる配線を有しており、前記配線は、前記ポリシリコン膜に電気的に接続されている、半導体装置の製造方法。
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