JP2624112B2 - イメージセンサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はイメージセンサに関する
ものである。

【０００２】

【従来の技術】従来固体イメージセンサはライン・セン
サとエリア・センサに大別されており、ラインセンサは
ファクシミリ等の読み取り用に又、エリアセンサはビデ
オカメラ用に用いられている。近年の情報処理機器の発
展に伴ない安価で高性能のデバイスや機器がもとめられ
てきつつある。特にオフィス用からパーソナル，ホーム
へと普及するにつれてこの要求は高まりつつある。例え
ばファクシミリにしても２０万円以下のホーム用のもの
が市場投入されつつある。ファクシミリにおいてはその
システム内は読み出し部（リード・アウト）と記録（プ
リント）部及び通信系」から成るが、記録部はサーマル
ヘッド等の開発により、又通信系はＬＳＩの発展によ
り、かなり低コストになる目途がたってきた。

【０００３】

【発明が解決しようとする課題】 しかし、従来の技術で
は、リード・アウト部は複雑な光学系とセンサ自体がコ
ストが高いので、全体としてコスト高になってしまう。
従ってこのリードアウト部を低コストでしかも高性能に
作り込む技術が必要である。この部分の低コスト化が可
能になると、更にファクシミリ，コピーマシン，プリン
タとの有機的な結合によりインテリジェント機能を持た
せた万能マシンとしてより高度の機器が実現できる。こ
のリードアウト部の低コスト化，高性能化を可能にする
には光学系を簡単にできるようなイメージセンサが必要
である。このために近年読み取り対象とイメージセンサ
を装着させる密着型のセンサが提案されている。しかし
実際には特性が不十分であったり、信頼性が劣っていた
り、又外部処理が複雑すぎてコスト的に成立しない等の
欠点があった。

【０００４】従って本発明の目的は、高性能かつ十分に
信頼性があり、更には低コスト化を可能にする密着型の
ラインセンサを提供することにある。

【０００５】

【課題を解決するための手段】本発明のイメージセンサ
は、表面の絶縁された基板上に配置される半導体層から
成るソ−ス・ドレイン領域及びチャネル領域、前記チャ
ネル領域上に配置されるゲート絶縁膜、前記ゲ−ト絶縁
膜上に配置されるゲ−ト電極、を有する薄膜トランジス
タと、前記ソ−ス・ドレイン領域のうち一方の前記半導
体層を延在配置することにより形成される第１の電極層
と、前記第１の電極層上に配置され、かつ前記ゲ−ト絶
縁膜と同一層の容量絶縁膜と、前記絶縁膜上に配置さ
れ、かつ前記第１の電極層及び前記容量絶縁膜とともに
容量を形成する第２の電極層と、前記第１の電極層と前
記第２の電極層とを光の照射により電気的に接続する感
光体層とを備えることを特徴とする。

【０００６】

【実施例】図１は本発明に用いるラインセンサのブロッ
ク図であり、図２はその具体的な構成を示す。エレメン
トがライン状にＮビット配置されており１つのエレメン
トはスキャン回路１、スイッチング回路２、感光セル部
３からなる。スキャン回路１は基本的にはクロック１０
によりデータ１１をシフトするフリップフロップ１２か
らなるシフトレジスタであり、スイッチング回路２のス
イッチングトランジスタ４（１３）のゲート５に入力さ
れ、トランジスタ４（１３）をＯＮ−ＯＦＦのコントロ
ールをする。基本動作は感光セル部３内に蓄えられた電
荷１５の、照射される光量に応じた抵抗１４による放電
量をスイッチングトランジスタ４がＯＮすることにより
出力ラインＶ_０に読み出される。Ｎビットのセルが順次
スキャン回路により読み出され、各セルのシリアル・ゲ
ータとして出カラインＶ_０に現われる。この結果各セル
に照射された光量に比例して電気量に変換されることに
なる。本発明の特徴はトランジスタを含めて、全ての素
子が薄膜で形成されることにある。

【０００７】図３はこの回路の各部の動作波形を示して
おり、シフトレジスタ列の各出力Ｑ1 〜ＱN が順次出力
されると、スイッチングトランジスタが順次選択される
ことに応じて、充電電流が出力ラインに出てくる。この
ピーク値が各セルの光量に対応するので、ローパスフィ
ルタやピークホールド回路を通すことにより、光量に比
例した信号レベルが得られる。

【０００８】図４は本発明のスイッチングトランジスタ
と感光セル部の具体的実現例であり、（イ）は（ロ）の
ＡＢ断面を示す。ガラスやセラミック等の材料からなる
基板３１上に多結晶シリコン薄膜をデポジットしてパタ
ーニングすることによりソース３４、チャネル３３、ド
レイン３２領域を形成する。その後熱酸化又は」ＣＶＤ
法によりゲート絶縁用のゲート膜３５を形成し更に例え
ば多結晶シリコン等のゲート電極材料をデポジットして
パターニングしてゲート３６を形成する。そしてイオン
打込法によりソース・ドレイン電極３２，３４としてＰ
型又はＮ型域を作る。その後層間絶縁膜、例えばシリコ
ン酸化膜４１をＣＶＤ法で形成しコンタクトホール３
７，４３を開孔し出力ラインとなるＡｌ配線層と感光層
の下電極のＡｌ層３９を形成する。そして全体にアモル
ファスシリコン等の感光体層４０をプラズマＣＶＤ法で
デポジットして、その上に感光体の上電極となる透明電
極層４２を形成する。感光体層４０は光が照射しない状
態では暗電流は１ｐＡ以下であり、光に対しては数ｐＡ
／Ｘに設定しておく。この方式は感光体とキャパシタが
両方兼ねて形成されるのが利点である。また図４では、
ドレインとなった半導体層４３を延在配置し、透明電極
４２と平面的に重なる位置に配置することにより半導体
層４３と透明導電膜４２の間にも容量が形成され、蓄積
容量を増加させている。

【０００９】感光体層４０としてアモルファスシリコン
を用いると暗電流が非常に小さく、又光電流が多いのが
特徴でこの光読みとり用に向いている。図１１はこのア
モルファスシリコン膜の感光特性の代表例であり、照度
１ｌＸ（１ルックス）以下まで用いることができること
が特徴である。図４のように感光体層を、たて型（膜垂
直）導電タイプの特長は感光体層、及び上部電極のエッ
チングオフが不要で、単に膜をデポシットすればよいと
いう簡単さにある。

【００１０】図５は本発明の他の方式例である。これは
感光体層を横型（膜水平）導電タイプを用いるものであ
る。（イ）は（ロ）のＣＤ断面であり、形成プロセスに
従って説明する。基板５１上にトランジスタとキャパシ
タを形成するシリコン薄膜をＣＶＤ法で形成する。その
後電荷蓄積用キャパシタの下部電極部５４にはＮ又はＰ
型層をイオン打込により形成しておく。その後多結晶シ
リコン等のゲート電極５７を形成してから、更にもう１
回イオン打込みを実施するとＮ又はＰ型のソース域５
２、真性領域のチャネル部５３、ドレイン域６１とゲー
ト電極５６よりなるスイッチングトランジスタ部と下部
電極５４、上部電極５７と絶縁膜５５からなるキャパシ
タが形成される。その後層間絶縁膜５８をデポジットし
てからコンタクトホール６０，６１，６２を開孔し、出
力ラインとなるＡｌ配線６３と感光体層５９を形成す
る。感光体層はＣｄＳやアモルファスシリコン等の光に
対して敏感な半導体材料であり、キャパシタと並列に配
置されている。この結果光が照射されていない時は感光
体層５９は非常に高抵抗であり、キャパシタに蓄積され
た電荷を放電することはないが、光が照射されるとキャ
パシタの電荷を放電するので、スイッチングトランジス
タがＯＮした時充電電流を生じることになり、この結果
光量が電気量に変換される。この図５に示す方法の特徴
は、感光体膜を横型導電性として用いることにより、上
下の電極が不要となることと、膜のピンホールが多くて
も使用可能なことと、膜のピンホールが多くても使用可
能なことにある。図５では、ドレインとなる半導体層５
４を延在形成し、電極層５７との間で容量を形成し、蓄
積容量を簡単な構成で形成している。

【００１１】

【００１２】

【００１３】

【００１４】本発明に用いるスキャン回路はある程度の
速いスピードが要求される。例えばエレメント数が１０
００で、読み出しサイクルが１ｍ^sec とすると、スキャ
ン・スピードは１ＭＨ_Z である。このためスキャン回路
は高速で動作可能なシフトレジスタと、それを構成する
トランジスタが要求される。

【００１５】図８はＣ−ＭＯＳ構成のスキャン回路の１
例であり、１エレメント分を示している。Ｐチャネル薄
膜トランジスタ（Ｐ−ＴＦＴ）９０〜９３とＮチャネル
薄膜トランジスタ（Ｎ−ＴＦＴ）９４〜９７により形成
される。

【００１６】図９はこのＣＭＯＳ−ＴＦＴの構造例であ
り、基板１００上に第１層目のシリコン薄膜１０１を形
成後、ゲート酸化膜１０２を形成この後ゲート電極１０
３を形成する。この後Ｐチャネルトランジスタ１０４に
はボロンイオンを、Ｎチャネルトランジスタ１０５には
リン又はヒ素イオン打込むと各々のトランジスタができ
る。このようにＴＦＴの場合、従来の単結晶ウエハによ
るイメージセンサに比し、単にイオン打込み工程を１回
のみ追加するとモノチャネルデバイス（Ｎ−ＭＯＳ又は
Ｐ−ＭＯＳ）からＣＭＯＳができることが大きな特徴で
ある。これは１つにはチャネル領域がＰ型でもＮ型でも
不純物を含まない真性領域を共通に用いていることによ
る。

【００１７】本発明に用いるトランジスタ（ＴＦＴ）は
スキャン回路においても、スイッチングトランジスタに
おいてもスピードが要求され、即ちトランジスタの特性
を改良する必要がある。本発明に用いるトランジスタ部
の形成プロセスの１例として熱酸化膜をゲート絶縁膜と
して用いると良好なトランジスタ特性が得られる。第１
層目のチャネル部とソース・ドレインを構成する不純物
を含まないシリコン薄膜を減圧ＣＶＤ法により５７０℃
のデポジション温度にて約２０００〜５０００Å形成
し、パターニングの後、１１００℃〜１１５０℃にてＯ
₂ 雰囲気で熱酸化して約１５００Åの良好なゲート絶縁
膜を形成すると同時に第１層目のシリコン薄膜のドレイ
ンを成長させて良好な多結晶とさせる。この後Ｎ⁺ ドー
プされた多結晶シリコンのゲート電極を形成し、その後
ゲート電極をマスクにしてＰイオンを１×１０¹⁵／cm²
のドーズ量で打込むとチャネルのみ真性領域として残
る。この後、Ｈ₂ プラズマ処理を実施すると特性がより
改良される。図４，図５の方式において感光体膜として
アモルファスシリコンを用いる際、水素ベースのプラズ
マＣＶＤで行なうと、同時にＴＦＴもＨ₂ プラズマ処理
が自動的に施こされる。又図７の方式でも別個に行なう
ことは可能である。図１０はこのような工程を経て得ら
れたＮ−ＴＦＴの特性例であり、チャネル・キャリア移
動度は約８０cm²／Ｖ・sec であり、単結晶シリコンの
約１／５という良好な特性である。このトランジスタを
用いて構成したスキャン回路は約２〜５ＭＨ_Z で動作
し、十分な高速性が得られる。又スイッチングトランジ
スタのスイッチングスピードは１００n sec である。

【００１８】

【発明の効果】本発明は、「薄膜トランジスタの半導体
層を延在配置することにより形成された第１の電極層が
容量を構成する」ために、プロセスの簡略化ができると
いう効果を有するものである。つまり、容量を構成する
第１の電極層はソ−ス・ドレイン層の一方とは共通の半
導体層で構成されているため、第１の電極層とソ−ス・
ドレイン層とが同一のプロセスで形成できるものであ
る。また、容量を構成する容量絶縁膜は、薄膜トランジ
スタのゲート絶縁膜と同一層である。一般に薄膜トラン
ジスタのゲート絶縁膜は薄いために、容量を構成する容
量絶縁膜をゲート絶縁膜と同一層とすることにより、容
量を構成する容量絶縁膜も薄くなり、その結果、容量が
大きくなるという効果を有する。

【００１９】

【００２０】

【００２１】

【００２２】

【００２３】本発明はこのように、高性能かつ高信頼度
で低コストの固体イメージセンサを実現できるものでそ
の効果は多大なものである。

【図面の簡単な説明】

【図１】 本発明に用いるイメージセンサのブロック
図。

【図２】 本発明に用いるイメージセンサの具体的回路
図。

【図３】 本発明に用いるイメージセンサの動作波形を
示す図。

【図４】 参考図。

【図５】 本発明の具体的構造図。

【図６】 スキャン回路の１例を示す図。

【図７】 ＣＭＯＳＴＦＴの構造を示す図。

【図８】 本発明に用いるＮ−ＴＦＴの特性例を示す
図。

【図９】 感光体層の光特性を示す図。

【図１０】 ＴＦＴを感光体として用いる場合の光特性
を示す図。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 表面の絶縁された基板上に配置される半
   導体層から成るソ−ス・ドレイン領域及びチャネル領
   域、前記チャネル領域上に配置されるゲート絶縁膜、前
   記ゲ−ト絶縁膜上に配置されるゲ−ト電極、を有する薄
   膜トランジスタと、 前記ソ−ス・ドレイン領域のうち一方の前記半導体層を
   延在配置することにより形成される第１の電極層と、 前記第１の電極層上に配置され、かつ前記ゲ−ト絶縁膜
   と同一層の容量絶縁膜と、 前記絶縁膜上に配置され、かつ前記第１の電極層及び前
   記容量絶縁膜とともに容量を形成する第２の電極層と、 前記第１の電極層と前記第２の電極層とを光の照射によ
   り電気的に接続する感光体層とを備える ことを特徴とす
   るイメージセンサ。