JPH0748785B2 - 信号読み出し方法 - Google Patents
信号読み出し方法Info
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- JPH0748785B2 JPH0748785B2 JP61156262A JP15626286A JPH0748785B2 JP H0748785 B2 JPH0748785 B2 JP H0748785B2 JP 61156262 A JP61156262 A JP 61156262A JP 15626286 A JP15626286 A JP 15626286A JP H0748785 B2 JPH0748785 B2 JP H0748785B2
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- H04N1/19—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa using multi-element arrays
- H04N1/191—Scanning arrangements, i.e. arrangements for the displacement of active reading or reproducing elements relative to the original or reproducing medium, or vice versa using multi-element arrays the array comprising a one-dimensional array, or a combination of one-dimensional arrays, or a substantially one-dimensional array, e.g. an array of staggered elements
- H04N1/192—Simultaneously or substantially simultaneously scanning picture elements on one main scanning line
- H04N1/193—Simultaneously or substantially simultaneously scanning picture elements on one main scanning line using electrically scanned linear arrays, e.g. linear CCD arrays
- H04N1/1931—Simultaneously or substantially simultaneously scanning picture elements on one main scanning line using electrically scanned linear arrays, e.g. linear CCD arrays with scanning elements electrically interconnected in groups
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は信号読み出し方法に係り、特に複数の電荷蓄積
手段に対応して設けられたスイッチ手段によって、前記
複数の電荷蓄積手段に蓄積された外部信号の読み出し動
作を順次行い、且つこの読み出し動作時に、リセット動
作を行い、このリセット動作後に各電荷蓄積手段への信
号蓄積を行う信号読み出し方法に関する。
手段に対応して設けられたスイッチ手段によって、前記
複数の電荷蓄積手段に蓄積された外部信号の読み出し動
作を順次行い、且つこの読み出し動作時に、リセット動
作を行い、このリセット動作後に各電荷蓄積手段への信
号蓄積を行う信号読み出し方法に関する。
［従来技術］ ファクシミリ，イメージスキャナ等に用いられる電荷蓄
積型ラインセンサの駆動方法は通常次のように行われて
いた。
積型ラインセンサの駆動方法は通常次のように行われて
いた。
第６図は電荷蓄積型ラインセンサの等価回路図である。
第７図は上記等価回路の動作を説明するためのタイミン
グチャートである。
グチャートである。
第６図において、フォトセンサS1,S2,…SNの一端はバイ
アス電源に接続されて一定のバイアス電圧VSが印加さ
れ、他端はそれぞれコンデンサC1,C2,…,CNと、電界効
果型トランジスタからなる転送用スイッチSWt1,SWt2,
…,SWtNのドレイン電極及び電界効果型トランジスタか
らなる放電用スイッチSWr1,SWr2,…,SWrNのドレイン電
極とに接続される。転送用スイッチSWt1,SWt2,…,SWtN
のゲート電極は駆動線G1,G2,…,GNにそれぞれ接続さ
れ、放電用スイッチSWr1,SWr2,…,SWrN-1,SWrNのゲート
電極は駆動線G2,G3,…,GN,G1にそれぞれ接続される。転
送用スイッチSWt1,SWt2,…,SWtNのソース電極はバッフ
ァーアンプ１に接続され、放電用スイッチSWr1,SWr2,
…,SWrNのソース電極はバイアス電圧を印加するバイア
ス線VRに接続される。
アス電源に接続されて一定のバイアス電圧VSが印加さ
れ、他端はそれぞれコンデンサC1,C2,…,CNと、電界効
果型トランジスタからなる転送用スイッチSWt1,SWt2,
…,SWtNのドレイン電極及び電界効果型トランジスタか
らなる放電用スイッチSWr1,SWr2,…,SWrNのドレイン電
極とに接続される。転送用スイッチSWt1,SWt2,…,SWtN
のゲート電極は駆動線G1,G2,…,GNにそれぞれ接続さ
れ、放電用スイッチSWr1,SWr2,…,SWrN-1,SWrNのゲート
電極は駆動線G2,G3,…,GN,G1にそれぞれ接続される。転
送用スイッチSWt1,SWt2,…,SWtNのソース電極はバッフ
ァーアンプ１に接続され、放電用スイッチSWr1,SWr2,
…,SWrNのソース電極はバイアス電圧を印加するバイア
ス線VRに接続される。
フォトセンサS1,S2,…,SNの光電流はそれぞれコンデン
サC1,C2,…,CNに蓄積され、蓄積された光出力（電圧
VC1,VC2,…,VCN）は順次転送用スイッチSWt1,SWt2,…,S
WtNをON状態とすることによってバファーアンプ１に転
送され、一方放電用スイッチSWr1,SWr2,…,SWrNをON状
態とすることによってバイアス線VRを介してリセット
（放電）される。
サC1,C2,…,CNに蓄積され、蓄積された光出力（電圧
VC1,VC2,…,VCN）は順次転送用スイッチSWt1,SWt2,…,S
WtNをON状態とすることによってバファーアンプ１に転
送され、一方放電用スイッチSWr1,SWr2,…,SWrNをON状
態とすることによってバイアス線VRを介してリセット
（放電）される。
次に第７図を用いて上記電荷蓄積型ラインセンサの動作
について説明する。
について説明する。
駆動線G1,G2,…,GNにゲート選択パルス（VG1,VG2,…,V
GN）を印加する。
GN）を印加する。
まず、駆動線G1が選択され、ゲート選択パルスVG1が印
加されると、転送用スイッチSWt1がON状態となり、コン
デンサC1に蓄積された光出力バッファーアンプ１を介し
て出力端子Voutに出力される。
加されると、転送用スイッチSWt1がON状態となり、コン
デンサC1に蓄積された光出力バッファーアンプ１を介し
て出力端子Voutに出力される。
次に駆動線G2が選択され、ゲート選択パルスVG2が印加
されると、転送用スイッチSWt2がON状態となり、コンデ
ンサC2に蓄積された光出力はバッファーアンプ１を介し
て出力端子Voutに出力される。この時、放電用スイッチ
SWr1も同時に選択されるので放電用スイッチSWr1もON状
態となり、コンデンサC1に蓄積された光出力はリセット
される。図中VC1,VC2,…,VCNはコンデンサC1,C2,…,CN
の電圧を示し、図に示すように、コンデンサC1はゲート
選択パルスVG2によるリセット動作から次のゲート選択
パルスVG1による読み出し動作までの蓄積時間Tsの間、
フォトセンサS1の光電流を蓄積する。以下同様な動作に
よって各コンデンサC1,C2,…,CN光出力が繰り返し、出
力端子Voutに出力される。
されると、転送用スイッチSWt2がON状態となり、コンデ
ンサC2に蓄積された光出力はバッファーアンプ１を介し
て出力端子Voutに出力される。この時、放電用スイッチ
SWr1も同時に選択されるので放電用スイッチSWr1もON状
態となり、コンデンサC1に蓄積された光出力はリセット
される。図中VC1,VC2,…,VCNはコンデンサC1,C2,…,CN
の電圧を示し、図に示すように、コンデンサC1はゲート
選択パルスVG2によるリセット動作から次のゲート選択
パルスVG1による読み出し動作までの蓄積時間Tsの間、
フォトセンサS1の光電流を蓄積する。以下同様な動作に
よって各コンデンサC1,C2,…,CN光出力が繰り返し、出
力端子Voutに出力される。
［発明が解決しようとする問題点］ 上記電荷蓄積型ラインセンサにおいて、第７図に示した
蓄積時間Tsの間にコンデンサC1,C2,…,CNに充電された
光出力による電圧VC1,VC2,…,VCNは、フォトセンサS1,S
2,…SNの光入射における抵抗をRS1,RS2,…,RSN、コンデ
ンサC1,C2,…,CNの容量をY1,Y2,…,YNとすると、次式で
示される。
蓄積時間Tsの間にコンデンサC1,C2,…,CNに充電された
光出力による電圧VC1,VC2,…,VCNは、フォトセンサS1,S
2,…SNの光入射における抵抗をRS1,RS2,…,RSN、コンデ
ンサC1,C2,…,CNの容量をY1,Y2,…,YNとすると、次式で
示される。
VCX＝VS｛１−exp（−TS/RSX・YX）｝ （ｘ＝1,2,…,N） … 通常電圧VC1,VC2,…,VCNはそれぞれ基準白原稿を読み取
った場合、1/2Vs程度の電圧となるように設定される。
すなわち、基準白原稿を読み取り時において、式のフ
ォトセンサの抵抗RSXと容量YXとはRSX・YX1.44TSを満
たすように設定される。
った場合、1/2Vs程度の電圧となるように設定される。
すなわち、基準白原稿を読み取り時において、式のフ
ォトセンサの抵抗RSXと容量YXとはRSX・YX1.44TSを満
たすように設定される。
電圧VC1,VC2,…,VCNは検出信号のS/N比、ダイナミック
レンジ、直線性等の特性の再現性に影響を与えるため
に、安定化させる必要があるが、フォトセンサの抵抗R
S1,RS2,…,RSNとコンデンサの容量Y1,Y2,…,YNとの各々
の積をすべての生産ロットで一定に保つのは、製造工程
上のバラツキ等から非常に困難である。
レンジ、直線性等の特性の再現性に影響を与えるため
に、安定化させる必要があるが、フォトセンサの抵抗R
S1,RS2,…,RSNとコンデンサの容量Y1,Y2,…,YNとの各々
の積をすべての生産ロットで一定に保つのは、製造工程
上のバラツキ等から非常に困難である。
そこで通常、この問題を解決するためにロット間におい
て、 （１）光源の光量を調整する。
て、 （１）光源の光量を調整する。
（２）フォトセンサのバイアス電圧を調整する。
（３）蓄積時間Tsを調整する。
等の補正が行われる。
しかしながら、（１）の光源の光量の調整はフォトセン
サの光応答特性、光劣化特性及び光源の寿命等に大きく
影響を与え、製品の信頼性の確保の点から問題点を有し
ていた。また（２）のフォトセンサのバイアス電圧VSの
調整は、式で示されるように本質的にRSX・YXの補正
とはなりえず、またバイアス電圧VSの大幅な調整は検出
信号の直線性を著しく損なわせることとなる。（３）の
蓄積時間Tsの調整は最も好ましき方法であるが、第７図
に示したように蓄積時間Tsはライン読み取り周期TGに依
存しており、このライン読み取り周期TGがラインセンサ
の搭載されるファクシミリ、イメージスキャナ等のシス
テム仕様により決定されていることから、容易に変更す
ることができず、結果として蓄積時間Tsも変更すること
ができないという問題点を有していた。
サの光応答特性、光劣化特性及び光源の寿命等に大きく
影響を与え、製品の信頼性の確保の点から問題点を有し
ていた。また（２）のフォトセンサのバイアス電圧VSの
調整は、式で示されるように本質的にRSX・YXの補正
とはなりえず、またバイアス電圧VSの大幅な調整は検出
信号の直線性を著しく損なわせることとなる。（３）の
蓄積時間Tsの調整は最も好ましき方法であるが、第７図
に示したように蓄積時間Tsはライン読み取り周期TGに依
存しており、このライン読み取り周期TGがラインセンサ
の搭載されるファクシミリ、イメージスキャナ等のシス
テム仕様により決定されていることから、容易に変更す
ることができず、結果として蓄積時間Tsも変更すること
ができないという問題点を有していた。
蓄積時間Tsを調整する他の方法としては、第６図に示し
た回路構成を変更することによって行う方法がある。す
なわち、転送用スイッチSWt1,SWt2,…,SWtNのゲート電
極と接続される駆動線と、放電用スイッチSWr1,SWr2,
…,SWrNのゲート電極と接続される駆動線とを別々に引
出し、放電のタイミングを転送のタイミングに対してず
らすことによって蓄積時間を変更する方法である。しか
しながら、この方法は駆動線が2N本と増加するために、
ゲートドライブ回路の接続工数が２倍となり、製造コス
トが高くなる問題を有していた。
た回路構成を変更することによって行う方法がある。す
なわち、転送用スイッチSWt1,SWt2,…,SWtNのゲート電
極と接続される駆動線と、放電用スイッチSWr1,SWr2,
…,SWrNのゲート電極と接続される駆動線とを別々に引
出し、放電のタイミングを転送のタイミングに対してず
らすことによって蓄積時間を変更する方法である。しか
しながら、この方法は駆動線が2N本と増加するために、
ゲートドライブ回路の接続工数が２倍となり、製造コス
トが高くなる問題を有していた。
なお、上記従来例では光導電型のラインセンサについて
説明したがフォトダイオード他のラインセンサについて
も同様である。特にフォトダイオード型のラインセンサ
において、蓄積容量としてフォトダイオードの対向電極
と半導体層とによって形成される容量を用いた場合、半
導体層の膜厚の増減は光電流の増減と容量の増減との両
方に同時に影響を与えるために、ロット間のバラツキを
制御することはさらに困難となる。
説明したがフォトダイオード他のラインセンサについて
も同様である。特にフォトダイオード型のラインセンサ
において、蓄積容量としてフォトダイオードの対向電極
と半導体層とによって形成される容量を用いた場合、半
導体層の膜厚の増減は光電流の増減と容量の増減との両
方に同時に影響を与えるために、ロット間のバラツキを
制御することはさらに困難となる。
本発明は上記問題点を鑑み、ライン読み取り周期を変化
させず、またスイッチ部の駆動線の本数を増やさずに、
蓄積時間を変えることのできる信号読み出し方法を提供
することを目的とする。
させず、またスイッチ部の駆動線の本数を増やさずに、
蓄積時間を変えることのできる信号読み出し方法を提供
することを目的とする。
［問題点を解決するための手段］ 上記の問題点は、複数の電荷蓄積手段に対応して設けら
れたスイッチ手段によって、前記複数の電荷蓄積手段に
蓄積された外部信号の読み出し動作を順次行い、且つこ
の読み出し動作時に、リセット動作を行い、このリセッ
ト動作後に各電荷蓄積手段への信号蓄積を行う信号読み
出し方法において、 前記電荷蓄積手段の各読み出し動作を行う読み出し区間
の間に空読み動作を行う空読み区間を設け、前記読み出
し動作後にこれらの空読み区間の所望の区間にて前記リ
セット動作を行うことを特徴とする本発明の信号読み出
し方法によって解決される。
れたスイッチ手段によって、前記複数の電荷蓄積手段に
蓄積された外部信号の読み出し動作を順次行い、且つこ
の読み出し動作時に、リセット動作を行い、このリセッ
ト動作後に各電荷蓄積手段への信号蓄積を行う信号読み
出し方法において、 前記電荷蓄積手段の各読み出し動作を行う読み出し区間
の間に空読み動作を行う空読み区間を設け、前記読み出
し動作後にこれらの空読み区間の所望の区間にて前記リ
セット動作を行うことを特徴とする本発明の信号読み出
し方法によって解決される。
なお、ここで空読みとは、スイッチ手段をオン状態と
し、このスイッチ手段と接続された電荷蓄積手段のリセ
ットは行うが、読み出しは行わないことをいう。
し、このスイッチ手段と接続された電荷蓄積手段のリセ
ットは行うが、読み出しは行わないことをいう。
［作 用］ 本発明は蓄積された外部信号を読み出す各読み出し区間
の間に、空読み区間を設け、読み出し動作の終了した電
荷蓄積手段のリセット動作をこの空読み区間の所望の区
間で行うことにより、次の読み出し動作で読み出される
外部信号の蓄積電荷の蓄積開始を該リセット動作後から
行わせ、蓄積時間を変えることのできる信号読み出し方
法を提供せんとするものである。
の間に、空読み区間を設け、読み出し動作の終了した電
荷蓄積手段のリセット動作をこの空読み区間の所望の区
間で行うことにより、次の読み出し動作で読み出される
外部信号の蓄積電荷の蓄積開始を該リセット動作後から
行わせ、蓄積時間を変えることのできる信号読み出し方
法を提供せんとするものである。
［実施例］ 以下、本発明の実施例について図面を用いて詳細に説明
する。なお本発明の信号読み出し方法の一例として電荷
蓄積型ラインセンサの信号読み出しに用いた場合につい
て説明する。
する。なお本発明の信号読み出し方法の一例として電荷
蓄積型ラインセンサの信号読み出しに用いた場合につい
て説明する。
第１図は本発明による電荷蓄積型ラインセンサの信号読
み出し方法を説明するためのタイミングチャートであ
る。
み出し方法を説明するためのタイミングチャートであ
る。
なお、電荷蓄積型ラインセンサの構成は第６図に示した
等価回路と同一であるので説明を略す。
等価回路と同一であるので説明を略す。
第１図に示すように、本発明においては、ライン読み取
り周期TGを2Nに分割し、奇数番目のグループを読み出し
区間r1,r2,…,rNに割当て、偶数番目のグループを空読
み空間d1,d2,…,dNに割り当てる。すなわち読み出し区
間と空読み区間は交互に振り分けられ、それぞれの区間
で駆動線G1,G2,…,GNが順次排他的に選択され、駆動電
圧が印加される。
り周期TGを2Nに分割し、奇数番目のグループを読み出し
区間r1,r2,…,rNに割当て、偶数番目のグループを空読
み空間d1,d2,…,dNに割り当てる。すなわち読み出し区
間と空読み区間は交互に振り分けられ、それぞれの区間
で駆動線G1,G2,…,GNが順次排他的に選択され、駆動電
圧が印加される。
１番目の駆動線G1が選択される読み出し区間をr1、同じ
く空読み区間をd1とし、以下駆動線G2,G3,…,GNの順序
に従って選択される読み出し区間をr2,r3,…,rN、同じ
く空読み区間をd2,d3…,dNとする。
く空読み区間をd1とし、以下駆動線G2,G3,…,GNの順序
に従って選択される読み出し区間をr2,r3,…,rN、同じ
く空読み区間をd2,d3…,dNとする。
本発明の信号読み出し方法による動作は次のように行わ
れる。
れる。
まず駆動線G1に、読み出し区間r1内におけるゲート選択
パルスVG1が加えられることにより、転送用スイッチSW
t1がON状態となり、コンデンサC1に蓄積された光出力が
読み出される。
パルスVG1が加えられることにより、転送用スイッチSW
t1がON状態となり、コンデンサC1に蓄積された光出力が
読み出される。
次に、駆動線G2に読み取り区間r2内におけるゲート選択
パルスVG2が加えられることにより、転送用スイッチSW
t2がON状態となり、コンデンサC2に蓄積された光出力が
読み出され、また同時に放電用スイッチSWr1がON状態と
なり、コンデンサC1に蓄積された光出力がリセットされ
る。同様にして、駆動線G3に読み取り区間r3内における
ゲート選択パルスVG3が加えられると、コンデンサC3に
蓄積された光出力が読み出され、且つ同時にコンデンサ
C2に蓄積された光出力がリセットされる。
パルスVG2が加えられることにより、転送用スイッチSW
t2がON状態となり、コンデンサC2に蓄積された光出力が
読み出され、また同時に放電用スイッチSWr1がON状態と
なり、コンデンサC1に蓄積された光出力がリセットされ
る。同様にして、駆動線G3に読み取り区間r3内における
ゲート選択パルスVG3が加えられると、コンデンサC3に
蓄積された光出力が読み出され、且つ同時にコンデンサ
C2に蓄積された光出力がリセットされる。
次に駆動線G2に空読み区間d2内におけるゲート選択パル
スVG2が加えられることにより、再びコンデンサC1がリ
セットされる。この時コンデンサC2に蓄積された光出力
も再び読み出されるが、この信号出力は無視される。
スVG2が加えられることにより、再びコンデンサC1がリ
セットされる。この時コンデンサC2に蓄積された光出力
も再び読み出されるが、この信号出力は無視される。
なおコンデンサC1においても、空読み区間d1において、
蓄積された光出力が再び読み出されることとなるが、同
様に信号出力は無視される。
蓄積された光出力が再び読み出されることとなるが、同
様に信号出力は無視される。
コンデンサC1の再リセット後、フォトセンサS1の光電流
の蓄積動作が開始され、次の読み出し区間r1内における
ゲート選択パルスVG2が印加されるまで蓄積動作が行わ
れる。すなわち、本発明の信号読み出し方法において
は、蓄積時間TSは、空読み区間d2内のゲート選択パルス
VG2が印加されてから、読み出し区間r1内のゲート選択
パルスVG2が印加されるまでの時間となる。
の蓄積動作が開始され、次の読み出し区間r1内における
ゲート選択パルスVG2が印加されるまで蓄積動作が行わ
れる。すなわち、本発明の信号読み出し方法において
は、蓄積時間TSは、空読み区間d2内のゲート選択パルス
VG2が印加されてから、読み出し区間r1内のゲート選択
パルスVG2が印加されるまでの時間となる。
以下同様にして、コンデンサC2,C3,…,CNの読み出し動
作、リセット動作、空読み動作、再リセット動作、蓄積
動作が行われ、信号読み出し動作が行われる。
作、リセット動作、空読み動作、再リセット動作、蓄積
動作が行われ、信号読み出し動作が行われる。
上記本発明の信号読み出し方法によれば、駆動線に加え
るゲート選択パルスを、空読み区間内の所望の区間に加
えることにより、読み出し区間ri（ｉ＝1,2,…,N）と空
読み区間di（ｉ＝1,2,…,N）との間の時間差、すなわち
蓄積時間TSを任意に変化させることができる。
るゲート選択パルスを、空読み区間内の所望の区間に加
えることにより、読み出し区間ri（ｉ＝1,2,…,N）と空
読み区間di（ｉ＝1,2,…,N）との間の時間差、すなわち
蓄積時間TSを任意に変化させることができる。
読み出し区間と空読み区間とを交互に切り換え、蓄積時
間を一定に保ちつつ、順次駆動線を選択してゲート選択
パルスを加える駆動回路はデジタル処理により容易に行
うことができる。
間を一定に保ちつつ、順次駆動線を選択してゲート選択
パルスを加える駆動回路はデジタル処理により容易に行
うことができる。
第２図はシフトレジスタを用いた駆動回路の一構成例を
示す回路図である。
示す回路図である。
第２図において、2N−１段のシフトレジスタ３から一段
おきにゲート駆動出力線が引き出され、このゲート駆動
出力線はイネーブルゲート２の一方の入力端子に接続さ
れており、このイネーブルゲート２の出力は駆動線G1,G
2,…,GNに接続されている。なお、一段おきにゲート駆
動出力線を引き出したのは、空読み区間d1,d2,…,dNを
設けるためである。
おきにゲート駆動出力線が引き出され、このゲート駆動
出力線はイネーブルゲート２の一方の入力端子に接続さ
れており、このイネーブルゲート２の出力は駆動線G1,G
2,…,GNに接続されている。なお、一段おきにゲート駆
動出力線を引き出したのは、空読み区間d1,d2,…,dNを
設けるためである。
前記シフトレジスタ３のシリアル入力はゲート回路部16
の出力と接続されており、クロック入力はクロック信号
線に接続される。
の出力と接続されており、クロック入力はクロック信号
線に接続される。
ゲート回路部16はＤフリップフロップ４の出力とカウン
タ５のＮカウント出力QNとから周期TGの読み出し動作用
のパルスを作り出し、またＤフリップフロップ４の出力
とコンパレータ６の出力とから、前記パルスから所望の
時間遅らせた周期TGの空読み動作用のパルスを作り出し
て、前記シフトレジスタのシリアル入力に送り出す。前
記読み出し動作用パルス及び前記空読み動作用パルスは
各段のシフトレジスタに順次転送されてゆき、駆動線
G1,G2,…,GNにゲート選択パルスVG1,VG2,…,VGNとして
送られる。ゲート選択パルスVG1,VG2,…,VGNのパルス幅
はイネーブル端子から送られる信号パルスによって制御
される。
タ５のＮカウント出力QNとから周期TGの読み出し動作用
のパルスを作り出し、またＤフリップフロップ４の出力
とコンパレータ６の出力とから、前記パルスから所望の
時間遅らせた周期TGの空読み動作用のパルスを作り出し
て、前記シフトレジスタのシリアル入力に送り出す。前
記読み出し動作用パルス及び前記空読み動作用パルスは
各段のシフトレジスタに順次転送されてゆき、駆動線
G1,G2,…,GNにゲート選択パルスVG1,VG2,…,VGNとして
送られる。ゲート選択パルスVG1,VG2,…,VGNのパルス幅
はイネーブル端子から送られる信号パルスによって制御
される。
カウンタ５はＤフリップフロップ４の出力パルスから周
期TGのパルスをＮカウント出力QNから送り出し、またコ
ンパレータ４にカウント出力を送る。コンパレータ６は
このカウント出力と蓄積時間設定スイッチ９で設定され
るデータ出力が一致した時にゲート回路部16に空読み動
作用の制御パルスを送る。
期TGのパルスをＮカウント出力QNから送り出し、またコ
ンパレータ４にカウント出力を送る。コンパレータ６は
このカウント出力と蓄積時間設定スイッチ９で設定され
るデータ出力が一致した時にゲート回路部16に空読み動
作用の制御パルスを送る。
第３図は他の駆動回路の構成例を示す回路図である。
第３図において、駆動線イネーブルゲート２の出力に接
続され、イネーブルゲート２の一方の入力端子はワンシ
ョット（単安定マルチバイブレータ）８の出力に接続さ
れる。ワンショット８はクロック信号が入力されるたび
に一定幅のパルスを出力し、このパルスによって、前述
した第２図の駆動回路と同様に、駆動線G1,G2,…,GNに
加えられるゲート選択パルスVG1,VG2,…,VGNのパルス幅
が制御される。
続され、イネーブルゲート２の一方の入力端子はワンシ
ョット（単安定マルチバイブレータ）８の出力に接続さ
れる。ワンショット８はクロック信号が入力されるたび
に一定幅のパルスを出力し、このパルスによって、前述
した第２図の駆動回路と同様に、駆動線G1,G2,…,GNに
加えられるゲート選択パルスVG1,VG2,…,VGNのパルス幅
が制御される。
イネーブルゲート２の他方の入力端子はそれぞれデコー
ダ10の出力に接続される。デコーダ10の入力はスリース
テート（高レベル，低レベル，フローティング３つの状
態をとる回路）11を介して、カウンター５と加算器７に
接続されており、カウンタ５のQ0端子のクロックの1/2
分周出力によって、交互にカウンタ５の出力と加算器７
の出力とが選択されてデコーダ10に出力される。
ダ10の出力に接続される。デコーダ10の入力はスリース
テート（高レベル，低レベル，フローティング３つの状
態をとる回路）11を介して、カウンター５と加算器７に
接続されており、カウンタ５のQ0端子のクロックの1/2
分周出力によって、交互にカウンタ５の出力と加算器７
の出力とが選択されてデコーダ10に出力される。
加算器７はカウンタ５の出力と蓄積時間設定スイッチ９
の出力との加算を行い、蓄積時間設定スイッチ９で定め
られる所望の空読み区間の時に制御信号をデコーダ10に
送る。
の出力との加算を行い、蓄積時間設定スイッチ９で定め
られる所望の空読み区間の時に制御信号をデコーダ10に
送る。
なお前述した二つの実施例においては、蓄積時間の設定
を、有接点スイッチたる蓄積時間設定スイッチによって
行っているが、その他の方法、例えば基準白原稿読取部
を設けて、読取部分の出力が一定値となるように、自動
的に制御することもできる。
を、有接点スイッチたる蓄積時間設定スイッチによって
行っているが、その他の方法、例えば基準白原稿読取部
を設けて、読取部分の出力が一定値となるように、自動
的に制御することもできる。
次に、本発明の信号読み出し方法を用いた電荷蓄積型ラ
インセンサの他の実施例について説明する。
インセンサの他の実施例について説明する。
第４図はマトリクス接続された電荷蓄積型ラインセンサ
の等価回路図である。なお第６図に示した電荷蓄積型と
同一構成部材に関しては同一符号を付して説明を省略す
る。
の等価回路図である。なお第６図に示した電荷蓄積型と
同一構成部材に関しては同一符号を付して説明を省略す
る。
本実施例においては、フォトセンサS1,S2,…,SN、コン
デンサC1,C2,…,CN、転送用スイッチSWt1,SWt2,…,S
WtN、放電用スイッチSWr1,SWr2,…,SWrNはそれぞれ一列
アレイ状に配置され、Ｎ×Ｍにブロック分けされる。ア
レイ状に設けられた転送用スイッチSWt1,SWt2,…,S
WtN、放電用スイッチSWr1,SWr2,…,SWrNのゲート電極は
マトリクス配線部15に接続される。転送用スイッチS
Wt1,SWt2,…,SWtNのゲート電極は他のブロッウの同順位
の転送用スイツチのゲート電極とそれぞれ共通に接続さ
れ、放電スイッチSWr1,SWr2,…,SWrN、のゲート電極は
各ブロック内の次の順位の転送用スイツチのゲート電極
に循環して接続される。
デンサC1,C2,…,CN、転送用スイッチSWt1,SWt2,…,S
WtN、放電用スイッチSWr1,SWr2,…,SWrNはそれぞれ一列
アレイ状に配置され、Ｎ×Ｍにブロック分けされる。ア
レイ状に設けられた転送用スイッチSWt1,SWt2,…,S
WtN、放電用スイッチSWr1,SWr2,…,SWrNのゲート電極は
マトリクス配線部15に接続される。転送用スイッチS
Wt1,SWt2,…,SWtNのゲート電極は他のブロッウの同順位
の転送用スイツチのゲート電極とそれぞれ共通に接続さ
れ、放電スイッチSWr1,SWr2,…,SWrN、のゲート電極は
各ブロック内の次の順位の転送用スイツチのゲート電極
に循環して接続される。
マトリクス配線部15の共通線（ゲート駆動線G1,G2,…,G
N）はゲート駆動部12によりドライブされる。
N）はゲート駆動部12によりドライブされる。
コンデンサC1,C2,…,CNに蓄積された電荷は転送用スイ
ッチSWt1,SWt2,…,SWtNによって蓄積コンデンサCX1に転
送される。又他のグループからも同様にして、蓄積コン
デンサCx2,Cx3,…,CxMに各グループのコンデンサC1,C2,
…,CNに蓄積された電荷が転送される。蓄積コンデンサC
x1,Cx2,…,CxMは引出し線14（信号出力線D1,D2,…,DM）
によって信号処理部13に接続される。
ッチSWt1,SWt2,…,SWtNによって蓄積コンデンサCX1に転
送される。又他のグループからも同様にして、蓄積コン
デンサCx2,Cx3,…,CxMに各グループのコンデンサC1,C2,
…,CNに蓄積された電荷が転送される。蓄積コンデンサC
x1,Cx2,…,CxMは引出し線14（信号出力線D1,D2,…,DM）
によって信号処理部13に接続される。
信号処理部13はアナログスイッチ、シフトレジスターバ
ッファアンプ等で構成され、Ｍ本にまとめられた信号を
シリアルに変換して出力する。
ッファアンプ等で構成され、Ｍ本にまとめられた信号を
シリアルに変換して出力する。
ゲート駆動部12は前述の第２図、第３図の回路を用いる
ことができる。
ことができる。
第５図は上記電荷蓄積型ラインセンサの信号読み出し方
法を説明するためのタイミングチャートである。
法を説明するためのタイミングチャートである。
なお上記電荷蓄積型ラインセンサの信号読み出し動作は
第１図に示した信号読み出し動作と同一であるので動作
説明を省略する。
第１図に示した信号読み出し動作と同一であるので動作
説明を省略する。
第５図に示すように、本実施例においては、空読み区間
d2が読み取り区間rsの次に設けられ、第１図に示した蓄
積時間Tsよりも読み取り区間と空読み区間とを加えた時
間Ｔだけ蓄積時間が短くなっている。
d2が読み取り区間rsの次に設けられ、第１図に示した蓄
積時間Tsよりも読み取り区間と空読み区間とを加えた時
間Ｔだけ蓄積時間が短くなっている。
上記実施例において、マトリクス配線はゲート電極側に
設けられているが、各同一ブロック内の転送用スイッチ
のゲート電極及び放電用スイッチのゲート電極をそれぞ
れ共通に接続し、且つ各ブロックの同準位の転送用スイ
ッチのソース電極を共通に接続することで、マトリクス
配線をソース電極側に設けることができる。
設けられているが、各同一ブロック内の転送用スイッチ
のゲート電極及び放電用スイッチのゲート電極をそれぞ
れ共通に接続し、且つ各ブロックの同準位の転送用スイ
ッチのソース電極を共通に接続することで、マトリクス
配線をソース電極側に設けることができる。
また上記実施例においては、コンデンサC1,C2,…,CNの
出力を電圧の形で読み出し、別の放電用スイッチでリセ
ットしているが、電流の形で信号を読み出してもよく、
この場合はコンデンサに蓄積された電荷を読み出し動作
時に電流としてしまい、読み出し動作と同様に放電動作
を行わせることができ、放電用スイッチを除去すること
ができる。
出力を電圧の形で読み出し、別の放電用スイッチでリセ
ットしているが、電流の形で信号を読み出してもよく、
この場合はコンデンサに蓄積された電荷を読み出し動作
時に電流としてしまい、読み出し動作と同様に放電動作
を行わせることができ、放電用スイッチを除去すること
ができる。
［発明の効果］ 以上、詳細に説明したように本発明の信号読み出し方法
によれば、読み取り周期を変えることなく蓄積時間を変
えることができ、電荷蓄積手段に蓄積される電荷量を任
意に制御することができる。
によれば、読み取り周期を変えることなく蓄積時間を変
えることができ、電荷蓄積手段に蓄積される電荷量を任
意に制御することができる。
本発明の信号読み出し方法はラインセンサ装置等に好適
に用いられ、生産ロット間のセンサ抵抗、蓄積容量のバ
ラツキを蓄積時間を変えることによって補正することが
でき、その結果として歩留りを向上させ、優れた再現性
を有する検出信号を与えることができる。また、駆動線
を増加させることがないので、コンパクトで低コストな
センサ装置を提供することができる。さらにセンサ特性
の劣化等の補正も行うことができるので初期特性のみな
らずラインセンサの寿命についても改善することができ
る。
に用いられ、生産ロット間のセンサ抵抗、蓄積容量のバ
ラツキを蓄積時間を変えることによって補正することが
でき、その結果として歩留りを向上させ、優れた再現性
を有する検出信号を与えることができる。また、駆動線
を増加させることがないので、コンパクトで低コストな
センサ装置を提供することができる。さらにセンサ特性
の劣化等の補正も行うことができるので初期特性のみな
らずラインセンサの寿命についても改善することができ
る。
また、上記ラインセンサ装置に光源が配置された場合、
光源のロット間バラツキ、光源の劣化等を蓄積時間の制
御で補正することができる。
光源のロット間バラツキ、光源の劣化等を蓄積時間の制
御で補正することができる。
第１図は本発明による電荷蓄積型ラインセンサの信号読
み出し方法を説明するためのタイミングチャートであ
る。 第２図はシフトレジスタを用いた駆動回路の一構成例を
示す回路図である。 第３図は他の駆動回路の構成例を示す回路図である。 第４図はマトリクス接続された電荷蓄積型ラインセンサ
の等価回路図である。 第５図は上記電荷蓄積型ラインセンサの信号読み出し方
法を説明するためのタイミングチャートである。 第６図は電荷蓄積型ラインセンサの等価回路図である。 第７図は上記等価回路の動作を説明するためのタイミン
グチャートである。 １……バッファーアンプ、２……イネーブルゲート、３
……シフトレジスタ、４……Ｄフリップフロップ、５…
…カウンター、６……コンパレータ、７……加算器、８
……ワンショット、９……蓄積時間設定スイッチ、10…
…デコーダ、11……スリーステイト、r1〜rN……読み取
り区間、d1〜dN……空読み区間、TS……蓄積時間、TG…
…ライン読み取り周期、G1〜GN……駆動線。
み出し方法を説明するためのタイミングチャートであ
る。 第２図はシフトレジスタを用いた駆動回路の一構成例を
示す回路図である。 第３図は他の駆動回路の構成例を示す回路図である。 第４図はマトリクス接続された電荷蓄積型ラインセンサ
の等価回路図である。 第５図は上記電荷蓄積型ラインセンサの信号読み出し方
法を説明するためのタイミングチャートである。 第６図は電荷蓄積型ラインセンサの等価回路図である。 第７図は上記等価回路の動作を説明するためのタイミン
グチャートである。 １……バッファーアンプ、２……イネーブルゲート、３
……シフトレジスタ、４……Ｄフリップフロップ、５…
…カウンター、６……コンパレータ、７……加算器、８
……ワンショット、９……蓄積時間設定スイッチ、10…
…デコーダ、11……スリーステイト、r1〜rN……読み取
り区間、d1〜dN……空読み区間、TS……蓄積時間、TG…
…ライン読み取り周期、G1〜GN……駆動線。
Claims (2)
- 【請求項１】複数の電荷蓄積手段に対応して設けられた
スイッチ手段によって、前記複数の電荷蓄積手段に蓄積
された外部信号の読み出し動作を順次行い、且つこの読
み出し動作時に、リセット動作を行い、このリセット動
作後に各電荷蓄積手段への信号蓄積を行う信号読み出し
方法において、 前記電荷蓄積手段の各読み出し動作を行う読み出し区間
の間に空読み動作を行う空読み区間を設け、前記読み出
し動作後にこれらの空読み区間の所望の区間にて前記リ
セット動作を行うことを特徴とする信号読み出し方法。 - 【請求項２】電荷蓄積手段がラインセンサの各センサ素
子部に対応して設けられた特許請求の範囲第１項記載の
信号読み出し方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156262A JPH0748785B2 (ja) | 1986-07-04 | 1986-07-04 | 信号読み出し方法 |
| US07/068,929 US4829485A (en) | 1986-07-04 | 1987-07-01 | Method of reading signals in a charge-storage line sensor in which each storage device is sequentially read and then reset during a subsequent dead time interval |
| EP87305921A EP0251817B1 (en) | 1986-07-04 | 1987-07-03 | Method of reading signal in charge-storage line sensor |
| DE8787305921T DE3781949T2 (de) | 1986-07-04 | 1987-07-03 | Verfahren zum lesen der signale in einem zeilensensor mit ladungsspeicherung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156262A JPH0748785B2 (ja) | 1986-07-04 | 1986-07-04 | 信号読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6313570A JPS6313570A (ja) | 1988-01-20 |
| JPH0748785B2 true JPH0748785B2 (ja) | 1995-05-24 |
Family
ID=15623956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61156262A Expired - Fee Related JPH0748785B2 (ja) | 1986-07-04 | 1986-07-04 | 信号読み出し方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4829485A (ja) |
| EP (1) | EP0251817B1 (ja) |
| JP (1) | JPH0748785B2 (ja) |
| DE (1) | DE3781949T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5222047A (en) * | 1987-05-15 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for driving word line in block access memory |
| US5040041A (en) * | 1988-10-20 | 1991-08-13 | Canon Kabushiki Kaisha | Semiconductor device and signal processing device having said device provided therein |
| JP2911519B2 (ja) * | 1990-02-06 | 1999-06-23 | キヤノン株式会社 | 光電変換装置 |
| JPH0474387A (ja) * | 1990-07-16 | 1992-03-09 | Nec Corp | 半導体記憶装置 |
| JP2991354B2 (ja) * | 1990-11-07 | 1999-12-20 | キヤノン株式会社 | 画像読取装置およびそれを備えた画像情報処理装置 |
| JP3189990B2 (ja) * | 1991-09-27 | 2001-07-16 | キヤノン株式会社 | 電子回路装置 |
| WO1995002885A1 (fr) * | 1993-07-13 | 1995-01-26 | Seiko Epson Corporation | Dispositif de memoire a semiconducteurs |
| KR100213241B1 (ko) * | 1997-06-23 | 1999-08-02 | 윤종용 | 데이터 입출력 회로 및 데이터 입출력 방법 |
| JP4810022B2 (ja) * | 2001-09-03 | 2011-11-09 | キヤノン株式会社 | 画像形成装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3390273A (en) * | 1966-08-08 | 1968-06-25 | Fairchild Camera Instr Co | Electronic shutter with gating and storage features |
| US3474417A (en) * | 1966-09-29 | 1969-10-21 | Xerox Corp | Field effect solid state image pickup and storage device |
| US3851313A (en) * | 1973-02-21 | 1974-11-26 | Texas Instruments Inc | Memory cell for sequentially addressed memory array |
| US3991408A (en) * | 1973-02-22 | 1976-11-09 | International Business Machines Corporation | Self-sequencing memory |
| JPS5855712B2 (ja) * | 1977-02-07 | 1983-12-10 | 松下電器産業株式会社 | ファクシミリ走査方式 |
| JPS53105317A (en) * | 1977-02-25 | 1978-09-13 | Hitachi Ltd | Luminance adjusting circuit |
| US4394749A (en) * | 1979-06-08 | 1983-07-19 | Hitachi, Ltd. | Photoelectric device and method of producing the same |
| US4322635A (en) * | 1979-11-23 | 1982-03-30 | Texas Instruments Incorporated | High speed serial shift register for MOS integrated circuit |
| US4485461A (en) * | 1982-04-12 | 1984-11-27 | Nippon Electric Co., Ltd. | Memory circuit |
| FR2558979B1 (fr) * | 1984-01-31 | 1986-05-23 | Commissariat Energie Atomique | Procede d'adressage au moyen de registres a decalage formes de memoires statiques d'un imageur matriciel |
| FR2568077B1 (fr) * | 1984-07-17 | 1994-08-12 | Canon Kk | Appareil de lecture d'image. |
-
1986
- 1986-07-04 JP JP61156262A patent/JPH0748785B2/ja not_active Expired - Fee Related
-
1987
- 1987-07-01 US US07/068,929 patent/US4829485A/en not_active Expired - Lifetime
- 1987-07-03 DE DE8787305921T patent/DE3781949T2/de not_active Expired - Fee Related
- 1987-07-03 EP EP87305921A patent/EP0251817B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3781949D1 (de) | 1992-11-05 |
| EP0251817B1 (en) | 1992-09-30 |
| JPS6313570A (ja) | 1988-01-20 |
| EP0251817A3 (en) | 1989-04-26 |
| EP0251817A2 (en) | 1988-01-07 |
| DE3781949T2 (de) | 1993-02-25 |
| US4829485A (en) | 1989-05-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |