JP3140753B2 - 等倍光センサ - Google Patents
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- JP3140753B2 JP3140753B2 JP01190851A JP19085189A JP3140753B2 JP 3140753 B2 JP3140753 B2 JP 3140753B2 JP 01190851 A JP01190851 A JP 01190851A JP 19085189 A JP19085189 A JP 19085189A JP 3140753 B2 JP3140753 B2 JP 3140753B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/745—Circuitry for generating timing or clock signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/713—Transfer or readout registers; Split readout registers or multiple readout registers
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/7795—Circuitry for generating timing or clock signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Facsimile Heads (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、原稿スキャナ等において用いられる密着型
等倍センサ、或いは液晶ディスプレイ、ELディスプレイ
等に応用可能な等倍光センサに関する。
等倍センサ、或いは液晶ディスプレイ、ELディスプレイ
等に応用可能な等倍光センサに関する。
従来の技術 近年、例えば画像読取りセンサとしては縮小光学系を
用いることによる全体の大型化を避けるため、センサ自
体を原稿と同等の大きさとした密着型等倍センサを用い
るようにしたものがある。このような密着型等倍センサ
は単純には第14図に示すように回路構成される。即ち、
１〜Ｎで示す多数の光電変換素子１（フォトダイオード
とセンサ容量との並列回路からなる）をシフトレジスタ
２の各ビット１〜Ｎにより1:1の対応関係で個別に駆動
させればよい。各光電変換素子１の他端側は同一の１本
の信号出力線３に接続され、ピークホールド回路等の処
理系に取り出される。このような等倍センサにあって
は、多数の光電変換素子１を基板（図示せず）上にアレ
イ状に形成するが、これらの各光電変換素子１を駆動す
るために薄膜トランジスタ等により形成される駆動回路
としてのシフトレジスタ２をも同一基板上に一体化形成
し得る。
用いることによる全体の大型化を避けるため、センサ自
体を原稿と同等の大きさとした密着型等倍センサを用い
るようにしたものがある。このような密着型等倍センサ
は単純には第14図に示すように回路構成される。即ち、
１〜Ｎで示す多数の光電変換素子１（フォトダイオード
とセンサ容量との並列回路からなる）をシフトレジスタ
２の各ビット１〜Ｎにより1:1の対応関係で個別に駆動
させればよい。各光電変換素子１の他端側は同一の１本
の信号出力線３に接続され、ピークホールド回路等の処
理系に取り出される。このような等倍センサにあって
は、多数の光電変換素子１を基板（図示せず）上にアレ
イ状に形成するが、これらの各光電変換素子１を駆動す
るために薄膜トランジスタ等により形成される駆動回路
としてのシフトレジスタ２をも同一基板上に一体化形成
し得る。
このようなセンサにおいて、高密度化を図るために
は、その駆動回路内に含まれる薄膜トランジスタ（TF
T）の素子サイズを小さくすることにより対応し得るも
のと考えられていたが、例えば30cm×30cmのような大面
積に駆動回路を作製する場合には、その作製上での基板
の伸縮、主としてプロセス温度による変形を無視できな
い。このため、TFTサイズの縮小化は困難な状況にあ
る。よって、第14図に示すような構成の場合、センサ密
度を倍にするとシフトレジスタを構成するTFTの密度も
倍としなければならないが、上記の理由により高密度化
が難しい。
は、その駆動回路内に含まれる薄膜トランジスタ（TF
T）の素子サイズを小さくすることにより対応し得るも
のと考えられていたが、例えば30cm×30cmのような大面
積に駆動回路を作製する場合には、その作製上での基板
の伸縮、主としてプロセス温度による変形を無視できな
い。このため、TFTサイズの縮小化は困難な状況にあ
る。よって、第14図に示すような構成の場合、センサ密
度を倍にするとシフトレジスタを構成するTFTの密度も
倍としなければならないが、上記の理由により高密度化
が難しい。
ちなみに、開発中の16ドット/mmのシフトレジスタに
あっては、シフトレジスタの１ビット当たりのセンサ主
走査方向の寸法は62.5μｍであるが、現状のプロセスで
は基板の伸縮によりマスクずれが発生し、フォトリソグ
ラフィによるアライメントずれを生じて、８ドット/mm
のような粗い密度のものに比して、出力に異常波形を生
じているものである。
あっては、シフトレジスタの１ビット当たりのセンサ主
走査方向の寸法は62.5μｍであるが、現状のプロセスで
は基板の伸縮によりマスクずれが発生し、フォトリソグ
ラフィによるアライメントずれを生じて、８ドット/mm
のような粗い密度のものに比して、出力に異常波形を生
じているものである。
このような不都合を避けて高密度化を図るには、シフ
トレジスタの１ビットで複数個の光電変換素子を駆動し
得る回路構成を考える必要がある。特に、シフトレジス
タの１つの出力に対してそれを制御しその出力につなが
る複数のビットを選択するような信号同期回路が必要と
いえる。
トレジスタの１ビットで複数個の光電変換素子を駆動し
得る回路構成を考える必要がある。特に、シフトレジス
タの１つの出力に対してそれを制御しその出力につなが
る複数のビットを選択するような信号同期回路が必要と
いえる。
この点、例えば特開昭61−39570号公報等に示される
ように、複数個のシフトレジスタを用いる方式がある。
第15図はこの方式を概略的に示すもので、同一の１本の
信号出力線４に共通に接続された各光電変換素子５に対
してTFT構成のアナログスイッチ６を個別に接続し、こ
のアナログスイッチ６を２つのシフトレジスタ7,8及び
マトリックス配線回路９によってｎ個ずつにブロック分
けして選択駆動させるようにしたものである。
ように、複数個のシフトレジスタを用いる方式がある。
第15図はこの方式を概略的に示すもので、同一の１本の
信号出力線４に共通に接続された各光電変換素子５に対
してTFT構成のアナログスイッチ６を個別に接続し、こ
のアナログスイッチ６を２つのシフトレジスタ7,8及び
マトリックス配線回路９によってｎ個ずつにブロック分
けして選択駆動させるようにしたものである。
また、特開昭60−218870号公報に示される方式もあ
る。これは、例えば第16図に示すように、多数の光電変
換素子10をｎ個ずつブロック分けし、そのブロック毎に
共通電極側をシフトレジスタ11の各ビット出力に集結接
続し、個別電極側を各ブロック内の同一No.素子を共通
に接続したマトリックス配線回路12を経て各々処理系に
出力させるようにしたものである。
る。これは、例えば第16図に示すように、多数の光電変
換素子10をｎ個ずつブロック分けし、そのブロック毎に
共通電極側をシフトレジスタ11の各ビット出力に集結接
続し、個別電極側を各ブロック内の同一No.素子を共通
に接続したマトリックス配線回路12を経て各々処理系に
出力させるようにしたものである。
発明が解決しようとする課題 ところが、このような読取り配線と駆動用配線とをマ
トリックス配線構成したものでは、マトリックス配線に
おける交差部分で寄生容量が発生しやすく、出力に周期
性のあるノイズを生じてしまう。
トリックス配線構成したものでは、マトリックス配線に
おける交差部分で寄生容量が発生しやすく、出力に周期
性のあるノイズを生じてしまう。
また、前者の複数シフトレジスタ方式による場合に
は、各シフトレジスタの出力ラインが長くなり、途中で
信号の減衰、ビット間のバラツキを生じる可能性が高い
ものである。
は、各シフトレジスタの出力ラインが長くなり、途中で
信号の減衰、ビット間のバラツキを生じる可能性が高い
ものである。
一方、後者の方式による場合には、信号出力線が複数
本となるため、これに対応して処理系も個別に設ける必
要があり、処理系全体が複雑となる。
本となるため、これに対応して処理系も個別に設ける必
要があり、処理系全体が複雑となる。
課題を解決するための手段 一端を同一の１本の信号出力線に接続した多数の光電
変換素子からなる光センサと、前記光電変換素子に個別
に接続されたｎ個ずつにブロック化して設けられたアナ
ログスイッチと、薄膜トランジスタにより形成されて各
１ビットにより複数個の光電変換素子を駆動させるシフ
トレジスタと、このシフトレジスタと前記アナログスイ
ッチとの間に接続されて前記シフトレジスタを駆動させ
るクロックパルスの1/2の周期でデューティ比が1/n×10
0％なるｎ相のクロックパルスに基づき各ビットに対す
る複数の各光電変換素子を順次選択させる選択タイミン
グ回路とからなる。
変換素子からなる光センサと、前記光電変換素子に個別
に接続されたｎ個ずつにブロック化して設けられたアナ
ログスイッチと、薄膜トランジスタにより形成されて各
１ビットにより複数個の光電変換素子を駆動させるシフ
トレジスタと、このシフトレジスタと前記アナログスイ
ッチとの間に接続されて前記シフトレジスタを駆動させ
るクロックパルスの1/2の周期でデューティ比が1/n×10
0％なるｎ相のクロックパルスに基づき各ビットに対す
る複数の各光電変換素子を順次選択させる選択タイミン
グ回路とからなる。
作用 シフトレジスタの各１ビットが複数個の光電変換素子
を駆動するため、光電変換素子数に対してシフトレジス
タを構成する薄膜トランジスタ数は少なくてよい。よっ
て、光電変換素子を高密度化したとしてもシフトレジス
タを構成するTFTを同程度に高密度化する必要はなく、
作製上での基板伸縮等の影響を受けずに、センサとして
の高密度化が可能となる。また、全ての光電変換素子が
同一の信号出力線に接続されているため、信号処理系も
１つの回路系で済み簡略化できる。
を駆動するため、光電変換素子数に対してシフトレジス
タを構成する薄膜トランジスタ数は少なくてよい。よっ
て、光電変換素子を高密度化したとしてもシフトレジス
タを構成するTFTを同程度に高密度化する必要はなく、
作製上での基板伸縮等の影響を受けずに、センサとして
の高密度化が可能となる。また、全ての光電変換素子が
同一の信号出力線に接続されているため、信号処理系も
１つの回路系で済み簡略化できる。
実施例 従来のマトリックス配線回路に比べて配線数が少なく
て済む密着型等倍センサの一例を第１図乃至第８図に基
づいて説明する。まず、１〜2mで示す2m個の光電変換素
子21からなる光センサ22が設けられている。光電変換素
子21の各々はフォトダイオードPDとセンサ容量CDとを並
列接続したフォトダイオード型構造のものとして表され
る。このような光電変換素子21の一端は１本の同一の信
号出力線23に接続され、他端側の各々にはｐチャネル型
トランジスタによるアナログスイッチ24が接続されてい
る。これらのアナログスイッチ24の他端側は電源25に共
通に接続されている。
て済む密着型等倍センサの一例を第１図乃至第８図に基
づいて説明する。まず、１〜2mで示す2m個の光電変換素
子21からなる光センサ22が設けられている。光電変換素
子21の各々はフォトダイオードPDとセンサ容量CDとを並
列接続したフォトダイオード型構造のものとして表され
る。このような光電変換素子21の一端は１本の同一の信
号出力線23に接続され、他端側の各々にはｐチャネル型
トランジスタによるアナログスイッチ24が接続されてい
る。これらのアナログスイッチ24の他端側は電源25に共
通に接続されている。
ここで、多数個設けられた前記光電変換素子21は２個
を１ブロックとしてｍ個にブロック分けされており、こ
のブロックｍと同一のｍビット分のシフトレジスタ26が
設けられている。このシフトレジスタ26はクロックパル
スφ，及びスタート信号SPに従い動作して前記アナロ
グスイッチ24を順次動作させて各光電変換素子21を選択
駆動させるものであるが、１ビットにて各ブロック内の
複数個、本実施例では２個の光電変換素子21を駆動させ
るものである。この際、同一ブロック内の２個の光電変
換素子21を同時に駆動させないようにするため、各アナ
ログスイッチ24とシフトレジスタ26との間には選択タイ
ミング回路27が介在されている。この選択タイミング回
路27は外部からの制御信号（外部信号）CPによりタイミ
ング制御するものであり、この制御信号CPをそのまま一
方の入力として奇数番目のアナログスイッチ24を動作さ
せるNORゲート28とインバータ29で反転させた信号▲
▼を一方の入力として偶数番目のアナログスイッチ24
を動作させるNANDゲート30との組よりなり、これらのNO
Rゲート28、NANDゲート30の他方にはシフトレジスタ26
の同一ビット出力が入力されている。この制御信号CPは
第２図に示すようにシフトレジスタ26の１ライン走査時
間、即ち、シフトレジスタ26の全ビットを走査する時間
に等しい周期でH,Lレベルが変化するものである。
を１ブロックとしてｍ個にブロック分けされており、こ
のブロックｍと同一のｍビット分のシフトレジスタ26が
設けられている。このシフトレジスタ26はクロックパル
スφ，及びスタート信号SPに従い動作して前記アナロ
グスイッチ24を順次動作させて各光電変換素子21を選択
駆動させるものであるが、１ビットにて各ブロック内の
複数個、本実施例では２個の光電変換素子21を駆動させ
るものである。この際、同一ブロック内の２個の光電変
換素子21を同時に駆動させないようにするため、各アナ
ログスイッチ24とシフトレジスタ26との間には選択タイ
ミング回路27が介在されている。この選択タイミング回
路27は外部からの制御信号（外部信号）CPによりタイミ
ング制御するものであり、この制御信号CPをそのまま一
方の入力として奇数番目のアナログスイッチ24を動作さ
せるNORゲート28とインバータ29で反転させた信号▲
▼を一方の入力として偶数番目のアナログスイッチ24
を動作させるNANDゲート30との組よりなり、これらのNO
Rゲート28、NANDゲート30の他方にはシフトレジスタ26
の同一ビット出力が入力されている。この制御信号CPは
第２図に示すようにシフトレジスタ26の１ライン走査時
間、即ち、シフトレジスタ26の全ビットを走査する時間
に等しい周期でH,Lレベルが変化するものである。
このような構成において、第２図に示すように、シフ
トレジスタ26はクロックパルスφ，に同期して各ビッ
トがＨレベルとなる状態に駆動される。この時、制御信
号CPがＨレベルにある期間中はNANDゲート30が禁止され
（Ｈレベル出力）、各ブロックの偶数番目のアナログス
イッチ24を動作させず対応する光電変換素子21は選択さ
れないが、NORゲート28側は開放可能となり（Ｌレベル
出力）、シフトレジスタ26の各ビット出力に応じて対応
するブロックの奇数番目のアナログスイッチ24を経て対
応する光電変換素子21を順に選択する。これにより、信
号出力線23上には、光電変換素子21のセンサ出力として
１ビット、３ビット、〜、（2m−１）ビットといったよ
うに奇数ビットのものが順に得られる。
トレジスタ26はクロックパルスφ，に同期して各ビッ
トがＨレベルとなる状態に駆動される。この時、制御信
号CPがＨレベルにある期間中はNANDゲート30が禁止され
（Ｈレベル出力）、各ブロックの偶数番目のアナログス
イッチ24を動作させず対応する光電変換素子21は選択さ
れないが、NORゲート28側は開放可能となり（Ｌレベル
出力）、シフトレジスタ26の各ビット出力に応じて対応
するブロックの奇数番目のアナログスイッチ24を経て対
応する光電変換素子21を順に選択する。これにより、信
号出力線23上には、光電変換素子21のセンサ出力として
１ビット、３ビット、〜、（2m−１）ビットといったよ
うに奇数ビットのものが順に得られる。
そして、シフトレジスタ26の１ライン走査時間が経過
すると、制御信号CPはＨレベルからＬレベルに変化す
る。すると、NORゲート28とNANDゲート30との出力が上
記の場合と逆となり、シフトレジスタ26の各ビット出力
タイミングで今度は各ブロックの偶数番目のアナログス
イッチ24を経て対応する光電変換素子21が順に選択され
る。これにより、信号出力線23上には、光電変換素子21
のセンサ出力として２ビット、４ビット、〜、2mビット
といったように偶数ビットのものが順に得られる。
すると、制御信号CPはＨレベルからＬレベルに変化す
る。すると、NORゲート28とNANDゲート30との出力が上
記の場合と逆となり、シフトレジスタ26の各ビット出力
タイミングで今度は各ブロックの偶数番目のアナログス
イッチ24を経て対応する光電変換素子21が順に選択され
る。これにより、信号出力線23上には、光電変換素子21
のセンサ出力として２ビット、４ビット、〜、2mビット
といったように偶数ビットのものが順に得られる。
つまり、外部からの制御信号CPがＨレベルの期間中は
奇数ビット情報が読取られ、制御信号CPがＬレベルの期
間中は偶数ビット情報が読取られ、その１サイクルで全
ビット情報が読取られることになる。
奇数ビット情報が読取られ、制御信号CPがＬレベルの期
間中は偶数ビット情報が読取られ、その１サイクルで全
ビット情報が読取られることになる。
このように、シフトレジスタ26の１ビットが複数、こ
こでは２個の光電変換素子21を駆動するので、光電変換
素子数に対してシフトレジスタ26を構成するTFT数は少
なくてよい。よって、光電変換素子21を高密度化したと
してもシフトレジスタ26を構成するTFTを同程度に高密
度化する必要はなく、センサとしての高密度化が可能と
なる。現実的には、現状のシフトレジスタ26に使用され
るTFTの素子寸法を変更せずに（作製上での基板伸縮の
影響を受けずに）、現状の８ビット/mmの解像度から16
ドット/mm、32ドット/mmなる解像度へとセンサの高密度
化が可能となる。また、全ての光電変換素子21が同一の
信号出力線23に接続されているので、後述する信号処理
系も１つの回路系で済み簡略化できる。さらには、外部
からの制御信号CPにより同一ブロック内の光電変換素子
21の選択を行うので、マトリックス配線回路に比べて配
線数が少なくて済み、シフトレジスタ26の各ビットから
はブロック毎に１本の配線を引出せばよく、信号の減
衰、バラツキも低減する。
こでは２個の光電変換素子21を駆動するので、光電変換
素子数に対してシフトレジスタ26を構成するTFT数は少
なくてよい。よって、光電変換素子21を高密度化したと
してもシフトレジスタ26を構成するTFTを同程度に高密
度化する必要はなく、センサとしての高密度化が可能と
なる。現実的には、現状のシフトレジスタ26に使用され
るTFTの素子寸法を変更せずに（作製上での基板伸縮の
影響を受けずに）、現状の８ビット/mmの解像度から16
ドット/mm、32ドット/mmなる解像度へとセンサの高密度
化が可能となる。また、全ての光電変換素子21が同一の
信号出力線23に接続されているので、後述する信号処理
系も１つの回路系で済み簡略化できる。さらには、外部
からの制御信号CPにより同一ブロック内の光電変換素子
21の選択を行うので、マトリックス配線回路に比べて配
線数が少なくて済み、シフトレジスタ26の各ビットから
はブロック毎に１本の配線を引出せばよく、信号の減
衰、バラツキも低減する。
ところで、第１図において、信号出力線23に取り出さ
れた奇数ビット群、偶数ビット群別の出力を、具体的に
１ビット,2ビット,3ビット〜なる時系列のシリアル出力
するためには、信号処理系において、一旦メモリに収納
してシリアル信号としてから最終的な読取り出力とする
必要がある。このため、本実施例では、信号処理系が電
流−電圧変換用のオペアンプ31とクロックパルスφに同
期して動作する積分器32とピークホールド回路33とメモ
リバッファ回路34とシリアル処理回路35とからなる。
れた奇数ビット群、偶数ビット群別の出力を、具体的に
１ビット,2ビット,3ビット〜なる時系列のシリアル出力
するためには、信号処理系において、一旦メモリに収納
してシリアル信号としてから最終的な読取り出力とする
必要がある。このため、本実施例では、信号処理系が電
流−電圧変換用のオペアンプ31とクロックパルスφに同
期して動作する積分器32とピークホールド回路33とメモ
リバッファ回路34とシリアル処理回路35とからなる。
ちなみに、このような回路構成からなる密着型等倍光
センサ36は、概略的には第３図に示すようにユニット構
成される。即ち、透明な絶縁性基板、例えば石英基板37
上に多数の光電変換素子21を直線アレイ状に配列（紙面
表裏方向）させてなる光センサ部38を形成するととも
に、同一の石英基板37上にアナログスイッチ部39、駆動
回路部40（具体的には、選択タイミング回路27及びシフ
トレジスタ26）を形成してなる。これらの表面は接着剤
による保護膜41により覆われ、表面には保護用ガラス42
が取付けられている。このような保護用ガラス42の表面
を原稿43がペーパガイド44にガイドされつつ圧接ローラ
45により搬送され、かつ、基板裏面側からスリット照射
光46により露光され、原稿面からの反射光を光センサ部
38に導き、上述した回路動作により読取るものである。
センサ36は、概略的には第３図に示すようにユニット構
成される。即ち、透明な絶縁性基板、例えば石英基板37
上に多数の光電変換素子21を直線アレイ状に配列（紙面
表裏方向）させてなる光センサ部38を形成するととも
に、同一の石英基板37上にアナログスイッチ部39、駆動
回路部40（具体的には、選択タイミング回路27及びシフ
トレジスタ26）を形成してなる。これらの表面は接着剤
による保護膜41により覆われ、表面には保護用ガラス42
が取付けられている。このような保護用ガラス42の表面
を原稿43がペーパガイド44にガイドされつつ圧接ローラ
45により搬送され、かつ、基板裏面側からスリット照射
光46により露光され、原稿面からの反射光を光センサ部
38に導き、上述した回路動作により読取るものである。
ここに、各光電変換素子21部分は例えば第４図に示す
ようなサンドイッチ構造として構成されている。即ち、
石英基板37上に保護膜47、絶縁膜48、金属電極49を順次
積層形成し、さらに半導体膜50及び保護膜51を形成し、
最上位に透明電極52を形成してなる。ここに、半導体膜
50は例えばａ−Si:Hとａ−Si:OHにより形成される。一
方、アナログスイッチ部39ないしは駆動回路部40は第５
図及び第６図に示すようなポリSiを活性層に用いたMOS
型インバータ（プレーナ型薄膜トランジスタTFT）とし
て構成されている。まず、石英基板37上に活性層53がパ
ターン形成され、その両側にp+形拡散層54、n+形拡散層
60を形成する。ここに、本実施例ではアナログスイッチ
としてはｐチャネル型TFT、MOS型インバータに関しては
ｐチャネル型TFT、ｎチャネル型TFTにて形成した。その
上にゲート酸化膜55を介してゲート電極56を形成し、こ
れらの表面を層間絶縁膜57で覆う。そして、層間絶縁膜
57の一部にコンタクトホール58を形成し、p+形拡散層54
に電気的に導通する金属電極59を形成する。このように
して、ｐ型MOS構造のアナログスイッチ24が構成されて
いる。このようなアナログスイッチ24に対して選択タイ
ミング回路27（第５図及び第６図では図示を省略する）
を介してCMOS構造のシフトレジスタ26が構成されてい
る。このシフトレジスタ26もアナログスイッチ24と同一
構造である。これらの表面は保護膜41により覆われてい
る。
ようなサンドイッチ構造として構成されている。即ち、
石英基板37上に保護膜47、絶縁膜48、金属電極49を順次
積層形成し、さらに半導体膜50及び保護膜51を形成し、
最上位に透明電極52を形成してなる。ここに、半導体膜
50は例えばａ−Si:Hとａ−Si:OHにより形成される。一
方、アナログスイッチ部39ないしは駆動回路部40は第５
図及び第６図に示すようなポリSiを活性層に用いたMOS
型インバータ（プレーナ型薄膜トランジスタTFT）とし
て構成されている。まず、石英基板37上に活性層53がパ
ターン形成され、その両側にp+形拡散層54、n+形拡散層
60を形成する。ここに、本実施例ではアナログスイッチ
としてはｐチャネル型TFT、MOS型インバータに関しては
ｐチャネル型TFT、ｎチャネル型TFTにて形成した。その
上にゲート酸化膜55を介してゲート電極56を形成し、こ
れらの表面を層間絶縁膜57で覆う。そして、層間絶縁膜
57の一部にコンタクトホール58を形成し、p+形拡散層54
に電気的に導通する金属電極59を形成する。このように
して、ｐ型MOS構造のアナログスイッチ24が構成されて
いる。このようなアナログスイッチ24に対して選択タイ
ミング回路27（第５図及び第６図では図示を省略する）
を介してCMOS構造のシフトレジスタ26が構成されてい
る。このシフトレジスタ26もアナログスイッチ24と同一
構造である。これらの表面は保護膜41により覆われてい
る。
また、シフトレジスタ26は論理回路的には第７図
（ａ）又は（ｂ）に示すように構成されている。即ち、
NORゲート等によるデータ安定化回路61を経てデータが
入力されるものであり、クロックパルスφ又はが入力
されるクロックドゲートインバータ62と通常のインバー
タ63とを交互に組合せたものである。ここに、第７図
（ａ）はスタティック型シフトレジスタの場合のロジッ
クを示し、同図（ｂ）はダイナミック型シフトレジスタ
の場合のロジックを示す。また、第８図はその各部の動
作波形のタイミングチャートを示す。
（ａ）又は（ｂ）に示すように構成されている。即ち、
NORゲート等によるデータ安定化回路61を経てデータが
入力されるものであり、クロックパルスφ又はが入力
されるクロックドゲートインバータ62と通常のインバー
タ63とを交互に組合せたものである。ここに、第７図
（ａ）はスタティック型シフトレジスタの場合のロジッ
クを示し、同図（ｂ）はダイナミック型シフトレジスタ
の場合のロジックを示す。また、第８図はその各部の動
作波形のタイミングチャートを示す。
第９図及び第10図に変形例を示す。これは、シフトレ
ジスタ26からの各ビット出力がＬレベルの時に選択され
るようにしたものであり、NANDゲート30に対する入力と
して、シフトレジスタ26側の出力をインバータ29により
反転させるようにしたものである。この変形例によれ
ば、レイアウト上、NANDゲート30、NORゲート28及びイ
ンバータ29をブロック毎に縦列的に配列させることがで
きる。よって、基板長手方向に占めるシフトレジスタ26
の１ビットの占有面積に対し現状のTFT寸法のまま使用
できる。
ジスタ26からの各ビット出力がＬレベルの時に選択され
るようにしたものであり、NANDゲート30に対する入力と
して、シフトレジスタ26側の出力をインバータ29により
反転させるようにしたものである。この変形例によれ
ば、レイアウト上、NANDゲート30、NORゲート28及びイ
ンバータ29をブロック毎に縦列的に配列させることがで
きる。よって、基板長手方向に占めるシフトレジスタ26
の１ビットの占有面積に対し現状のTFT寸法のまま使用
できる。
つづいて、本発明の一実施例を第11図及び第12図によ
り説明する。前記実施例で示した部分と同一部分は同一
符号を用いて示す。本実施例は、シフトレジスタ26の１
ビットに対して光電変換素子21及びｎチャネル型のアナ
ログスイッチ24をｎ個ずつブロック化して割当てるとと
もに、これらのアナログスイッチ24とシフトレジスタ26
との間に選択タイミング回路64を設けたものである。こ
の選択タイミング回路64はシフトレジスタ26等を駆動さ
せるタイミング信号であるクロックパルスφの1/2の周
期のクロックパルス、本実施例では第12図に示すように
デュティ比が1/n×100％なるｎ相のクロックパルスφ1,
φ2,〜，φｎにより同ブロック内の各光電変換素子21
（＝アナログスイッチ24）を順次選択させるものであ
る。これらのクロックパルスφ1,φ2,〜，φｎは各アナ
ログスイッチ24に直列に接続されたｎチャネル型のクロ
ックドゲート構成のアナログスイッチ65のゲートに与え
られている。また、シフトレジスタ26の各ビットはクロ
ックパルスφ，に交互に同期して出力されるものであ
り、例えばシフトレジスタ26の１ビット目出力と２ビッ
ト目出力とを考えると、１ビット目後半と２ビット目前
半とが重なる。このような重なりを避けてセンサ出力を
得るため、本実施例では、各アナログスイッチ24に対し
て直列にｐチャネル型のアナログスイッチ66を接続し、
これらのアナログスイッチ66をブロック毎にまとめて、
シフトレジスタ26の次ビット出力がこれらのゲートに与
えられている。つまり、あるブロックｋ中のｎ個の光電
変換素子21を駆動させているビット出力前半の間は、次
のブロック（ｋ＋１）中のｎ個の光電変換素子21を駆動
させないようにするためのものである。
り説明する。前記実施例で示した部分と同一部分は同一
符号を用いて示す。本実施例は、シフトレジスタ26の１
ビットに対して光電変換素子21及びｎチャネル型のアナ
ログスイッチ24をｎ個ずつブロック化して割当てるとと
もに、これらのアナログスイッチ24とシフトレジスタ26
との間に選択タイミング回路64を設けたものである。こ
の選択タイミング回路64はシフトレジスタ26等を駆動さ
せるタイミング信号であるクロックパルスφの1/2の周
期のクロックパルス、本実施例では第12図に示すように
デュティ比が1/n×100％なるｎ相のクロックパルスφ1,
φ2,〜，φｎにより同ブロック内の各光電変換素子21
（＝アナログスイッチ24）を順次選択させるものであ
る。これらのクロックパルスφ1,φ2,〜，φｎは各アナ
ログスイッチ24に直列に接続されたｎチャネル型のクロ
ックドゲート構成のアナログスイッチ65のゲートに与え
られている。また、シフトレジスタ26の各ビットはクロ
ックパルスφ，に交互に同期して出力されるものであ
り、例えばシフトレジスタ26の１ビット目出力と２ビッ
ト目出力とを考えると、１ビット目後半と２ビット目前
半とが重なる。このような重なりを避けてセンサ出力を
得るため、本実施例では、各アナログスイッチ24に対し
て直列にｐチャネル型のアナログスイッチ66を接続し、
これらのアナログスイッチ66をブロック毎にまとめて、
シフトレジスタ26の次ビット出力がこれらのゲートに与
えられている。つまり、あるブロックｋ中のｎ個の光電
変換素子21を駆動させているビット出力前半の間は、次
のブロック（ｋ＋１）中のｎ個の光電変換素子21を駆動
させないようにするためのものである。
本実施例によっても、前記実施例と同様の効果が得ら
れる。
れる。
なお、選択タイミング回路64において、クロックドゲ
ート構成のアナログスイッチ65を省略し、第13図に示す
ように各クロックパルスφ1,φ2,〜，φｎをｎチャネル
型のアナログスイッチ66のソースに印加させるようにし
てもよい。
ート構成のアナログスイッチ65を省略し、第13図に示す
ように各クロックパルスφ1,φ2,〜，φｎをｎチャネル
型のアナログスイッチ66のソースに印加させるようにし
てもよい。
発明の効果 本発明は、上述したように構成したので、シフトレジ
スタの各１ビットにより複数個の光電変換素子を駆動さ
せるため、光電変換素子数に対してシフトレジスタを構
成する薄膜トランジスタ数は少なくてよく、よって、光
電変換素子を高密度化したとしてもシフトレジスタを構
成するTFTを同程度に高密度化する必要はなく、作製上
での基板伸縮等の影響を受けずに、センサとしての高密
度化が可能となり、また、全ての光電変換素子が同一の
信号出力線に接続されているため、信号処理系も１つの
回路系で済み簡略化できるという効果を有する。
スタの各１ビットにより複数個の光電変換素子を駆動さ
せるため、光電変換素子数に対してシフトレジスタを構
成する薄膜トランジスタ数は少なくてよく、よって、光
電変換素子を高密度化したとしてもシフトレジスタを構
成するTFTを同程度に高密度化する必要はなく、作製上
での基板伸縮等の影響を受けずに、センサとしての高密
度化が可能となり、また、全ての光電変換素子が同一の
信号出力線に接続されているため、信号処理系も１つの
回路系で済み簡略化できるという効果を有する。
第１図ないし第８図は従来のマトリックス配線回路に比
べて配線数が少なくて済む密着型等倍センサの一例を示
すもので、第１図は回路図、第２図はそのタイミングチ
ャート、第３図は読取り装置としての構成例を示す概略
断面図、第４図は光電変換素子構造を示す断面図、第５
図はTFT構造を示す平面的構成図、第６図はその断面
図、第７図はシフトレジスタのロジック回路図、第８図
はその動作を示すタイミングチャート、第９図は変形例
を示す回路図、第10図はそのタイミングチャート、第11
図及び第12図は本発明の一実施例を示すもので、第11図
は回路図、第12図はそのタイミングチャート、第13図は
変形例を示す回路図、第14図ないし第16図は各々異なる
従来例を示す回路図である。 21……光電変換素子、22……光センサ、23……信号出力
線、24……アナログスイッチ、26……シフトレジスタ、
64……選択タイミング回路、φ1,φ2,〜，φｎ……クロ
ックパルス
べて配線数が少なくて済む密着型等倍センサの一例を示
すもので、第１図は回路図、第２図はそのタイミングチ
ャート、第３図は読取り装置としての構成例を示す概略
断面図、第４図は光電変換素子構造を示す断面図、第５
図はTFT構造を示す平面的構成図、第６図はその断面
図、第７図はシフトレジスタのロジック回路図、第８図
はその動作を示すタイミングチャート、第９図は変形例
を示す回路図、第10図はそのタイミングチャート、第11
図及び第12図は本発明の一実施例を示すもので、第11図
は回路図、第12図はそのタイミングチャート、第13図は
変形例を示す回路図、第14図ないし第16図は各々異なる
従来例を示す回路図である。 21……光電変換素子、22……光センサ、23……信号出力
線、24……アナログスイッチ、26……シフトレジスタ、
64……選択タイミング回路、φ1,φ2,〜，φｎ……クロ
ックパルス
フロントページの続き (56)参考文献 特開 昭63−59254（ＪＰ，Ａ) 特開 昭61−148956（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/028
Claims (1)
- 【請求項１】一端を同一の１本の信号出力線に接続した
多数の光電変換素子からなる光センサと、前記光電変換
素子に個別に接続されたｎ個ずつにブロック化して設け
られたアナログスイッチと、薄膜トランジスタにより形
成されて各１ビットにより複数個の光電変換素子を駆動
させるシフトレジスタと、このシフトレジスタと前記ア
ナログスイッチとの間に接続されて前記シフトレジスタ
を駆動させるクロックパルスの1/2の周期でデューティ
比が1/n×100％なるｎ相のクロックパルスに基づき各ビ
ットに対する複数の各光電変換素子を順次選択させる選
択タイミング回路とからなることを特徴とする等倍光セ
ンサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01190851A JP3140753B2 (ja) | 1989-07-24 | 1989-07-24 | 等倍光センサ |
| US07/554,462 US5060071A (en) | 1989-07-24 | 1990-07-19 | Full-size optical sensor device having improved driving means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01190851A JP3140753B2 (ja) | 1989-07-24 | 1989-07-24 | 等倍光センサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0354958A JPH0354958A (ja) | 1991-03-08 |
| JP3140753B2 true JP3140753B2 (ja) | 2001-03-05 |
Family
ID=16264832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01190851A Expired - Fee Related JP3140753B2 (ja) | 1989-07-24 | 1989-07-24 | 等倍光センサ |
Country Status (2)
| Country | Link |
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| JP (1) | JP3140753B2 (ja) |
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| US5299013A (en) * | 1991-07-25 | 1994-03-29 | Dyna Image Corp. | Silicon butting contact image sensor with two-phase shift register |
| JP3189990B2 (ja) * | 1991-09-27 | 2001-07-16 | キヤノン株式会社 | 電子回路装置 |
| JPH07236029A (ja) * | 1993-12-29 | 1995-09-05 | Xerox Corp | コンパクト・ドキュメント・イメージャ |
| JP3897389B2 (ja) * | 1996-02-22 | 2007-03-22 | キヤノン株式会社 | 光電変換装置の駆動方法及び光電変換装置 |
| US6690493B1 (en) * | 1996-02-22 | 2004-02-10 | Canon Kabushiki Kaisha | Photoelectric conversion device and driving method therefor |
| US6031570A (en) * | 1997-03-19 | 2000-02-29 | Omnivision Technologies, Inc. | Image acquisition and processing system |
| JP3667058B2 (ja) * | 1997-11-19 | 2005-07-06 | キヤノン株式会社 | 光電変換装置 |
| US6995794B2 (en) * | 1999-06-30 | 2006-02-07 | Logitech Europe S.A. | Video camera with major functions implemented in host software |
| US7009644B1 (en) | 1999-12-15 | 2006-03-07 | Logitech Europe S.A. | Dynamic anomalous pixel detection and correction |
| JP4024608B2 (ja) * | 2001-07-16 | 2007-12-19 | 株式会社リコー | デジタル計算装置、動作情報記録システム |
| JP2003216310A (ja) * | 2001-09-28 | 2003-07-31 | Ricoh Co Ltd | キー操作監視方法、描画情報取得方法、キー操作再生方法、これらの方法をコンピュータに実行させるプログラムおよび画像形成装置 |
| US20030133136A1 (en) * | 2001-12-27 | 2003-07-17 | Tsutomu Ohishi | Method for generating and launching application for information processing apparatus and image forming apparatus |
| US20030140174A1 (en) * | 2002-01-08 | 2003-07-24 | Tsutomu Ohishi | Method for generating application for information processing apparatus and image forming apparatus |
| US20030218765A1 (en) * | 2002-04-26 | 2003-11-27 | Tsutomu Ohishi | Apparatus for controlling launch of application and method |
| JP4365148B2 (ja) * | 2002-07-19 | 2009-11-18 | 株式会社リコー | 画像形成装置及びラッピング処理方法並びにプログラム |
| US20040109188A1 (en) * | 2002-09-13 | 2004-06-10 | Kunihiro Akiyoshi | Image forming apparatus and methods used in the image forming apparatus |
| JP2004297792A (ja) * | 2003-03-13 | 2004-10-21 | Ricoh Co Ltd | 画像形成装置及び機能キー割り付け方法 |
| US7933033B2 (en) | 2003-07-29 | 2011-04-26 | Ricoh Company, Ltd. | Image forming apparatus, image processing method, image processing program and recording medium |
| US20050115243A1 (en) * | 2003-12-01 | 2005-06-02 | Adle Donald L. | Flywheel vane combustion engine |
| US20050169814A1 (en) * | 2004-01-30 | 2005-08-04 | Joshua Rosenthal | Portable vaporizer |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58221562A (ja) * | 1982-06-18 | 1983-12-23 | Fuji Xerox Co Ltd | 原稿読取装置 |
| US4673821A (en) * | 1983-09-27 | 1987-06-16 | Kyocera Corporation | Photoelectric converter device having reduced output noise |
| JPS60218870A (ja) * | 1984-04-16 | 1985-11-01 | Canon Inc | フオトセンサアレイ |
| JPS6139570A (ja) * | 1984-07-31 | 1986-02-25 | Canon Inc | 長尺イメ−ジセンサユニツト |
| KR900002808B1 (ko) * | 1984-07-26 | 1990-04-30 | 가부시끼 가이샤 도시바 | 화상 판독 장치 |
| JPS61262356A (ja) * | 1985-05-16 | 1986-11-20 | Fuji Electric Co Ltd | 密着型イメ−ジセンサ |
| JPS6331161A (ja) * | 1986-07-24 | 1988-02-09 | Tokyo Electric Co Ltd | 光電変換装置 |
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1989
- 1989-07-24 JP JP01190851A patent/JP3140753B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-19 US US07/554,462 patent/US5060071A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354958A (ja) | 1991-03-08 |
| US5060071A (en) | 1991-10-22 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |