CN101887757B - 移位寄存器电路及移位寄存器 - Google Patents

Abstract

本发明涉及一种移位寄存器电路，其包括多个移位寄存器，用以依序输出多个驱动脉冲信号。其中，在用以依序输出每M个驱动脉冲信号的M个移位寄存器中，最后输出驱动脉冲信号的移位寄存器接受在先输出驱动脉冲信号的(M-1)个移位寄存器依序输出的(M-1)个启始脉冲信号的致能而产生驱动脉冲信号，M为正整数且大于2。另外，本发明还提供一种移位寄存器。

Description

移位寄存器电路及移位寄存器

技术领域

本发明涉及显示技术领域，且特别是有关于移位寄存器电路以及移位寄存器。

背景技术

在液晶显示器的栅极驱动电路中使用非晶硅(a-Si)工艺制作移位寄存器，是目前薄膜晶体管液晶显示器技术上的主流，具有节省集成电路(IC)成本、简化模块的制造流程以及增加玻璃基板利用效率等优点。在此，移位寄存器电路包括多个级联耦接的移位寄存器，用以依序产生多个驱动脉冲信号；并且各个移位寄存器产生的驱动脉冲信号将作为下一级移位寄存器的启始脉冲信号。

然而，在某些恶劣环境下，例如低温操作面板时薄膜晶体管会因温度导致其导通电流急速下降，如此一来在以非晶硅为架构的移位寄存器电路将面临无法正常产生栅极驱动脉冲信号进而导致无法正常驱动面板的问题。虽然可以尝试靠拉高移位寄存器的操作电压来克服，但相对将会使移位寄存器电路的操作功率增加，这对可携式面板来说是极为不利的一点。

发明内容

本发明的目的是提供一种移位寄存器电路，即使晶体管在低温环境中导通电流较低，其仍可正常产生驱动脉冲信号，解决低温启动的问题。

本发明的再一目的是提供一种移位寄存器，其可解决现有技术中存在的低温启动问题。

因此，本发明实施例提出的一种移位寄存器电路，其包括多个移位寄存器，用以依序输出多个驱动脉冲信号。其中，在用以依序输出每M个驱动脉冲信号的M个移位寄存器中，最后输出驱动脉冲信号的移位寄存器接受在先输出驱动脉冲信号的(M-1)个移位寄存器依序输出的(M-1)个启始脉冲信号的致能而产生驱动脉冲信号，M为正整数且大于2。

在本发明的一实施例中，上述的最后输出驱动脉冲信号的移位寄存器包括上拉电路、驱动电路以及下拉电路。其中，上拉电路包括多个开关元件，各个开关元件的输出端电性耦接至公共节点，并且各个开关元件分别接受上述的(M-1)个启始脉冲信号的控制并将(M-1)个启始脉冲信号传递至公共节点；驱动电路包括控制端、输入端以及输出端，驱动电路的控制端电性耦接至公共节点，驱动电路的输入端接收时钟脉冲信号，且驱动电路的输出端在其控制端被致能时依据时钟脉冲信号输出驱动脉冲信号；下拉电路电性耦接至公共节点与驱动电路的输出端，以将公共节点与输出端的电位下拉至预设电位。

在本发明的一实施例中，上述的各个开关元件为晶体管，而晶体管的栅极接收上述的(M-1)个启始脉冲信号中的相应的启始脉冲信号，晶体管的第一源/漏极电性耦接至栅极，且晶体管的第二源/漏极电性耦接至公共节点。

在本发明的一实施例中，上述的(M-1)个启始脉冲信号的开周期部分重叠。

在本发明的一实施例中，上述的(M-1)个启始脉冲信号的开周期相互不重叠。

本发明实施例提出的一种移位寄存器，其包括上拉电路、驱动电路以及下拉电路。其中，上拉电路接受多个依序提供的脉冲信号的控制并将各个脉冲信号传递至上拉电路的输出端；驱动电路包括控制端、输入端以及输出端，驱动电路的控制端电性耦接至上拉电路的输出端，驱动电路的输入端接收时钟脉冲信号，且驱动电路的输出端在其控制端被致能时依据时钟脉冲信号输出驱动脉冲信号；下拉电路电性耦接至上拉电路的输出端与驱动电路的输出端，以将上拉电路的输出端与驱动电路的输出端的电位下拉至预设电位。

在本发明的一实施例中，上述的移位寄存器的上拉电路包括多个开关元件，各个开关元件分别接受各个脉冲信号的控制并将脉冲信号传递至上拉电路的输出端。进一步地，各个开关元件可为晶体管；晶体管的栅极接收脉冲信号中的相应的脉冲信号，晶体管的第一源/漏极电性耦接至其栅极，且晶体管的第二源/漏极电性耦接至上拉电路的输出端。

在本发明的一实施例中，上述的多个依序提供的脉冲信号的开周期部分重叠；又或者，上述的多个依序提供的脉冲信号的开周期相互不重叠。

本发明实施例提出的另一种移位寄存器电路，其包括多个移位寄存器，用以依序输出多个驱动脉冲信号，且驱动脉冲信号中的每M个依序输出的驱动脉冲信号的开周期部分重叠，M为正整数且大于等于2。其中，用以依序输出每M个驱动脉冲信号的M个移位寄存器中，最后输出驱动脉冲信号的移位寄存器接受除M个移位寄存器之外的另一移位寄存器输出的启始脉冲信号的致能而产生驱动脉冲信号。

在本发明的一实施例中，上述的启始脉冲信号与M个驱动脉冲信号中最后输出的驱动脉冲信号的开周期相互不重叠。

在本发明的一实施例中，上述的最后输出驱动脉冲信号的移位寄存器包括上拉电路、驱动电路以及下拉电路。其中，上拉电路包括开关元件，开关元件接受启始脉冲信号的控制并将启始脉冲信号传递至开关元件的输出端；驱动电路包括控制端、输入端以及输出端，驱动电路的控制端电性耦接至上拉电路的输出端，驱动电路的输入端接收时钟脉冲信号，且驱动电路的输出端在其控制端被致能时依据时钟脉冲信号输出驱动脉冲信号；下拉电路电性耦接至上拉电路的输出端与驱动电路的输出端，以将上拉电路的输出端与驱动电路的输出端的电位下拉至预设电位。

在本发明的一实施例中，上述的开关元件为晶体管，而晶体管的栅极接收启始脉冲信号，晶体管的第一源/漏极电性耦接至其栅极，且晶体管的第二源/漏极电性耦接至上拉电路的输出端。

本发明实施例通过对移位寄存器的电路结构进行特定设计及/或对移位寄存器电路中各个移位寄存器之间的电连接关系进行重新配置，以延长各个移位寄存器中用以输出驱动脉冲信号的晶体管的栅极电位的充电时间，使得移位寄存器即使在低温环境下仍可正常产生驱动脉冲信号，能够在无需拉高移位寄存器的操作电压的情形下仍可有效解决现有技术中低温启动的问题。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

图1绘示出相关于本发明第一实施例提出的一种移位寄存器电路的局部结构示意图；

图2绘示出图1所示移位寄存器电路中的任意移位寄存器的内部电路结构示意图；

图3A与图3B分别绘示出图2所示移位寄存器所采用的二个启始脉冲信号之间的两种不同的时序关系；

图4绘示出相关于本发明第二实施例提出的一种移位寄存器电路的局部结构示意图；

图5绘示出图4所示移位寄存器电路中的任意移位寄存器的内部电路结构示意图；

图6绘示出图4所示多个栅极驱动脉冲信号与多个启始脉冲信号的时序图。

其中，附图标记

10、30：移位寄存器电路        SR(N-2)～SR(N)：移位寄存器

XCK、CK：时钟脉冲信号         VSS：电源电位

ST(N-4)～ST(N)：启始脉冲信号  G(N-2)～G(N)：栅极驱动脉冲信号

11、31：上拉电路              13、33：驱动电路

15、35：下拉电路              T1、T2、T3：晶体管

B：节点

具体实施方式

请参阅图1，其绘示出相关于本发明第一实施例提出的一种移位寄存器电路的局部结构示意图。如图1所示，移位寄存器电路10适用于显示器的栅极驱动电路，但本发明并不限于此，例如其也可应用于显示器的源极驱动电路。具体地，移位寄存器电路10包括多个移位寄存器例如SR(N-2)、SR(N-1)及SR(N)，其利用多相时钟脉冲例如两相时钟脉冲XCK、CK来产生栅极驱动脉冲信号，但本发明并不以此为限；本实施例中，移位寄存器SR(N-2)、SR(N-1)及SR(N)用以依序产生栅极驱动脉冲信号G(N-2)、G(N-1)及G(N)，N为正整数。

更具体地，移位寄存器SR(N-2)电性耦接至电源电位VSS并接受时钟脉冲信号CK与启始脉冲信号ST(N-4)及ST(N-3)的控制以产生栅极驱动脉冲信号G(N-2)以及另一启始脉冲信号ST(N-2)，在此，启始脉冲信号ST(N-2)与栅极驱动脉冲信号G(N-2)具有相同的时序。移位寄存器SR(N-1)电性耦接至电源电位VSS并接受时钟脉冲信号XCK与启始脉冲信号ST(N-3)及ST(N-2)的控制以产生栅极驱动脉冲信号G(N-1)以及另一启始脉冲信号ST(N-1)，在此，启始脉冲信号ST(N-1)与栅极驱动脉冲信号G(N-1)具有相同的时序。移位寄存器SR(N)电性耦接至电源电位VSS并接受时钟脉冲信号CK与启始脉冲信号ST(N-2)及ST(N-1)的控制以产生栅极驱动脉冲信号G(N)以及另一启始脉冲信号ST(N)，在此，启始脉冲信号ST(N)与栅极驱动脉冲信号G(N)具有相同的时序。简言之，在用以依序输出每三个栅极驱动脉冲信号例如G(N-2)、G(N-1)及G(N)的三个移位寄存器SR(N-2)、SR(N-1)及SR(N)中，最后输出栅极驱动脉冲信号G(N)的移位寄存器SR(N)接受在先输出栅极驱动脉冲信号G(N-2)及G(N-1)的两个移位寄存器SR(N-2)及SR(N-1)依序输出的两个启始脉冲信号ST(N-2)与ST(N-1)的致能而产生栅极驱动脉冲信号G(N)。

请参阅图2，其绘示出相关于本发明第一实施例的移位寄存器电路10中的任意移位寄存器例如SR(N)的内部电路结构示意图。如图2所示，移位寄存器SR(N)包括上拉电路11、驱动电路13与下拉电路15。其中，上拉电路11包括晶体管T1及T2以作为开关元件使用，晶体管T1及T2的源/漏极皆电性耦接至节点B，晶体管T1的漏/源极电性耦接至晶体管T1的栅极，晶体管T2的漏/源极电性耦接至晶体管T2的栅极，并且各个晶体管T1及T2分别通过其栅极以接受启始脉冲信号ST(N-1)及ST(N-2)的控制并将启始脉冲信号ST(N-1)及ST(N-2)传递至节点B，以对节点B进行充电。驱动电路13包括晶体管T3，而晶体管T3的栅极作为控制端电性耦接至节点B，晶体管T3的/源极作为输入端接收时钟脉冲信号CK，晶体管T3的源/漏极作为输出端并依据时钟脉冲信号CK输出栅极驱动脉冲信号G(N)。下拉电路15电性耦接至节点B与晶体管T3的源/汲极，以在栅极驱动脉冲信号G(N)截止输出的期间将节点B与晶体管T3的源/漏极的电位皆下拉至预设电位例如电源电位VSS。

请参阅图3A及图3B，其绘示出启始脉冲信号ST(N-2)与ST(N-1)之间的两种不同的时序关系。在图3A中，启始脉冲信号ST(N-2)与启始脉冲信号ST(N-1)的开周期(亦即高电位期间)部分重叠；而在图3B中，启始脉冲信号ST(N-2)与启始脉冲信号ST(N-1)的开周期相互不重叠。由于现有技术中仅采用前一级移位寄存器SR(N-1)产生的启始脉冲信号ST(N-1)来对节点B充电，当移位寄存器SR(N)处于低温环境中而导致晶体管T1的导通电流不足时，节点B处的电压将无法充电至足够电位，导致无法正常产生栅极驱动脉冲信号G(N)；而在本实施例中，由于移位寄存器SR(N)采用前两级移位寄存器SR(N-2)及SR(N-1)产生的启始脉冲信号ST(N-2)及ST(N-1)对节点B进行充电，因此即使晶体管T1及T2处于低温环境下，节点B处的电压可通过依序产生的两个启始脉冲信号ST(N-2)及ST(N-1)来充电，增加节点B的充电时间，达到在低温下仍可正常产生栅极驱动脉冲信号的效果。在此需要说明的是，移位寄存器SR(N)并不限于采用两个启始脉冲信号来对节点B进行充电，其亦可根据实际设计的需要而采用三个或更多个启始脉冲信号来对节点B进行充电，相应地上拉电路11中的晶体管的数量也需相应增加。

在本发明第一实施例中，其通过对各个移位寄存器的内部电路结构进行变更(例如，在上拉电路11中增加晶体管T2)以及相应地调整移位寄存器电路10中各个移位寄存器SR(N-2)～SR(N)之间的电连接关系来解决现有技术中低温启动的问题，但本发明并不限于此，其也可不改变移位寄存器的内部电路结构，而仅改变移位寄存器电路中的各个移位寄存器中的电连接关系而达成解决现有技术中的低温启动的问题，例如图4、图5及图6所示的实施型态。

请参阅图4，其绘示出相关于本发明第二实施例提出的一种移位寄存器电路的局部结构示意图。如图4所示，移位寄存器电路30适用于显示器的栅极驱动电路，但本发明并不限于此，其也可应用于显示器的源极驱动电路。具体地，移位寄存器电路30包括多个移位寄存器例如SR(N-2)、SR(N-1)及SR(N)，其利用多相时钟脉冲例如两相时钟脉冲XCK、CK来产生栅极驱动脉冲信号，但本发明并不以此为限；本实施例中，移位寄存器SR(N-2)、SR(N-1)及SR(N)用以依序产生栅极驱动脉冲信号G(N-2)、G(N-1)及G(N)，N为正整数。

更具体地，移位寄存器SR(N-2)电性耦接至电源电位VSS并接受时钟脉冲信号CK与启始脉冲信号ST(N-4)的控制以产生栅极驱动脉冲信号G(N-2)以及另一启始脉冲信号ST(N-2)。移位寄存器SR(N-1)电性耦接至电源电位VSS并接受时钟脉冲信号XCK与启始脉冲信号ST(N-3)的控制以产生栅极驱动脉冲信号G(N-1)以及另一启始脉冲信号ST(N-1)。移位寄存器SR(N)电性耦接至电源电位VSS并接受时钟脉冲信号CK与启始脉冲信号ST(N-2)的控制以产生栅极驱动脉冲信号G(N)。

请参阅图5，其绘示出相关于本发明第二实施例的移位寄存器电路30中的任意移位寄存器例如SR(N)的内部电路结构示意图。如图5所示，移位寄存器SR(N)包括上拉电路31、驱动电路33与下拉电路35。其中，上拉电路31包括晶体管T1以作为开关元件使用，晶体管T1的源/漏极电性耦接至节点B，晶体管T1的漏/源极电性耦接至晶体管T1的栅极，并且晶体管T1通过其栅极以接受启始脉冲信号ST(N-2)的控制并将启始脉冲信号ST(N-2)传递至节点B。驱动电路33包括晶体管T3，而晶体管T3的栅极作为控制端电性耦接至节点B，晶体管T3的漏/源极作为输入端接收时钟脉冲信号CK，晶体管T3的源/漏极作为输出端并依据时钟脉冲信号CK输出栅极驱动脉冲信号G(N)。下拉电路35电性耦接至节点B与晶体管T3的源/漏极，以在栅极驱动脉冲信号G(N)截止输出的期间将节点B与晶体管T3的源/漏极的电位皆下拉至预设电位例如电源电位VSS。

请一并参阅图4至图6，其中图6绘示出依序产生的栅极驱动脉冲信号G(N-2)、G(N-1)及G(N)与启始脉冲信号ST(N-2)及ST(N-1)的时序图。在图6中，栅极驱动脉冲信号G(N-2)、G(N-1)与G(N)中的每相邻的两个栅极驱动脉冲信号之间的开周期部分重叠，启始脉冲信号ST(N-2)及ST(N-1)分别与栅极驱动脉冲信号G(N-2)及G(N-1)的时序相同。本实施例中，对于移位寄存器电路30中的任意移位寄存器例如SR(N)，其上拉电路31所采用的启始脉冲信号并非如现有技术所采用的前一级移位寄存器SR(N-1)产生的ST(N-1)，而由更前一级移位寄存器SR(N-2)所产生，并且本实施例采用的启始脉冲信号ST(N-2)与栅极驱动脉冲信号G(N)的开周期相互不重叠，使得节点B的充电时间相较于现有技术而言得以延长，同样可以解决低温启动的问题

需要说明的是，在本发明第二实施例中，任意移位寄存器例如SR(N)并不限于如上所述的采用启始脉冲信号ST(N-2)，其可根据实际设计的需要采用除SR(N-1)之外的任意前级移位寄存器产生的启始脉冲信号ST(N-K)以达到延长节点B的充电时间的效果，其中K大于等于2。

综上所述，本发明实施例通过对移位寄存器的电路结构进行特定设计及/或对移位寄存器电路中各个移位寄存器之间的电连接关系进行重新配置，以延长各个移位寄存器中用以输出驱动脉冲信号的晶体管的栅极电位的充电时间，使得移位寄存器即使在低温环境下仍可正常产生驱动脉冲信号，能够在无需拉高移位寄存器的操作电压的情形下仍可有效解决现有技术中低温启动的问题。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (7)

1.一种移位寄存器电路，其特征在于，包括：

多个移位寄存器，用以依序输出多个驱动脉冲信号；

其中，用以依序输出每M个这些驱动脉冲信号的M个这些移位寄存器中，最后输出该驱动脉冲信号的该移位寄存器接受先输出这些驱动脉冲信号的(M-1)个这些移位寄存器依序输出的(M-1)个启始脉冲信号而产生该驱动脉冲信号，M为正整数且大于2，其中，在用以依序输出每M个这些驱动脉冲信号的M个这些移位寄存器中，最后输出该驱动脉冲信号的该移位寄存器进一步包括：

一上拉电路，包括多个开关元件，这些开关元件的输出端电性耦接至一公共节点，这些开关元件分别接受该(M-1)个启始脉冲信号的控制并将该(M-1)个启始脉冲信号传递至该公共节点；

一驱动电路，包括一控制端、一输入端以及一输出端，该控制端电性耦接至该公共节点，该输入端接收一时钟脉冲信号，且该输出端在该控制端被致能时依据该时钟脉冲信号输出该驱动脉冲信号；以及

一下拉电路，电性耦接至该公共节点与该输出端，以将该公共节点与该输出端的电位下拉至一预设电位。

2.根据权利要求1所述的移位寄存器电路，其特征在于，每一这些开关元件为一晶体管，该晶体管的栅极接收该(M-1)个启始脉冲信号中的一相应的启始脉冲信号，该晶体管的第一源/漏极电性耦接至该栅极，且该晶体管的第二源/漏极电性耦接至该公共节点。

3.根据权利要求1所述的移位寄存器电路，其特征在于，该(M-1)个启始脉冲信号的开周期部分重叠。

4.根据权利要求1所述的移位寄存器电路，其特征在于，该(M-1)个启始脉冲信号的开周期相互不重叠。

5.一种移位寄存器电路，其特征在于，包括：

多个移位寄存器，用以依序输出多个驱动脉冲信号，且这些驱动脉冲信号中的每M个依序输出的这些驱动脉冲信号的开周期部分重叠，M为正整数且大于等于2；

其中，用以依序输出每M个这些驱动脉冲信号的M个这些移位寄存器中，最后输出该驱动脉冲信号的该移位寄存器接受除该M个移位寄存器之外的另一该移位寄存器输出的一启始脉冲信号的致能而产生该驱动脉冲信号，用以依序输出每M个这些驱动脉冲信号的M个这些移位寄存器中，最后输出该驱动脉冲信号的该移位寄存器包括：

一上拉电路，包括一开关元件，该开关元件接受该启始脉冲信号的控制并将该启始脉冲信号传递至该开关元件的输出端；

一驱动电路，包括一控制端、一输入端以及一输出端，该驱动电路的该控制端电性耦接至该上拉电路的该输出端，该驱动电路的该输入端接收一时钟脉冲信号，且该驱动电路的该输出端在该控制端被致能时依据该时钟脉冲信号输出该驱动脉冲信号；以及

一下拉电路，电性耦接至该上拉电路的该输出端与该驱动电路的该输出端，以将该上拉电路的该输出端与该驱动电路的该输出端的电位下拉至一预设电位。

6.根据权利要求5所述的移位寄存器电路，其特征在于，该启始脉冲信号与M个这些驱动脉冲信号中最后输出的该驱动脉冲信号的开周期相互不重叠。

7.根据权利要求6所述的移位寄存器电路，其特征在于，该开关元件为一晶体管，该晶体管的栅极接收该启始脉冲信号，该晶体管的第一源/漏极电性耦接至该栅极，且该晶体管的第二源/漏极电性耦接至该上拉电路的该输出端。

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